KR950006985B1 - 반도체 집적 회로 장치 - Google Patents

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Abstract

내용 없음.

Description

반도체 집적 회로 장치
제1도는 본 발명의 제1의 실시예의 설명을 위한 어드레스 인버터의 회로도.
제2도는 상기 제1의 실시예에서의 어드레스 인버터를 개략적으로 도시하는 반도체 칩의 평면도.
제3a도는 제2도의 A­A선에서의 확대 단면도.
제3b도는 제2도의 B­B선에서의 확대 단면도.
제3c도는 상기 제1의 실시예에서의 어드레스 인버터 이외의 회로에 사용되는 N채널 MOSFET로 개략적으로 도시하는 반도체 칩의 단면도.
제4a도는 본 발명의 제2의 실시예에서의 어드레스 인버터를 구성하는 P채널 MOSFET를 개략적으로 도시하는 반도체 칩의 단면도.
제4b도는 마찬가지로 어드레스 인버터를 구성하는 N채널 MOSFET를 개략적으로 도시하는 반도체 칩의 단면도.
제4c도는 마찬가지로 어드레스 인버터 이외의 회로를 구성하는 N채널 MOSFET를 개략적으로 도시하는 반도체 칩의 단면도.
* 도면의 주요부분에 대한 부호의 설명
101 : 전원배선 102 : 접지 배선
103 : 어드레스 신호선 104 : 어드래스 인버터
105 : 어드레스 출력 배선
본 발명은 반도체 집적 회로 장치에 관하며 특히 MOSFET로 사용하는 반도체집적 회로 장치(MOS IC)에 관한다.
MOS IC의 고밀도 집적화의 진행에 따라서 MOSFET의 단 채널화가 진행되어 소스 드레인간이 전계가 강해지면 핫캐리어 효과에 의해서 신뢰성이 저하된다. 핫캐리어 효과는 특히 N채널 MOSFET에 현저하며 전계에 의해서 가속된 캐리어(N채널 MOSFET에 있어선 전자)가 드레인 단 근처에서 실리콘의 격자와 충돌해서 전자 전공쌍을 발생시키며 게이트 전극을 향해서 전자가 게이트 산화막중에 포획되므로서 일으켜진다. 이 포획 전자는 MOSFET의 문턱값의 이동, gm의 저하등의 특성 열화를 가져오게하는 원인이 된다.
드레인 영역을 고농도 불순물 확산층과 그 게이트 전극 가까이의 부분에 부가한 저농도 불순물 확산층으로 구성한 LDD(Lightly Doped Drain)구조의 MOSFET는 핫캐리어 효과의 완화에 유효한 것으로서 널리 사용되고 있다. 그러나, LDD구조도 드레인 영역의 고농도 불순물 확사층을 소스 영역의 고농도 불순물 확산층(드레인 영역과 마찬가지의 구성을 가지고 있는 것이 보통이다)사이의 거리에 의해서 펀치트루 내압 결정되므로 전원전압이 5볼트인 경우, 채널 길이를 0.6㎛이하로 하는 것은 곤란하다.
또, 핫 일렉트론 효과가 가장 일어나기 쉬운 바이어스 조건에는 가치가 존재하며 예컨대 전원전압이 5V인 회로에 있어선 게이트 전압이 2V에서 2.5V정도일때 가장 일어나기 쉽다. 그런데, CMOS인버터를 복수개 구비한 회로에 있어서 회로상의 요청으로 신호 출력이 천이하는 과정에서 입력전압이 상기한 2V에서 5V의 범위에 상당히 장시간 머물고 있는 회록 존재하고 있다. 이같은 반도체 집적 회로 장치의 신뢰성 입력 버퍼의 N채널 MOSFET에 지배되게 된다.
따라서 본 발명의 목적은 핫 일렉트론 효과에 의한 특성 변동을 평균화하고 반도체 집적 회로 장치의 신뢰성을 가일층 향상시키는데 있다.
본 발명의 다른 목적은 반도체 집적 회로 장치의 고밀도화를 가일층 촉진시키는데 있다.
본 발명의 반도체 집적 회로 장치는 저농도 불순물 확산층과 고농도 불순물 확산층으로 이루는 드레인 영역을 갖는 복수의 MOSFET를 포함하고 있다. 저농도 불순물 확산층은 게이트 전극 바로밑의 연단부에서 고농도 불순물 확산층까지의 거리, 즉, 저농도 불순물 확산층의 길이는 회로의 동작 조건에 따라서 결정된다. 핫 일렉트론에 의한 특성 변동을 받기 쉬운 회로에선 저농도 불순물 확산층의 길이를 크게 하고 드레인 소스간의 전압을 낮게 한다. 이같이해서 반도체 집적 회로 장치를 구성하는 복수 회로의 특성 변동은 평균화되며, 신뢰성은 가일층 향상한다. 또, 저농도 불순물 확산층의 길이는 가공정 밀도로 정해지는 하한 이상의 소망 값으로 설정된다. 따라서, 드레인 영역의 고농도 불순물 확산층과 소스 영역사이의 펀치트루 내압을 충분히 높게 할 수 있고 채널 길이를 작게 할 수 있고 반도체 집적 회로 장치의 고밀도화를 가일층 촉진시키는 것이 가능해진다.
본 발명의 상기 및 다른 목적, 특징 및 잇점들이 도면과 함께 다음의 상세한 설명에 따라 더욱 명확해질 것이다.
본 발명의 제1의 실시예는 주변회로를 CMOS로 구성한 반도체 메모리이며 제1도에 도시하듯이 어드레스 인버터(104)를 가지고 있다. 어드레스 인버터(104)는 P채널 MOSFET Mp와 N채널 MOSFET Mn으로 이룬다. R는 N채널 MOSFET Mn의 드레인 영역의 기생저항이다. P채널 MOSFET Mp의 소스 영역은 전원 배선(101)에 의해서 전원 전압(Vpp가 인가되는 전원 단자에 접속된다. N채널 MOSFET Mn의 소스 영역은 접지 배선(102)에 의해서 접지 전원 Vss가 공급되는 접지 단자에 접속된다. Mp와 Mn의 게이트 전극은 공통 접속되어서 어드레스 입력 단자에 접속된다. Mp와 Mn의 게이트 전극은 공통 접속되어서 어드레스 신호선(103)에 의해 어드레스 신호 Ai(i=0,1,2,...,n)가 인가되는 어드레스 입력 단자에 접속된다. Mp와 Mn의 드레인 영역은 공통 접속되어서 어드레스 출력 배선(105)에 의해 도시되지 않는 어드레스 래치등의 차단 회로에 접속된다. 어드레스 신호 Ai는 전원 전압 5볼트로 구동되는 TTL출력으로서 외부로부터 공급된다. 따라서 그 “H” 레벨의 규격상의 최소값은 2.4볼트, “L”레벨의 규격상 최대값은 0.8볼트이다. 본 실시예에서는 전원 전압 VDD가 5볼트일때, 어드레스 인버터(104)중, “H”레벨의 어드레스 신호를 받아들이는 것에 대해선 N채널 MOSFET Mn은 핫 일렉트론에 의해 특성 변동을 받기 쉽게 된다. 그러나, Mn의 드레인 영역의 기생 저항 R의 존재에 의해서 Mn의 드레인 전압은 5볼트 보다 작아지게 되며 핫 일렉트론의 발생을 완화할 수 있다.
다음에, 제2도 및 제3도를 참조해서 디바이스 구조에 대해서 설명한다. P형 실리콘 기판(106)의 표면부에 선택적으로 N웰(107)을 형성한다.
선택적으로 형성된 피일드 산화막(108)로 구획된 트랜지스터 형성 영역에 두께 15 나노미터의 게이트 산화막(110)을 형성한다. 109는 N벽(107)이외의 영역에서 피일드 산화막(108)의 바닥부에 접해서 설치된 채널 스톱퍼이다. 게이트 산화막 110을 거쳐서 트랜지스터 형성 영역을 횡단해서 폴리사이드막으로 이루는 게이트 길이 약 1㎛의 게이트 전극 111P,111N,111m을 형성한다. 보론 이온 또는 비소 이온을 각각 선택적으로 주입해서 P－형 불순물 확산층 112Pd,112Ps 또는 N－형 불순물 확산층 112Nd,112Ns,112nd,112nS를 형성한다. 이것들의 저농도 불순물 확산층은 게이트 전극과 자기 정합해서 형성되며 접합 깊이는 0.1㎛를 초과하지 않는 정도의 얕은 것으로 하고 불순물 농도는 1×103cm-3정도에서 1×1014cm-3정도, 층저항은 약 2500Ω/□로 한다.
이어서 층간 절연막(114)를 퇴적하고 컨택트 구멍 C1(제1도에선 각인에 1개의 대각선을 그어 표시)를 형성한다. 컨택트 구멍 C1을 통해서 2불화 보론이온 또는 비소 이온을 각각 선택적으로 주입하여 P형 불순물 확산층 113Pd,113Ps, 또는 N형 불순물 확산층 113Nd,113Ns,113nd,113ns를 형성한다. 다음에 제1층 알루미늄계 합금막을 퇴적하고, 패터닝을 행하여 P채널 MOSFET의 드레인 배선 115Pd, 소스배선 115Ps, 채널 MOSFET의 드레인 배선 115Nd, 115nd, 소스배선 115Ns,115ns를 형성한다.
P채널 MOSFET Mp의 드레인 배선 115Pd와 N채널 MOSFET Mn의 드레인 배선 115Ns는 어드레스 출력 배선 105에 합류한다. P채널 MOSFET Mp의 소스 배선 115Ps는 층간 절연막 116에 설치된 트루홀 C2(각인에 대각선 2개 그어 표시)를 거쳐서 제2층 알루미늄계 합금막으로 이루는 전원배선(101)에 접속된다. 마찬가지로 N채널 MOSFET Mn의 소스 배선 115Ns는 접지 배선(102)에 접속된다. 게이트 전극은 층간 절연막(114)에 설치된 트루홀 C3을 지쳐서 제1층 알루미늄계 합금막(117)에 접속되며 제1층 알루미늄계 합금막(117)은 트루홀 C2를 거쳐서 어드레스 신호 배선 (103)에 접속된다.
어드레스 인버터의 P채널 MOSFET Mp의 문턱값 전압은 -0.6볼트, 채널폭은 4㎛, 채널 길이 0.8㎛, N채널 MOSFET Mn의 문턱값 전압은 0.6볼트, 채널폭 26.5㎛, 채널 길이는 0.7㎛이다. 제2도에는 N채널 MOSFET Mn으로서 2개의 셀을 병렬로 배치한 것을 도시하고 있는데 실제로는 7개 정도의 셀을 병렬로 배치하고 있다. 어드레스 인버터 이외의 주변 회로등에 쓰이는 MOSFET의 문턱값 전압, 채널 길이는 상술의 값과 같게 설계된다.
P채널 MOSFET의 주변회로 등의 N채널 MOSFET의 저농도 확산층의 길이 10(엄밀하게는 고농도 확산층의 끝에서 게이트 전극 하부까지의 거리)는 소스 드레인간의 펀치 트루내압과 가공상의 마진을 고려해서 정한다. 본 실시예에선 0.5㎛로 설계된다. 즉, LDD구조의 MOSFET에서 통상 사용되는 게이트 전극의 측벽 스페이서의 칫수 0.2㎛ 내지 0.3㎛보다 커지고 있다. 따라서, 펀치 트루 내압은 높아지며 채널 길이를 작게 할 수 있다. 또, 어드레스 인버터 이외의 주변회로나 내부회로에 이같은 MOSFET를 사용하므로서 반도체 메모리의 고밀 변화를 가일층 개선하는 것이 가능해 진다.
어드레스 인버터의 N채널 MOSFET Mn에선 드레인의 N－형 불순물 확산층 112LNd의 길이 11은 0.75㎛에서 1㎛정도를 설계된다. 11은 1㎛일때 N－형 불순물 확산층 112Nd의 저항값은 약 94옴이다. 어드레스 인버터의 관통 전류 2.5mA에 의해 0.24볼트의 전위강하가 생기고 N채널 MOSFET Mn의 드레인 전압이 저하되고 관통 전류에 의거하여 열화시간을 6배 정도로 연장할 수 있다. 여기서 열화시간은 문턱값 전압이 상승해서 드레인 전류가 1% 감소하기 까지의 시간으로 정의된다. 실제로는 소스 영역의 기생저항으로 소스 전압이 상승되므로 열화시간은 가일층 길어진다.
제4도를 참조해서 본 발명의 제2의 실시예에 대해서 설명한다.
본 실시예에선 P채널 MOSFET, 어드레스 인버터의 N채널 MOSFET 및 극변회로의 N채널 MOSFET의 소스 영역이 게이트 전극 111P,111N 및 111n와 각각 자기 정합한 P형 불순물 확산층 213Ps, N형 불순물 확산층 213Ns 및 213ns로 구성되어 있다. 통상의 CMOS제조 순서에 따른 이온 주입에 의한 P형 불순물 확산층 212Pd, N형 불순물 확산층 212Nd 및 212nd를 형성한후, 감광성 내식막등의 적당한 마스크를 써서 P+형 불수물 확산층 213ps, 213pd, N+형 불순물 확산층 213Nd,213Ns,213nd,213ns를 각각 형성한다. 상술의 마스크를 제거하고 층간 절연막(114)를 퇴적하여 콘택트 구멍을 형성하고 제1층 알루미늄계 합금막을 퇴적한다. 이후의 공정은 제1의 실시예와 같다.
P채널 MOSFET와 주변 회로등의 N채널 MOSFET의 저농도 불순물 확산층의 길이는 펀치트루 내압을 고려해서 정하면 된다. 가공상의 하한은 고농도 불순물 확산층 형성시의 이온 주입용 마스크의 눈금맞춤정밀도로 부여한다. 어드레스 인버터의 N채널 MOSFET의 N형 불순물 확산층의 길이 λ1펀치 트루 내압 및 저항치를 정하지만 제1의 실시예의 11보다 크게 설정한다.
본 실시예에선 저농도 불순물 확산층이 드레인 영역 뿐이므로 특성의 불균일을 제1실시예의 약 반분으로 할 수 있다.
이상, 핫 일렉트론에 의한 특성 변동을 받기 쉬운 회로의 예로선 반도체 메모리의 어드레스 인버터를 들어서 설명했다. 그밖에 TTL구성의 A－D변환기 등으로부터의 신호를 공급되는 CMOS IC의 입력 버퍼 등에도 본 발명을 적용 할 수 있다는 것은 당업자에 있어서 분명할 것이다.
본 발명이 구체적으로 실시예와 관련하여 설명되어지긴 했지만, 이러한 설명은 제한 의미로 해석되어져서는 않된다. 본 발명의 다른 실시예와 같이 본 실시예의 여러 변형들이 본 발명의 설명하에서 당관련 기술에 숙련된 사람들에게 있게 될 것이다. 본 발명의 진정한 범위에 포함되는 것으로, 부가된 청구범위가 어떠한 변형이나 실시예를 포괄할 것이란 것을 주의하기 바란다.

Claims (4)

  1. 반도체 집적 회로 장치에 있어서, 반도체 기판의 표면의 제1영역에 제1게이트 절연막을 거쳐서 설치된 제1게이트 전극 및 상기 반도체 기판의 표면부에 상기 제1게이트 전극 바로밑의 연단부를 포함하고 선택적으로 설치된 제1저농도 불순물 확산층 및 상기 제1게이트 전극 바로밑부에서 가로방향으로 제1거리 사이를 두고 설치된 제1고농도 불순물 확산층으로 이루는 제1드레인 영역을 갖는 제1N채널 MOSFET를 포함하는 제1회로와, 상기 반도체 기판의 상기 표면의 제2영역에 제2게이트를 거쳐서 설치된 제2게이트 전극 및 상기 반도체 기판의 표면부에 상기 제2게이트 전극 바로밑의 연단부를 포함하고 선택적으로 설치된 제2저농도 불순물 확산층 및 상기 제2게이트 전극 바로밑부에서 가로방향으로 상기 제1처리보다 큰 제2거리 사이를 두고 설치된 제2고농도 불순물 확산층으로 이루는 제2드레인 영역을 갖는 제2N채널 MOSFET를 포함하는 제2회로를 갖는 반도체 집적 회로 장치.
  2. 제1항에 있어서, 상기 제2회로는 외부에서 TTL출력으로서 부여되는 신호를 받아들이는 버퍼인 반도체 집적 회로 장치.
  3. 제2항에 있어서, 상기 입력 버퍼는 CMOS구성의 인버터인 반도체 집적 회로 장치.
  4. 제3항에 있어서, 상기 인버터는 반도체 메모리의 어드레스 인버터인 반도체 집적 회로 장치.
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