JP3406949B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP3406949B2 JP01409595A JP1409595A JP3406949B2 JP 3406949 B2 JP3406949 B2 JP 3406949B2 JP 01409595 A JP01409595 A JP 01409595A JP 1409595 A JP1409595 A JP 1409595A JP 3406949 B2 JP3406949 B2 JP 3406949B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、信号入力部が一又は二
以上の絶縁ゲート型トランジスタを含む増幅回路で構成
され、特に微小信号を扱う半導体集積回路装置に関する
ものである。
【０００２】
【従来の技術】従来、簡単な増幅回路として図１０に示
すごとく構成される相補型（以下ＣＭＯＳと記す）イン
バータ回路が考えられる。すなわち、図１０において、
ＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳＴｒと記
す）Ｍ１のソースはＶDD電源端子１００へ接続され、Ｐ
ＭＯＳＴｒＭ１のドレインはＮチャネルＭＯＳトランジ
スタ（以下ＮＭＯＳＴｒと記す）Ｍ２のドレインと共通
に接続され、ＮＭＯＳＴｒＭ２のソースは接地端子１０
１へ接続され、ＰＭＯＳＴｒＭ１とＮＭＯＳＴｒＭ２の
ゲートは入力端子１へ共通に接続され、ＰＭＯＳＴｒＭ
１のバックゲートはＶDD電源端子１００へＮＭＯＳＴｒ
Ｍ２のバックゲートは接地端子１０１へ接続されてＣＭ
ＯＳインバータを構成する。ＰＭＯＳＴｒＭ１とＮＭＯ
ＳＴｒＭ２で構成されるＣＭＯＳインバータの出力は内
部回路（図１０ではＰＭＯＳＴｒＭ１，ＮＭＯＳＴｒＭ
２で構成されるＣＭＯＳインバータと同様にＰＭＯＳＴ
ｒＭ３，ＮＭＯＳＴｒＭ４で構成されるＣＭＯＳインバ
ータ）の入力へ接続されるが、この場合、入力インバー
タのＰＭＯＳＴｒＭ１と内部回路のＰＭＯＳＴｒＭ３と
は図１１に示すごとく同一Ｎウェル１２上に形成され、
入力インバータのＮＭＯＳＴｒＭ２と内部回路のＮＭＯ
ＳＴｒＭ４とはＰ型基板１５上に形成される。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来例におけるＣＭＯＳインバータにおいて、微小振幅の
信号を扱う場合、ＣＭＯＳインバータのしきい値レベル
と入力信号のＤＣレベルとが一致していることが重要で
あるのに対して、ＣＭＯＳインバータのしきい値レベル
がわずかでもずれた場合に回路の誤作動等が引き起こる
問題があった。
【０００４】以上の点に鑑み、本発明は上記信号増幅回
路のしきい値レベルと微小入力信号のＤＣレベルとの差
異による誤作動等を防止したところの半導体集積回路装
置を提供することを目的とする。
【０００５】
【課題を解決するための手段および作用】上記目的を達
成するため、本発明の半導体集積回路装置は、信号入力
部が一又は二以上の絶縁ゲート型トランジスタを含む増
幅回路で構成された半導体集積回路装置において、前記
信号入力部の一の絶縁ゲート型トランジスタ又は二以上
の絶縁ゲート型トランジスタの内の少なくとも一つは一
導電チャネル型の絶縁ゲート型トランジスタであり、該
一導電チャネル型の絶縁ゲート型トランジスタは、前記
信号入力部以外の回路部に設けられた他の一導電チャネ
ル型の絶縁ゲート型トランジスタと電気的に分離された
半導体領域に形成されており、該半導体領域の電位を制
御して入力閾値を制御可能な端子を設け、該入力閾値を
入力信号のＤＣレベルに一致するように制御することを
特徴とする。
【０００６】また本発明の半導体集積回路装置は、信号
入力部が第一導電チャネル型の絶縁ゲート型トランジス
タと、該第一導電チャネル型と異なる第二導電チャネル
型の絶縁ゲート型トランジスタとを含む増幅回路で構成
された半導体集積回路装置において、前記第一導電チャ
ネル型の絶縁ゲート型トランジスタは、前記信号入力部
以外の回路部に設けられた他の第一導電チャネル型の絶
縁ゲート型トランジスタと電気的に分離された半導体領
域に形成されており、該半導体領域の電位を制御して入
力閾値を制御可能な端子を設け、該入力閾値を入力信号
のＤＣレベルに一致するように制御することを特徴とす
る。
【０００７】
【作用】本発明は、信号入力部の絶縁ゲート型トランジ
スタが形成される半導体領域を、信号入力部以外の回路
部に設けられた同導電チャネル型の絶縁ゲート型トラン
ジスタとは電気的に分離して独立して設けることで、こ
の半導体領域の電位を独立に制御し、信号入力部の絶縁
ゲート型トランジスタのＶth（スレッシュホルド電圧）
を制御することを可能とし、信号増幅回路の入力のしき
い値レベルを入力微小信号のＤＣレベルに一致させるも
のである。
【０００８】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。
【０００９】図１及び図２は本発明の第１の実施例を示
す回路図及び断面図であり、図１０に示す従来例の回路
構成に本発明を適用したものである。なお、図１０と同
一構成部分については同一符号を付する。
【００１０】同図において、１００は電源端子、１０１
は接地端子、１は信号入力端子、２００は出力端子、Ｍ
１，Ｍ３はＰＭＯＳＴｒ、Ｍ２，Ｍ４はＮＭＯＳＴｒで
あり、ＰＭＯＳＴｒＭ１とＮＭＯＳＴｒＭ２、ＰＭＯＳ
ＴｒＭ３とＮＭＯＳＴｒＭ４でそれぞれ入力ＣＭＯＳイ
ンバータ回路、内部ＣＭＯＳインバータ回路を構成して
おり、ＰＭＯＳＴｒＭ１はＮウェル１０に、ＰＭＯＳＴ
ｒＭ３はＮウェル１２に、ＮＭＯＳＴｒＭ２，Ｍ４はＰ
型基板１５に形成され、Ｎウェル１０はウェル電位制御
端子２０へ接続され、Ｎウェル１２は電源端子１００
へ、Ｐ型基板１５は接地端子１０１へそれぞれ接続され
ている。
【００１１】上記構成において、入力端子１に微小振幅
の信号が入力される場合、この信号が上記入力ＣＭＯＳ
インバータのしきい値電圧を横切る度に次段の内部回路
（内部インバータ回路）へ信号が伝達される。
【００１２】ところで、入力ＣＭＯＳインバータへの入
力電圧がしきい値近傍では、ＰＭＯＳＴｒ，ＮＭＯＳＴ
ｒとも、飽和領域で動作しており、それぞれのドレイン
電流は次式となる。
【００１３】
【数１】 ＩDp＝Ｋp （ＶDD−Ｖin＋ＶTp）2 …（１）
【００１４】
【数２】 ＩDn＝Ｋn （Ｖin−ＶTn）2 …（２） ここで、ＶDDは電源電圧、ＶinはＣＭＯＳインバータの
しきい値電圧である。また、Ｋは定数、ＶT はＭＯＳＴ
ｒのしきい値電圧であり、それぞれ次式で与えられる。
【００１５】
【数３】 Ｋ p ＝（μ p Ｃ OX ／２）・（Ｗ p ／Ｌ p ） …（３）
【００１６】
【数４】 Ｋ n ＝（μ n Ｃ OX ／２）・（Ｗ n ／Ｌ n ） …（４） μ：移動度、ＣOX：酸化膜容量、（Ｗ／Ｌ）：ＭＯＳＴｒサイズ
【００１７】
【数５】
【００１８】
【数６】 ＴTO：ＶSB＝０のときのしきい値 φf ：フェルミレベル電位 ＶSB：ソース・基板間電位 γ ：パラメータ ＣＭＯＳインバータのしきい値電圧は、式（１），
（２）において、ＩDp＝ＩDnとして
【００１９】
【数７】 となる。第一実施例におけるウェル電位制御端子２０
は、（５）式におけるＶSBp を制御する手段であり、前
記ウェル電位制御端子２０によってＣＭＯＳインバータ
のしきい値電圧を微小入力信号のＤＣレベルに合致する
様に制御し、正確な動作を実現している。また、式
（７）で表わされるＣＭＯＳインバータのしきい値電圧
はＭＯＳＴｒサイズやプロセスパラメータのばらつき等
により変化することが考えられるが、前記ウェル電位制
御端子２０はこれ等のばらつきを修正することができ
る。
【００２０】図３，４は本発明の第２の実施例を、図１
０に示す従来例の回路構成に適用したものである。本第
２の実施例においては、半導体基板１５上に形成された
絶縁層１６を有するＳＯＩ基板上に、各々電気的に分離
されたＮウェル１０，１２とＰウェル１１，１３を形成
し、Ｎウェル１０上に入力ＣＭＯＳインバータを構成す
るＰＭＯＳＴｒＭ１を、Ｎウェル１２上に内部回路を構
成するＰＭＯＳＴｒＭ３を、Ｐウェル１１上に前記入力
ＣＭＯＳインバータを構成するＮＭＯＳＴｒＭ２を、そ
してＰウェル１３上に内部回路を構成するＮＭＯＳＴｒ
Ｍ４を形成し、Ｎウェル１０，１２はそれぞれウェル電
位制御端子２０、電源端子１００へ接続し、Ｐウェル１
１，１３はそれぞれウェル電位制御端子２１、接地端子
１０１へ接続する。上記構成によって同様に入力ＣＭＯ
Ｓインバータのしきい値電圧を、独立に広い範囲で制御
することが可能である。
【００２１】図５は本発明の第３の実施例を示す回路で
ある。本実施例は特開平３−６６７９号公報によって発
表されているν−ＭＯＳ回路に適用したものである。図
５中、１，２，３，…ｎは信号入力端子Ｃ1，Ｃ2，
Ｃ3，…Ｃnはキャパシタンスであり、キャパシタンスの
信号入力端子と反対側の端子は各々共通に、ＰＭＯＳＴ
ｒＭ１とＮＭＯＳＴｒＭ２で構成するＣＭＯＳインバー
タの入力へ接続している。
【００２２】また、５００は前記ＣＯＭＳインバータの
出力に接続された内部回路であり、２００は出力端子、
２０，２１はそれぞれＰＭＯＳＴｒＭ１とＮＭＯＳＴｒ
Ｍ２が形成されるウェルの電位制御端子である。
【００２３】上記構成において、ＰＭＯＳＴｒＭ１とＮ
ＭＯＳＴｒＭ２とで構成されるＣＭＯＳインバータの入
力電圧振幅は、入力端子１，２，３…，ｎへ入力される
電圧をそれぞれＶ1，Ｖ2，Ｖ3，…，Ｖnとすると、（Ｖ
1 Ｃ 1 ＋Ｖ 2 Ｃ 2 ＋Ｖ 3 Ｃ 3 ＋…＋Ｖ n Ｃ n ）／（Ｃ 1 ＋Ｃ 2 ＋Ｃ
3 ＋…＋Ｃ n ）となる。例えば、Ｃ1＝Ｃ2＝Ｃ3＝…＝Ｃn
＝Ｃでは（１／ｎ）・（Ｖ 1 ＋Ｖ 2 ＋Ｖ 3 ＋…＋Ｖ n ）、Ｃ
1＝（１／２）・Ｃ 2 ＝（１／４）・Ｃ 3 ＝…＝（１／
（２ n-1 ））・Ｃ n では（１／（２ n −１））・（Ｖ 1 ＋２
Ｖ 2 ＋４Ｖ 3 ＋…＋（２ n-1 ）Ｖ n ）となり、Ｖ1＝Ｖ，Ｖ2
＝Ｖ3＝…＝Ｖn＝０の場合、それぞれ前記インバータの
入力振幅は（１／ｎ）・Ｖ，（１／（２ n −１））・Ｖ
と非常に小さくなる。
【００２４】この場合においても、前記ウェル電位制御
端子２０，２１の電圧を適当に制御することによって、
前記ＣＭＯＳインバータのしきい値電圧を入力ＤＣレベ
ルに合致させることによって、正確に動作させることが
可能となる。
【００２５】図６は本発明の第４の実施例を示す回路図
であり、前記ν−ＭＯＳを用いて構成したマルチステッ
プ型８ｂｉｔＡ／Ｄ変換器である。
【００２６】図６において、５０〜５４は本発明のＣＭ
ＯＳインバータ、５５〜６３はＣＭＯＳインバータ、Ｃ
１〜Ｃ１７はキャパシタンス、２００〜２０４はディジ
タル出力端子、１はアナログ入力端子である。アナログ
入力端子１は、インバータ５０の入力へ接続されるとと
もに、キャパシタンスＣ２，Ｃ５，Ｃ９，Ｃ１７を経て
それぞれインバータ５１，５２，５３，５４の入力へ接
続され、前記インバータ５０の出力はインバータ５５を
経てディジタル出力端子（ＭＳＢ）２００へ接続される
と共にインバータ５６、キャパシタンスＣ１，Ｃ４，Ｃ
８，Ｃ１６を経て前記インバータ５１，５２，５３，５
４の入力へ接続される。インバータ５１の出力はインバ
ータ５７を経てディジタル出力端子２０１へ接続される
とともに、インバータ５８、キャパシタンスＣ３，Ｃ
７，Ｃ１５を通してインバータ５２，５３，５４へ接続
される。以下、順次上位ｂｉｔの出力がインバータとキ
ャパシタンスを経て下位の全てのインバータの入力へ接
続される。
【００２７】上記構成の動作を、簡単のため図７に示す
上位２ｂｉｔについて説明する。入力端子１にインバー
タ５０のしきい値より十分低い電圧Ｖ1が入力されると
インバータ５０，５５を経てディジタル出力端子２００
はＬｏｗに確定する。この結果は、インバータ５６によ
り反転され、キャパシタンスＣ１の一方端子が電源電圧
と等しくなり、従ってインバータ５１の入力点ａの電圧
はＶ1を基準として電源電圧とＶ1との差をＣ１とＣ２の
容量比で分割した値Ｖａ＝Ｖ１＋（Ｃ１／（Ｃ１＋Ｃ２））・（Ｖ DD −
Ｖ 1 ） となる。この時、Ｖ1は十分低い値であるためＶaはイン
バータ５１のしきい値より小さく、従って出力端子２０
１はＬｏｗに確定する。Ｖ1の増加とともにＶaも増加す
るが、Ｖ1＜Ｖaであるので、Ｖaが先にインバータ５１
のしきい値を越えるので、出力２０１が先に反転してＨ
ｉｇｈとなる。さらにＶ1が増加して、インバータ５０
のしきい値を越えると、出力２００が反転してＨｉｇｈ
となり、この結果、Ｃ１の一方端子が接地電位と等しく
なる。この時ａ点の電位はＶ1をＣ１とＣ２の容量比で
分割した値Ｖ a ＝（Ｃ 2 ／（Ｃ 1 ＋Ｃ 2 ））・Ｖ 1 となり、
インバータ５１のしきい値より低くなるので、５１は反
転し、従って出力２０１はＬｏｗとなる。さらにＶ1が
増加すると、それに比例してＶaが増加し、再びインバ
ータ５１のしきい値より大きくなると出力２０１が反転
してＨｉｇｈとなる（図８参照）。
【００２８】上記構成のインバータ５０〜５４の入力電
圧は、第３の実施例から明らかな様に下位ｂｉｔに行く
に従って容量分割比が小さく振幅が小さくなる。また、
インバータ５０〜５４を構成するＭＯＳＴｒＭ１〜Ｍ１
０には寄生ゲート容量が存在するために前記各インバー
タに入力される電圧は図８のＶa′に示すごとくオフセ
ット電圧ＶOS分ＤＣレベルにずれが生じる。この場合、
ディジタル出力は図８のＶ２０１の点線で示すごとくタ
イミングにずれが生じ、誤動作を引き起こすこととな
る。ところで、インバータ５０〜５４には本発明による
しきい値を制御可能なＣＭＯＳインバータを適用してい
るので、各段のＤＣレベルに合致する様に各インバータ
のしきい値を制御することによって上記誤動作を防止す
ることが可能である。
【００２９】図９は本発明の第５の実施例を示す回路図
であり、差動増幅回路に適用したものである。Ｍ１１，
Ｍ１２はＮＭＯＳＴｒであり、ＮＭＯＳＴｒＭ１１のゲ
ートは信号入力端子１へ接続され、ドレインは抵抗Ｒ１
を経て電源１００へ接続され、ソースはＮＭＯＳＴｒＭ
１２のソースと共に電流源５０１を経て接地端子１０１
へ接続される。ＮＭＯＳＴｒＭ１２のゲートは信号入力
端子２へ接続され、ドレインは抵抗Ｒ２を経て電源１０
０へ接続され、ＮＭＯＳＴｒＭ１１，Ｍ１２のドレイン
はそれぞれ内部回路５００へ接続される。また、ＮＭＯ
ＳＴｒＭ１１，Ｍ１２は各々内部回路に含まれるＮＭＯ
ＳＴｒと電気的に分離されたウェルに形成されており、
各ウェルはウェル電位制御端子２０，２１へ接続され
る。
【００３０】上記構成の差動増幅器においては、入力Ｍ
ＯＳＴｒＭ１１とＭ１２の特性が等しくなる様設計され
るが、ここで製造時のばらつきにより特性がずれた場
合、制御端子２０，２１により、しきい値を調整して誤
動作を防止することが可能である。
【００３１】実施例１〜４では信号増幅手段としてＣＭ
ＯＳインバータを、実施例５では差動増幅回路を例とし
て示したが、本発明は信号を増幅する手段であれば他の
形式でも適用できる。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
信号入力手段の増幅器を構成する絶縁ゲート型トランジ
スタのしきい値を制御することによって、入力信号のＤ
Ｃレベルに合致させることが可能な半導体集積回路装置
を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例であるＣＭＯＳインバー
タ回路図である。
【図２】第１の実施例であるＣＭＯＳインバータ回路の
縦構造を示す断面図である。
【図３】 本発明の第２の実施例であるＣＭＯＳインバー
タ回路図である。
【図４】 第２の実施例であるＣＭＯＳインバータ回路の
縦構造を示す断面図である。
【図５】 本発明の第３の実施例であるν−ＭＯＳインバ
ータ回路図である。
【図６】 本発明の第４の実施例であるν−ＭＯＳインバ
ータを用いた８ｂｉｔＡ／Ｄ変換器の回路図である。
【図７】 第４の実施例である８ｂｉｔＡ／Ｄ変換器の上
位２ｂｉｔを示す回路図である。
【図８】 第４の実施例である８ｂｉｔＡ／Ｄ変換器の上
位２ｂｉｔの動作を示すタイミング図である。
【図９】 本発明の第５の実施例である差動増幅回路であ
る。
【図１０】 従来例を示すＣＭＯＳインバータ回路図であ
る。
【図１１】 従来例であるＣＭＯＳインバータ回路の縦構
造を示す断面図である。
【符号の説明】
Ｍ１，Ｍ３ Ｐチャネル型ＭＯＳトランジスタ Ｍ２，Ｍ４ Ｎチャネル型ＭＯＳトランジスタ １ 信号入力端子 １０，１２ Ｎウェル １１，１３ Ｐウェル １５ Ｐ型基板 ２０ ウェル電位制御端子 ２１ ウェル電位制御端子 １００ ＶDD電源端子 １０１ 接地端子 ２００ 出力端子
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−17183（ＪＰ，Ａ) 特開 昭53−12280（ＪＰ，Ａ) 特開 平５−69436（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8238 H01L 27/092

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 信号入力部が一又は二以上の絶縁ゲート
    型トランジスタを含む増幅回路で構成された半導体集積
    回路装置において、 前記信号入力部の一の絶縁ゲート型トランジスタ又は二
    以上の絶縁ゲート型トランジスタの内の少なくとも一つ
    は一導電チャネル型の絶縁ゲート型トランジスタであ
    り、 該一導電チャネル型の絶縁ゲート型トランジスタは、前
    記信号入力部以外の回路部に設けられた他の一導電チャ
    ネル型の絶縁ゲート型トランジスタと電気的に分離され
    た半導体領域に形成されており、該半導体領域の電位を
    制御して入力閾値を制御可能な端子を設け、該入力閾値
    を入力信号のＤＣレベルに一致するように制御すること
    を特徴とする半導体集積回路装置。
  2. 【請求項２】 信号入力部が第一導電チャネル型の絶縁
    ゲート型トランジスタと、該第一導電チャネル型と異な
    る第二導電チャネル型の絶縁ゲート型トランジスタとを
    含む増幅回路で構成された半導体集積回路装置におい
    て、 前記第一導電チャネル型の絶縁ゲート型トランジスタ
    は、前記信号入力部以外の回路部に設けられた他の第一
    導電チャネル型の絶縁ゲート型トランジスタと電気的に
    分離された半導体領域に形成されており、該半導体領域
    の電位を制御して入力閾値を制御可能な端子を設け、該
    入力閾値を入力信号のＤＣレベルに一致するように制御
    することを特徴とする半導体集積回路装置。
  3. 【請求項３】 請求項２記載の半導体集積回路装置にお
    いて、前記第二導電チャネル型の絶縁ゲート型トランジ
    スタは、前記信号入力部以外の回路部に設けられた他の
    第二導電チャネル型の絶縁ゲート型トランジスタと電気
    的に分離された半導体領域に形成されており、該半導体
    領域の電位を制御して入力閾値を制御可能な端子を設
    け、該入力閾値を入力信号のＤＣレベルに一致するよう
    に制御することを特徴とする半導体集積回路装置。
  4. 【請求項４】 請求項２又は請求項３記載の半導体集積
    回路装置において、前記信号入力部の第一導電チャネル
    型の絶縁ゲート型トランジスタと前記第二導電チャネル
    型の絶縁ゲート型トランジスタとは、相補型トランジス
    タを構成していることを特徴とする半導体集積回路装
    置。
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