JPH05129910A - Ｃｍｏｓ論理回路の微小遅延時間分解能可変遅延回路 - Google Patents
Ｃｍｏｓ論理回路の微小遅延時間分解能可変遅延回路Info
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- JPH05129910A JPH05129910A JP3293233A JP29323391A JPH05129910A JP H05129910 A JPH05129910 A JP H05129910A JP 3293233 A JP3293233 A JP 3293233A JP 29323391 A JP29323391 A JP 29323391A JP H05129910 A JPH05129910 A JP H05129910A
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Abstract
(57)【要約】
【目的】 ＣＭＯＳ論理回路の微小遅延時間分解能可変
遅延回路を提供する。 【構成】 ＰチャンネルＭＯＳＦＥＴおよびＮチャンネ
ルＭＯＳＦＥＴのソースとドレイン間を相互に接続した
相補形アナログ・スイッチを介して負荷容量ＣをＭＯＳ
論理回路より成るゲートの出力と接地との間に接続して
微小遅延時間分解能可変遅延回路とした。
遅延回路を提供する。 【構成】 ＰチャンネルＭＯＳＦＥＴおよびＮチャンネ
ルＭＯＳＦＥＴのソースとドレイン間を相互に接続した
相補形アナログ・スイッチを介して負荷容量ＣをＭＯＳ
論理回路より成るゲートの出力と接地との間に接続して
微小遅延時間分解能可変遅延回路とした。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＭＯＳ論理回路の
微小遅延時間分解能可変遅延回路に関し、特にＣＭＯＳ
論理回路の入出力間の遅延時間の製造バラツキを補正す
るためのＣＭＯＳ論理回路の微小遅延時間分解能可変遅
延回路に関する。
微小遅延時間分解能可変遅延回路に関し、特にＣＭＯＳ
論理回路の入出力間の遅延時間の製造バラツキを補正す
るためのＣＭＯＳ論理回路の微小遅延時間分解能可変遅
延回路に関する。
【０００２】
【従来の技術】電子回路を製造すれば、製造された電子
回路はそれぞれに固有の入出力間遅延時間を有するもの
となることは言うまでもない。ＣＭＯＳ論理回路を製造
する時も出来上がりのＣＭＯＳ論理回路はそれぞれ固有
の入出力間遅延時間を有するものとなるのであるが、Ｃ
ＭＯＳ論理回路はバイポーラ・トランジスタにより論理
回路を構成する場合と比較してこの遅延時間の製造バラ
ツキが大きい。従って、遅延時間のバラツキが大きいＣ
ＭＯＳ論理回路を採用して各種の回路を設計した場合、
タイミング・マージンが不足することにもつながる。こ
のＣＭＯＳ論理回路間の入出力間遅延時間のバラツキを
補正するために微小遅延時間分解能可変遅延回路が必要
となる。
回路はそれぞれに固有の入出力間遅延時間を有するもの
となることは言うまでもない。ＣＭＯＳ論理回路を製造
する時も出来上がりのＣＭＯＳ論理回路はそれぞれ固有
の入出力間遅延時間を有するものとなるのであるが、Ｃ
ＭＯＳ論理回路はバイポーラ・トランジスタにより論理
回路を構成する場合と比較してこの遅延時間の製造バラ
ツキが大きい。従って、遅延時間のバラツキが大きいＣ
ＭＯＳ論理回路を採用して各種の回路を設計した場合、
タイミング・マージンが不足することにもつながる。こ
のＣＭＯＳ論理回路間の入出力間遅延時間のバラツキを
補正するために微小遅延時間分解能可変遅延回路が必要
となる。
【０００３】この種の微小遅延時間分解能可変遅延回路
の従来例として次のようなものがある。これを図１を参
照して説明する。図１において、Ａ、Ｂは遅延時間を異
にするバッファであり（例えば、遅延時間Ａ＝Ｂ／
２）、ＭＵＸはこれらのバッファを選択し、或いは選択
しない切り替えのためのマルチプレクサである。ＳＥＬ
はマルチプレクサＭＵＬの選択信号である。
の従来例として次のようなものがある。これを図１を参
照して説明する。図１において、Ａ、Ｂは遅延時間を異
にするバッファであり（例えば、遅延時間Ａ＝Ｂ／
２）、ＭＵＸはこれらのバッファを選択し、或いは選択
しない切り替えのためのマルチプレクサである。ＳＥＬ
はマルチプレクサＭＵＬの選択信号である。
【０００４】ここで、例えば、ＳＥＬ０によりバッファ
Ａを選択し、ＳＥＬ１によりバッファを選択せず、ＳＥ
Ｌ２によりバッファを選択しない場合、設定される遅延
時間は１個のバッファＡのみによる最小のものとなる。
また、ＳＥＬ０によりバッファＢを選択し、ＳＥＬ１に
よりバッファＢを選択し、ＳＥＬ２によりバッファＢ、
Ｂを選択する場合は、設定される遅延時間は４個のバッ
ファＢによる遅延時間の総和された最大のものとなる。
これら最小遅延時間と最大遅延時間との間に種々の遅延
時間を設定することができる。
Ａを選択し、ＳＥＬ１によりバッファを選択せず、ＳＥ
Ｌ２によりバッファを選択しない場合、設定される遅延
時間は１個のバッファＡのみによる最小のものとなる。
また、ＳＥＬ０によりバッファＢを選択し、ＳＥＬ１に
よりバッファＢを選択し、ＳＥＬ２によりバッファＢ、
Ｂを選択する場合は、設定される遅延時間は４個のバッ
ファＢによる遅延時間の総和された最大のものとなる。
これら最小遅延時間と最大遅延時間との間に種々の遅延
時間を設定することができる。
【０００５】
【発明が解決しようとする課題】ところが、ＣＭＯＳ論
理回路について上述の通りに微小遅延時間分解能可変遅
延回路を形成する場合、ＩＮからＯＵＴまでの遅延回路
自体の遅延時間Ｔｄが比較的に大きいことに起因して可
変遅延回路自体の遅延時間のバラツキが大きくなる。そ
して、この微小遅延時間分解能可変遅延回路は、これを
ゲートアレイにおいて形成しようとする場合、その配線
の長さが大となるところから配線に考慮を払う必要があ
り、その分設計に困難が伴う。また、最小の遅延時間を
形成するバッファＡの遅延時間を小さく構成すれば微小
遅延時間分解能を得ることが可能なように考えられる
が、これにも自ずと限度があり、結局微小遅延時間分解
能を得ることは困難なこととなるのである。
理回路について上述の通りに微小遅延時間分解能可変遅
延回路を形成する場合、ＩＮからＯＵＴまでの遅延回路
自体の遅延時間Ｔｄが比較的に大きいことに起因して可
変遅延回路自体の遅延時間のバラツキが大きくなる。そ
して、この微小遅延時間分解能可変遅延回路は、これを
ゲートアレイにおいて形成しようとする場合、その配線
の長さが大となるところから配線に考慮を払う必要があ
り、その分設計に困難が伴う。また、最小の遅延時間を
形成するバッファＡの遅延時間を小さく構成すれば微小
遅延時間分解能を得ることが可能なように考えられる
が、これにも自ずと限度があり、結局微小遅延時間分解
能を得ることは困難なこととなるのである。
【０００６】この発明は、上述の通りの欠点、問題を解
消した微小遅延時間分解能可変遅延回路を提供しようと
するものである。
消した微小遅延時間分解能可変遅延回路を提供しようと
するものである。
【０００７】
【課題を解決するための手段】ＰチャンネルＭＯＳＦＥ
ＴおよびＮチャンネルＭＯＳＦＥＴのソースとドレイン
間を相互接続した相補形アナログ・スイッチを介して負
荷容量をＣＭＯＳ論理回路より成るゲートの出力と接地
との間に接続してこれをゲートの微小遅延時間分解能可
変遅延回路とした。
ＴおよびＮチャンネルＭＯＳＦＥＴのソースとドレイン
間を相互接続した相補形アナログ・スイッチを介して負
荷容量をＣＭＯＳ論理回路より成るゲートの出力と接地
との間に接続してこれをゲートの微小遅延時間分解能可
変遅延回路とした。
【０００８】
【実施例】この発明の実施例を図２を参照して説明す
る。図２において、１はＣＭＯＳ論理回路より成るゲー
トであり、その入力ＩＮと出力ＯＵＴの間の入出力間遅
延時間がこの発明の微小遅延時間分解能可変遅延回路に
より補正される訳である。
る。図２において、１はＣＭＯＳ論理回路より成るゲー
トであり、その入力ＩＮと出力ＯＵＴの間の入出力間遅
延時間がこの発明の微小遅延時間分解能可変遅延回路に
より補正される訳である。
【０００９】ここで、２はＮチャンネルＭＯＳＦＥＴで
あり、３はＰチャンネルＭＯＳＦＥＴである。これらの
ＮチャンネルＭＯＳＦＥＴ２とＰチャンネルＭＯＳＦＥ
Ｔ３は一方のＦＥＴのソースと他方のＦＥＴのドレイン
とを相互に接続し、選択信号ＳＥＬをＮチャンネルＭＯ
ＳＦＥＴ２のゲートに対して直接印加すると共にＰチャ
ンネルＭＯＳＦＥＴ３のゲートに対してはインバータ４
を介して印加することにより、これらは全体として相補
形アナログ・スイッチＳ1 を構成する。相補形アナログ
・スイッチＳ1 の入力はＣＭＯＳ論理回路より成るゲー
ト１の出力ＯＵＴに接続し、その出力には負荷容量Ｃ1
が接続している。相補形アナログ・スイッチＳ1 および
負荷容量Ｃ1 が微小遅延時間分解能可変遅延回路を構成
している。ＮチャンネルＭＯＳＦＥＴ２’、Ｐチャンネ
ルＭＯＳＦＥＴ３’およびインバータ４’も同様に相補
形アナログ・スイッチＳ2 を構成し、ゲート１の出力Ｏ
ＵＴに接続し、その出力には負荷容量Ｃ2 が接続してい
る。これら相補形アナログ・スイッチＳ1 および負荷容
量Ｃ1 より成る微小遅延時間分解能可変遅延回路と相補
形アナログ・スイッチＳ2 および負荷容量Ｃ2 より成る
微小遅延時間分解能可変遅延回路は互いに並列接続して
いる。相補形アナログ・スイッチＳおよび負荷容量Ｃよ
り成る微小遅延時間分解能可変遅延回路は、一般に、Ｎ
個並列接続される。
あり、３はＰチャンネルＭＯＳＦＥＴである。これらの
ＮチャンネルＭＯＳＦＥＴ２とＰチャンネルＭＯＳＦＥ
Ｔ３は一方のＦＥＴのソースと他方のＦＥＴのドレイン
とを相互に接続し、選択信号ＳＥＬをＮチャンネルＭＯ
ＳＦＥＴ２のゲートに対して直接印加すると共にＰチャ
ンネルＭＯＳＦＥＴ３のゲートに対してはインバータ４
を介して印加することにより、これらは全体として相補
形アナログ・スイッチＳ1 を構成する。相補形アナログ
・スイッチＳ1 の入力はＣＭＯＳ論理回路より成るゲー
ト１の出力ＯＵＴに接続し、その出力には負荷容量Ｃ1
が接続している。相補形アナログ・スイッチＳ1 および
負荷容量Ｃ1 が微小遅延時間分解能可変遅延回路を構成
している。ＮチャンネルＭＯＳＦＥＴ２’、Ｐチャンネ
ルＭＯＳＦＥＴ３’およびインバータ４’も同様に相補
形アナログ・スイッチＳ2 を構成し、ゲート１の出力Ｏ
ＵＴに接続し、その出力には負荷容量Ｃ2 が接続してい
る。これら相補形アナログ・スイッチＳ1 および負荷容
量Ｃ1 より成る微小遅延時間分解能可変遅延回路と相補
形アナログ・スイッチＳ2 および負荷容量Ｃ2 より成る
微小遅延時間分解能可変遅延回路は互いに並列接続して
いる。相補形アナログ・スイッチＳおよび負荷容量Ｃよ
り成る微小遅延時間分解能可変遅延回路は、一般に、Ｎ
個並列接続される。
【００１０】相補形アナログ・スイッチＳ1 および負荷
容量Ｃ1より成る微小遅延時間分解能可変遅延回路１個
について、その動作の説明をする。 （１） 選択信号ＳＥＬが０の場合 ＳＥＬ１＝０のとき、これはＮチャンネルＭＯＳＦＥＴ
２のゲートに対して直接印加されると共にＰチャンネル
ＭＯＳＦＥＴ３のゲートに対してはインバータ４を介し
て反転した１が印加されることにより、これらＦＥＴは
双方共にオフになる。この場合、図２の回路の等価回路
は図３（ａ）に示される如くになる。即ち、相補形アナ
ログ・スイッチＳ1 の入出力間インピーダンスＲＯＦＦ
は極めて高く、負荷容量Ｃ1 はゲート１の出力ＯＵＴに
接続するには到らない。従って、ゲート１の形成する遅
延時間のみがゲート１の入出力間の遅延時間ということ
になる。
容量Ｃ1より成る微小遅延時間分解能可変遅延回路１個
について、その動作の説明をする。 （１） 選択信号ＳＥＬが０の場合 ＳＥＬ１＝０のとき、これはＮチャンネルＭＯＳＦＥＴ
２のゲートに対して直接印加されると共にＰチャンネル
ＭＯＳＦＥＴ３のゲートに対してはインバータ４を介し
て反転した１が印加されることにより、これらＦＥＴは
双方共にオフになる。この場合、図２の回路の等価回路
は図３（ａ）に示される如くになる。即ち、相補形アナ
ログ・スイッチＳ1 の入出力間インピーダンスＲＯＦＦ
は極めて高く、負荷容量Ｃ1 はゲート１の出力ＯＵＴに
接続するには到らない。従って、ゲート１の形成する遅
延時間のみがゲート１の入出力間の遅延時間ということ
になる。
【００１１】（２） 選択信号ＳＥＬが１の場合 ＳＥＬ１＝１のとき、これはＮチャンネルＭＯＳＦＥＴ
２のゲートに対して直接印加されると共にＰチャンネル
ＭＯＳＦＥＴ３のゲートに対してはインバータ４を介し
て反転した０が印加されることにより、これらＦＥＴは
双方共にオンになる。この場合、図２の回路の等価回路
は図３（ｂ）に示される如くになる。即ち、相補形アナ
ログ・スイッチＳ1 の入出力間のオン抵抗ＲONは極めて
低く、負荷容量Ｃ1 はこのオン抵抗ＲONを介してゲート
１の出力ＯＵＴに接続する。
２のゲートに対して直接印加されると共にＰチャンネル
ＭＯＳＦＥＴ３のゲートに対してはインバータ４を介し
て反転した０が印加されることにより、これらＦＥＴは
双方共にオンになる。この場合、図２の回路の等価回路
は図３（ｂ）に示される如くになる。即ち、相補形アナ
ログ・スイッチＳ1 の入出力間のオン抵抗ＲONは極めて
低く、負荷容量Ｃ1 はこのオン抵抗ＲONを介してゲート
１の出力ＯＵＴに接続する。
【００１２】入力ＩＮにステップ電圧ＶO が印加された
ときの出力電圧ＶOUT は、 ＶOUT （ｔ）＝ＶO （１−exp （−ｔ／Ｃ1 Ｒ）） ここで、図３（ｃ）を参照して、Ｒ：ゲートの内部抵
抗、Ｒ≫ＲONとするとＶO ／２になるまでの時間は、 ＶO ／２＝ＶO （１−exp （−ｔ／Ｃ1 Ｒ））から、 ｔ＝−Ｃ1 Ｒｌｎ（１／２）＝Ｃ1 Ｒｌｎ２ （１）
ときの出力電圧ＶOUT は、 ＶOUT （ｔ）＝ＶO （１−exp （−ｔ／Ｃ1 Ｒ）） ここで、図３（ｃ）を参照して、Ｒ：ゲートの内部抵
抗、Ｒ≫ＲONとするとＶO ／２になるまでの時間は、 ＶO ／２＝ＶO （１−exp （−ｔ／Ｃ1 Ｒ））から、 ｔ＝−Ｃ1 Ｒｌｎ（１／２）＝Ｃ1 Ｒｌｎ２ （１）
【００１３】
【発明の効果】この発明によれば、ＳＥＬ１のみを１と
した場合、式（１）に示される遅延時間を得ることがで
きる。相補形アナログ・スイッチＳは並列に接続される
ところから遅延時間は接続されるキャパシタの数に比例
して増加し、スイッチ１個による遅延時間自体は極く微
小なものであるので、遅延時間は増加率は微小でリニア
な増加をする微小遅延時間分解能可変遅延回路を構成す
ることができる。そして、これを例えば図１に示される
従来例の如くに多段に縦続接続しても、出来上がりの遅
延回路の間に遅延時間のバラツキは生ぜず、またゲート
アレイに組み込む場合に配線による遅延時間の差異に格
別気を使う必要のないものである。
した場合、式（１）に示される遅延時間を得ることがで
きる。相補形アナログ・スイッチＳは並列に接続される
ところから遅延時間は接続されるキャパシタの数に比例
して増加し、スイッチ１個による遅延時間自体は極く微
小なものであるので、遅延時間は増加率は微小でリニア
な増加をする微小遅延時間分解能可変遅延回路を構成す
ることができる。そして、これを例えば図１に示される
従来例の如くに多段に縦続接続しても、出来上がりの遅
延回路の間に遅延時間のバラツキは生ぜず、またゲート
アレイに組み込む場合に配線による遅延時間の差異に格
別気を使う必要のないものである。
【図１】微小遅延時間分解能可変遅延回路の従来例を示
す図。
す図。
【図２】この発明の微小遅延時間分解能可変遅延回路を
示す図。
示す図。
【図３】図２の等価回路を示す図であり、（ａ）はＳＥ
Ｌ１＝０のときの等価回路を示す図、（ｂ）はＳＥＬ１
＝１のときの図２の回路の等価回路を示す図、（ｃ）は
ＳＥＬ＝１のときの図２の回路の更なる等価回路を示す
図である。
Ｌ１＝０のときの等価回路を示す図、（ｂ）はＳＥＬ１
＝１のときの図２の回路の等価回路を示す図、（ｃ）は
ＳＥＬ＝１のときの図２の回路の更なる等価回路を示す
図である。
１ ゲート ２ ＮチャンネルＭＯＳＦＥＴ ３ ＰチャンネルＭＯＳＦＥＴ ４ インバータ Ｃ キャパシタ Ｓ 相補形アナログ・スイッチ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】この種の微小遅延時間分解能可変遅延回路
の従来例として次のようなものがある。これを図１を参
照して説明する。図１において、Ａ、Ｂは遅延時間を異
にするバッファであり（例えば、遅延時間Ａ＝Ｂ／
２）、ＭＵＸはこれらのバッファを選択し、或いは選択
しない切り替えのためのマルチプレクサである。ＳＥＬ
はマルチプレクサＭＵＸの選択信号である。
の従来例として次のようなものがある。これを図１を参
照して説明する。図１において、Ａ、Ｂは遅延時間を異
にするバッファであり（例えば、遅延時間Ａ＝Ｂ／
２）、ＭＵＸはこれらのバッファを選択し、或いは選択
しない切り替えのためのマルチプレクサである。ＳＥＬ
はマルチプレクサＭＵＸの選択信号である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】ここで、例えば、ＳＥＬ０によりバッファ
Ａを選択し、ＳＥＬ１によりバッファを選択せず、ＳＥ
Ｌ２によりバッファを選択しない場合、設定される遅延
時間は１個のバッファＡのみによる最小のものとなる。
また、ＳＥＬ０によりバッファＢを選択し、ＳＥＬ１に
よりバッファＢを選択し、ＳＥＬ２によりバッファＢを
選択する場合は、設定される遅延時間は４個のバッファ
Ｂによる遅延時間の総和された最大のものとなる。これ
ら最小遅延時間と最大遅延時間との間に種々の遅延時間
を設定することができる。
Ａを選択し、ＳＥＬ１によりバッファを選択せず、ＳＥ
Ｌ２によりバッファを選択しない場合、設定される遅延
時間は１個のバッファＡのみによる最小のものとなる。
また、ＳＥＬ０によりバッファＢを選択し、ＳＥＬ１に
よりバッファＢを選択し、ＳＥＬ２によりバッファＢを
選択する場合は、設定される遅延時間は４個のバッファ
Ｂによる遅延時間の総和された最大のものとなる。これ
ら最小遅延時間と最大遅延時間との間に種々の遅延時間
を設定することができる。
Claims (1)
- 【請求項１】 ＰチャンネルＭＯＳＦＥＴおよびＮチャ
ンネルＭＯＳＦＥＴのソースとドレイン間を相互接続し
た相補形アナログ・スイッチを介して負荷容量をＣＭＯ
Ｓ論理回路より成るゲートの出力と接地との間に接続し
たことを特徴とするＣＭＯＳ論理回路の微小遅延時間分
解能可変遅延回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3293233A JPH05129910A (ja) | 1991-11-08 | 1991-11-08 | Ｃｍｏｓ論理回路の微小遅延時間分解能可変遅延回路 |
| KR1019920014496A KR970005124B1 (ko) | 1991-08-14 | 1992-08-12 | 가변지연회로 |
| US08/253,216 US5440260A (en) | 1991-08-14 | 1994-06-02 | Variable delay circuit |
| US08/394,249 US5495197A (en) | 1991-08-14 | 1995-02-24 | Variable delay circuit |
| US08/850,816 US5764093A (en) | 1981-11-28 | 1997-05-02 | Variable delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3293233A JPH05129910A (ja) | 1991-11-08 | 1991-11-08 | Ｃｍｏｓ論理回路の微小遅延時間分解能可変遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129910A true JPH05129910A (ja) | 1993-05-25 |
Family
ID=17792155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3293233A Pending JPH05129910A (ja) | 1981-11-28 | 1991-11-08 | Ｃｍｏｓ論理回路の微小遅延時間分解能可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129910A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100489587B1 (ko) * | 1997-12-29 | 2005-08-23 | 주식회사 하이닉스반도체 | 시간지연회로 |
| US6967516B2 (en) | 1999-07-07 | 2005-11-22 | Advantest Corporation | Semiconductor testing apparatus with a variable delay circuit |
| US7282958B2 (en) | 2004-01-28 | 2007-10-16 | Samsung Electronics Co., Ltd. | Multiplex (MUX) circuit having a single selection signal and method of generating a MUX output signal with single selection signal |
| DE10066421B4 (de) * | 1999-07-07 | 2010-10-07 | Advantest Corp. | Halbleiter-Prüfvorrichtung |
-
1991
- 1991-11-08 JP JP3293233A patent/JPH05129910A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100489587B1 (ko) * | 1997-12-29 | 2005-08-23 | 주식회사 하이닉스반도체 | 시간지연회로 |
| US6967516B2 (en) | 1999-07-07 | 2005-11-22 | Advantest Corporation | Semiconductor testing apparatus with a variable delay circuit |
| DE10066421B4 (de) * | 1999-07-07 | 2010-10-07 | Advantest Corp. | Halbleiter-Prüfvorrichtung |
| US7282958B2 (en) | 2004-01-28 | 2007-10-16 | Samsung Electronics Co., Ltd. | Multiplex (MUX) circuit having a single selection signal and method of generating a MUX output signal with single selection signal |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010717 |