KR930005371A - 반도체 집적회로의 출력회로 - Google Patents

반도체 집적회로의 출력회로 Download PDF

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사토 후미오
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Abstract

내용 없음.

Description

반도체 집적회로의 출력회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 제2실시예에 따른 반도체 집적회로의 출력회로의 회로도,
제4도는 본 발명의 제3실시예에 따른 반도체 집적회로의 출력회로의 회로도,
제5도는 본 발명의 제4실시예에 따른 반도체 집적회로의 출력회로의 회로도.

Claims (19)

  1. 신호출력단자(23)와, 집적회로의 내부신호가 공급되는 프리버퍼회로(21), 입력단이 상기 프리버퍼회로(21)의 출력단에 접속되고 출력단이 상기 신호출력단자(23)에 접속된 제1출력버퍼회로(22A) 및, 한쪽 단자가 상기 프리버퍼회로(21)의 출력단에 접속된 용량과, 전류통로의 한쪽 단자가 상기 신호출력단자(23)에 접속되고 제어전극이 상기 용량의 다른쪽 단자에 접속된 제1트랜지스터 및, 전류통로가 상기 제1트랜지스터의 제어전극과 상기 신호출력단자(23)사이에 삽입되고 제어전극이 상기 용량의 다른쪽 단자에 접속된 것으로서 상기 제1트랜지스터와 동일한 도전형의 제2트랜지스터를 적어도 포함하는 제2출력버퍼회로(22B)를 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로의 출력회로.
  2. 제1항에 있어서, 상기 용량은 상기 제1및 제2트랜지스터의 제어전극에 존재하고 있는 용량을 포함하는 기생용량으로 구성되어 있는 것을 특징으로 하는 반도체 집적회로의 출력회로.
  3. 제1항에 있어서, 상기 제2출력버퍼회로(22B)는, 각각의 한쪽 단자가 상기 프리버퍼히로(21)의 출력단에 접속된 제1 및 제2용량(26,27)과, 소오스.드레인으로 이루어진 전류통로의 한쪽 단자가 제1전원에 접속되고, 이 전류통로의 다른쪽 단자가 상기 신호출력단자(23)에 접속되며, 게이트가 상기 제1용량(26)의 다른쪽 단자에 접속된P챈널 제1 MOS트랜지스터(28), 소오스.드레인으로 이루어진 전류통로의 한쪽 단자가 제2전원에 접속되고, 이 전류통로의 다른쪽 단자가 상기 신호출력단자(23)에 접속되며, 게이트가 상기 제2용량(27)의 다른쪽 단자에 접속된 N챈널 제2MOS트랜지스터(29), 소오스.드레인으로 이루어진 전류통로가 상기 제1MOS트랜지스터(28)의 게이트와 상기 신호출력단자(23)사이에 삽입되고 게이트가 상기 제1용량(26)의 다른쪽 단자에 접속된 P챈널 제3MOS트랜지스터(30), 및 소오스.드레인으로 이루어진 전류통로가 상기 제2MOS트랜지스터(29)의 게이트와 상기 신호출력단자(23) 사이에 삽입되고, 게이트가 상기 제2용량(27)의 다른쪽 단자에 접속된 N챈널 제4 MOS트랜지스터(31)로 구성된 것을 특징으로 하는 반도체 집적회로의 출력회로.
  4. 제3항에 있어서, 소오스.드레인으로 이루어진 전류통로의 한쪽 단자가 상기 제1전원에 접속되고, 이 전류 통로의 다른쪽 단자가 상기 제1 MOS 트랜지스터(28)의 게이트에 접속되며, 상기 프리버퍼회로(21)에 공급되는 내부신호에 대해 상보적인 관계에 있는 신호가 게이트에 공급되는 P챈널 제5MOS트랜지스터(32)와 소오스.드레인으로 이루어진 전류통로의 한쪽 단자가 상기 제2전원에 접속되고, 이 전류통로의 다른쪽 단자가 상기 제4MOS트랜지스터(31)의 게이트에 접속되며, 상기 프리버퍼회로(21)에 공급되는 내부신호에 대해 상보적인 관계에 있는 신호가 게이트에 공급되는 N챈널 제6MOS트랜지스터(33)가 상기 제2출력버퍼회로(22B)가 더 설치되어 있는 것을 특징으로 하는 반도체 집적회로의 출력회로.
  5. 제3항에 있어서, 상기 제1 및 제2용량(26,27)에 대해 각각 직렬로 접속된 제1 및 제2저항(34,35)이 상기 제2출력버퍼회로(22B)에 더 설치되어 있는 것을 특징으로 하는 반도체 집적회로의 출력회로.
  6. 제1항에 있어서, 상기 제1출력버퍼회로(22A)는, 게이트가 상기 프리버퍼회로(21)의 출력단에접속된 P챈널 제1 MOS트랜지스터(24)와 게이트가 상기 프리버퍼회로(21)의 출력단에 접속되고 드레인이 상기 제1 MOS트랜지스터(24)의 드레인에 접속된 N챈널 제2 MOS트랜지스터(25)로 구성되고, 상기 제2출력버퍼회로(22B)는, 각각의 한쪽 단자가 상가 프리버퍼회로(21)의 출력단에 접속된 제1 및 제2용량(26,27)과, 소오스.드레인으로 이루어진 전류통로의 한쪽 단자가 제1전원에 접속되고 이 전류 통로의 다른쪽 단자가 상기 신호출력단자(23)에 접속되며 게이트가 상기 제1용량(26)의 다른쪽 단자에 접속된 P챈널 제3MOS트랜지스터(28), 소오스.드레인으로 이루어진 전류통로의 한쪽 단자가 제2전원에 접속되고 이 전류통로의 다른쪽 단자가 상기 신호출력단자(23)에 접속되며 게이트가 상기 제2용량(27)의 다른쪽 단자에 접속된 N챈널 제4 MOS트랜지스터(29), 소오스.드레인으로 이루어진 전류통로가 상기 제3 MOS트랜지스터(28)의 게이트와 상기 신호출력단자(23) 사이에 삽입되고 게이트가 상기 제1용량(26)의 다른쪽 단자에 접속된 P챈널 제5 MOS트랜지스터(30), 및 소오스.드레인으로 이루어진 전류통로가 상기 제4 MOS트랜지스터(29)의 게이트와 상기 신호출력단자(23)사이에 삽입되고 게이트가 상기 제2용량(27)의 다른쪽 단자에 접속된 N챈널 제6MOS트랜지스터(31)로 구성되며, 상기 제1 및 제2 MOS 트랜지스터(24,25)의 전류구동능력이 상기 제3 및 제4MOS트랜지스터(28,29)의 전류구동능력보다도 각각 작게 설정되어 있는 것을 특징으로 하는 반도체 집적회로의 출력회로.
  7. 신호출력단자(23)와, 집적회로의 내부신호 및 상기 신호출력단자(23)를 고임피던스상태로 제어하기 위한 제어신호가 공급되어, 그 양신호에 따라 제1 및 제2신호를 출력하는 프리버퍼회로(41,42), 각 게이트에 상기 제1 및 제2신호가 각각 공급되는 P챈널 및 N챈널 MOS트랜지스터로 이루어지고, 출력단이 상기 신호출력단자(23)에 접속된 제1출력버퍼회로(24,25) 및, 각각의 한쪽 단자가 상가 프리버퍼회로(41,42)의 출력단에 접속된 제1 및 제2용량(26,27)과, 소오스.드레인으로 이루어진 전류통로의 한쪽단자가 제1전원에 접속되고 이 전류통로의 다른쪽 단자가 상기 신호출력단자(23)에 접속되며 게이트가 상기 제1용량(26)의 다른쪽 단자에 접속된 P챈널 제1MOS트랜지스터(28), 소오스.드레인으로 이루어진 전류통로의 한쪽 단자가 제2전원에 접속되고 이 전류통로의 다른쪽 단자가 상기 신호출력단자(23)에 접속되며 게이트가 상기 제2용량(27)의 다른쪽단자에 접속된 N챈널 제2MOS트랜지스터(29), 소오스.드세인으로 이루어진 전류통로가 상기 제1 MOS트랜지스터(28)의 게이트와 상기 신호출력단자(23) 사이에 삽입되고 게이트가 상기 제1용량(26)의 다른쪽 단자에 접속된 P챈널 제3MOS트랜지스터(30), 및 소오스.드레인으로 이루어진 전류통로가 상기 제2MOS트랜지스터(29)의 게이트와 상기신호출력단자(23) 사이에 삽입되고 게이트가 상기 용량(27)의 다른쪽 단자에 접속된 N챈널 제4MOS트랜지스터(31)로 구성된 제2출력버퍼회로를 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로의 출력회로.
  8. 제7항에 있어서, 상기 제1용량(26)은 상기 제1 및 제3트랜지스터(28,30)의 제어전극에 존재하고 있는 기생용량을 포함하는 용량을 구성되고, 상기 제2용량((27)은 상기 제2 및 제4트랜지스터(29,31)의 제어전극에 존재하고 있는 기생용량을 포함하는 용량으로 구성되어 있는 것을 특징으로 하는 반도체 집적회로의 출력회로.
  9. 제7항에 있어서, 상기 프리버퍼회로는, 상기 내부신호 및 상기 제어신호를 공급받아 상기 제1신호를 출력하는 NAND게이트회로(41)와, 상기 내부신호 및 상기 제어신호를 공급받아 상기 제2신호를 출력하는 NOR게이트 회로(42)로 구성되어 있는 것을 특징으로 하는 반도체 집적회로의 출력회로.
  10. 제7항에 있어서, 소오스.드레인으로 이루어진 전류통로의 한쪽 단자가 상기 제1전원에 저속되고, 이전류통로의 다른쪽 단자가 상기 제1MOS트랜지스터(28)의 게이트에 접속되며, 상기 프리버퍼회로(41,42)로 부터 출력되는 제1신호와 상보적인 관계에 있는 제3신호가 게이트에 공급되는 P챈널 제5MOS트랜지스터(32)와, 소오스.드레인으로 이루어진 전류통로의 한쪽 단자가 상기 제2전원에 접속되고, 이전류통로의 다른쪽 단자가 상기 제4MOS트랜지스터(31)의 게이트에 접속되며, 상기 프리버퍼회로(41,42)로부터 출력되는 제2신호와 상보적인 관계에 있는 제4신호가 게이트에 공급되는 N챈널 제6MOS트랜지스터(33)가 상기 제2출력버퍼회로에 더 설치되어 있는 것을 특징으로 하는 반도체 집적회로의 출력회로.
  11. 제7항에 있어서, 상기 제1출력버퍼회로는, 게이트가 상기 프리버퍼회로(41,42)의 제1신호를 공급받는 P챈널 제1 MOS틀랜지스터(24)와, 게이트가 상기 프리버퍼회로(41,42)의 제2신호를 공급받고 드레인이 상기 제1MOS트랜지스터(24)의 드레인에 접속된 N챈널 제2 MOS트랜지스터(25)로구성되고, 상기 제2출력버퍼회로는, 각각의 한쪽 단자가 상기 프리버퍼회로(41,42)의 제1 및 제2신호를 공급받는 제1 및 제2용량(26,27)과, 소오스.드레인으로 이루어진 전류통로의 한쪽 단자가 제1전원에 접속되고 이 전류통로의 다른쪽 단자가 상기 신호출력단자(23)에 접속되며 게이트가 상기 제1용량(26)의 다른쪽 단자에 접속된 P챈널 제3 MOS트랜지스터(28), 소오스.드레인으로 이루어진 전류통로의 한쪽 단자가 제2전원에 접속되고 이 전류통로의 다른쪽 단자가 상기 신호출력단자(23)에 접속되며 게이트가 상기 제2용량(27)의 다른쪽 단자에 접속된 N챈널 제4MOS트랜지스터(29), 소오스.드레인으로 이루어진 전류통로가 상기 제3MOS트랜지스터(28)의 게이트와 상기 신호출력단자(23) 사이에 삽입되고 게이트가 상기 제1용량(26)의 다른쪽 단자에 접속된 N챈널 제5MOS트랜지스터(30) 및, 소오스.드레인으로 이루어진 전류통로가 상기 제4MOS트랜지스터(29)의 게이트와 상기 신호출력단자(23) 사이에 삽입되고 게이트가 상기 제1용량(26)의 다른쪽 단자에 접속된 N챈널 제5MOS트랜지스터(30) 및 ,소오스.드레인으로 이루어진 전류통로가 상기 제4MOS트랜지스터(29)의 게이트와 상기 신호출력단자(23)사이에 삽입되고 게이트가 상기 제2용량(27)의 다른쪽 단자에 접속된 N챈널 제6MOS트랜지스터(31)로 구성되며, 상기 제1 및 제2MOS트랜지스터(24,25)의 전류 구동능력이 상기 제3 및 제4MOS트랜지스(28,29)의 전류구동능력보다도 각각 작게 설정되어 있는 것을 특징으로 하는 반도체 집적회로의 출력회로.
  12. 신호출력단자(23)와, 집적회로의 내부신호가 공급되는 프리버퍼회로(21), 상기 프리버퍼회로(21)의 출력 신호에 의해 구동되는 제1출력버퍼회로(22A) 및, 상기 신호출력단자(23)에서의 신호가 스위칭되고 있는 과도상태인 때만 동작하고, 상기 프리버퍼회로(21)의 출력신호에 의해 구동되는 제2출력버퍼회로(22B)를 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로의 출력회로.
  13. 제12항에 있어서, 상기 제2출력버퍼회로(22B)는 한쪽 단자가 상기 프리버퍼회로(21)의 출력단에 접속된 용량(26,27)과 소오스.드레인으로 이루어진 전류통로의 한쪽 단자가 전원에 접속되고 이 전류통로의 다른쪽 단자가 상기 신호출력단자(23)에 접속되며 게이트가 상기 용량(26,27)의 다른쪽 단자에 접속된 제1MOS트랜지스터(28,29) 및, 소오스.드레인으로 이루어진 전류통로의 한쪽 단자 및 게이트가 상기 제1 MOS트랜지스터(28,29)의 게이트에 접속되며, 전류통로의 다른쪽 단자가 상기 신호출력단자(23)에 접속된 제2 MOS트랜지스터(30,31)를 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로의 출력회로.
  14. 제12항에 있어서, 상기 제2출력버퍼회로(22B)는, 한쪽 단자가 상기 프리버퍼회로(21)의 출력단에 접속된 용량(26,27)과, 소오스.드레인으로 이루어진 전류통로의 한쪽 단자가 전원에 접속되고 이 전류통로의 다른쪽 단자가 상기 신호출력단자(23)에 접속되며 게이트가 상기 용량(26,27)의 다른쪽 단자에 접속된 제1MOS트랜지스터(28,29)및, 소오스.드레인으로 이루어진 전류통로의 한쪽 단자가 상기 제1MOS 트랜지스터(28,29)의 게이트에 접속되고 전류통로의 다른쪽 단자가 상기 신호출력단자(23)에 접속되며 게이트가 상기 프리버퍼회로(21)의 출력단에 접속된 제2MOS트랜지스터(30,31)를 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로의 출력회로.
  15. 제12항에 있어서, 상기 제2출력버퍼회로(22B)는, 한쪽 단자가 상기 프리버퍼회로(21)의 출력단에 접속된용량(26,27)과, 소오스.드레인으로 이루어진 전류통로의 한쪽 단자가 전원에 접속되고 이 전류통로의 다른쪽 단자가 상기 신호출력단자(23)에 접속되며 게이트가 상기 용량(26,27)의 다른쪽 단자에 접속된 제1MOS트랜지스터(28,29), 소오스.드레인으로 이루어진 전류통로가 상기 제1 MOS트랜지스터(28,29)의 게이트와 상기 신호출력단자(23)사이에 삽입되고 게이트가 상기 프리버퍼회로(21)의 출력단에 접속된 제2MOS트랜지스터(30,31), 상기 프리버퍼회로(21)의 출력이 공급되는 신호지연회로(38,45,46) 및 소오스.드레인으로 이루어진 전류통로가 상기 제2MOS트랜지스터(30,31)의 소오스.드레인으로 이루어진 전류통로에 대해 직렬로 삽입되고 게이트가 상기 신호지연회로(38,45,46)의 출력이 공급되는 제3 MOS트랜지스터(36,37)를 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로의 출력회로.
  16. 제12항에 있어서, 상기 제2출력버퍼회로(22B)는, 한쪽 단자가 상기 프리버퍼회로(21)의 출력단에 접속된용량(26,27)과, 소오스.드레인으로 이루어진 전류통로의 한쪽 단자가 전원에 접속되고 이 전류통로의 다른쪽 단자가 상기 신호출력단자(23)에 접속되며 게이트가 상기 용량의 다른쪽 단자에 접속된 제1MOS트랜지스터(28,29), 소오스.드레인으로 이루어진 전류통로가 상기 제1MOS트랜지스터(28,29)의 게이트와 상기 신호출력단자(23)사이에 삽입되고 게이트가 상기 용량(26,27)의 다른쪽 단자에 접속된 제2MOS트랜지스터(30,31), 상기 프리버퍼회로(21)의 출력이 공급되는 신호지연회로(38,45,46) 및, 소오스.드레인으로 이루어진 전류통로가 상기 제2MOS트랜지스터(30,31)의 소오스.드레인으로 이루어진 전류통로에 대해 직렬로 삽입되고 게이트가 상기 신호지연회로(38,45,46)의 출력이 공급되는 제3MOS트랜지스터(36,37)를 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로의 출력회로.
  17. 제12항에 있어서, 상기 제2출력버퍼회로(22B)는, 한쪽 단자가 상기 프리버퍼회로(21)의 출력단에 접속된 용량(26,27)과, 소오스.드레인으로 이루어진 전류통로의 한쪽 단자가 전원에 접속되고 이 전류통로의 다른쪽 단자가 상기 신호출력단자(23)에 접속되며 게이트가 상기 용량(26,27)의 다른쪽 단자에 접속된 제1 MOS트랜지스터(28,29). 소오스.드레인으로 이루어진 전류통로가 상기 제1 MOS트랜지스터(28,29)의 게이트와 상기 신호출력단자(23)사이에 삽입되고 게이트가 상기 프리버퍼회로(21)의 출력단에 접속된 제2 MOS트랜지스터(30,31), 입력단이 상기 신호출력단자(23)에 접속된 반전회로(39,40)및, 소오스.드레인으로 이루어진 전류통로가 상기 제2 MOS트랜지스터(30,31)의 소오스.드레인으로 이루어진 전류통로에 대해 직렬로 삽입되고 게이트에 상기 반전회로(39,40)의 출력이 공급되는 제3MOS트랜지스터(36,37)를 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로의 출력회로.
  18. 제13항에 있어서, 상기 제2출력버퍼회로(22B)는 상기 용량(26,27)에 대해 직렬접속된 저항(34,35)를 더구비하여 이루어진 것을 특징으로 하는 반도체 집적회로의 출력단자.
  19. 제12항에 있어서, 상기 프리버퍼회로(21)는 제어신호에 따라 출력을 고임피던스상태로 설정하는 트라이스테이트(tristate)기능을 갖고 있는 것을 특징으로 하는 반도체 집적회로의 출력회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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