TWI418148B - 高負載驅動裝置 - Google Patents

Description

高負載驅動裝置

本發明係有關一種驅動裝置，特別是關於一種高負載驅動裝置。

在先前技術中，為了驅動高負載，因此提出了一種驅動電路，如第1圖所示。使用一個反向器10、二個電容12、14、四個P型場效電晶體16、18、20、22，及四個N型場效電晶體24、26、28、30組成驅動提升電路。操作時，當輸入V_i 為接地電位，則反向器10之輸出電壓V_a 為V_dd ，第三N型場效電晶體28之汲極電壓V_2p 由導通的第三N型場效電晶體28固定在接地電位，因此第一電容12兩側電壓固定而儲存定量電荷，同時V_a 耦合第二電容14提升第二P型場效電晶體18之汲極電壓V_2n 上升到大於V_dd 電壓準位，並經過導通的第三P型場效電晶體20而使第四N型場效電晶體30的閘極電壓V_1n 大於V_dd ，進而增強了第四N型場效電晶體30對負載32的電流驅動能力；另一方面，當V_i 為V_dd 時，V_a 為接地電位，V_2n 由導通的第二P型場效電晶體18固定在V_dd ，因此第二電容14兩側電壓固定而儲存定量電荷，同時V_a 耦合第一電容12下拉V_2p 下降到小於接地電位之電壓準位，並經過導通的第二N型場效電晶體26而使第四P型場效電晶體22的閘極電壓V_1p 小於接地電位，進而增強了第四P型場效電晶體22對負載32的電流驅動能力。如此分別利用兩個電容元件交互儲存電荷，並依照輸入V_i ，由V_a 處耦合電容元件來升、降壓V_2n 與V_2p 到所需的高準位電壓與低準位電壓，提供比原先驅動電晶體更高的電流驅動能力。

使用耦合電容元件來升、降壓來形成所需要的大於V_dd 高準位電壓與小於接地電位的低準位電壓時，在先前技術的架構下，會由導通的第二P型場效電晶體18與第三N型場效電晶體28產生漏電流而影響電壓準位，當V_i 輸入為接地電位時，V_a 耦合第二電容14提升V_2n 節點的電壓值上升到大於V_dd 電壓準位，並經過導通的第三P型場效電晶體20而使第四N型場效電晶體30的閘極電壓V_1n 大於V_dd 來增強第四N型場效電晶體30對負載32的電流驅動能力，但同時電位高於V_dd 準位的V₂ n會對V_dd 準位的V_a 節點產生正偏壓在第二P型場效電晶體18上，導致會有一漏電流路徑通往電源V_dd 進行漏電，降低了所耦合產生在V_2n 與V_1n 的高於V_dd 電壓；一樣的情況也發生在輸入V_i 為V_dd 時，V_a 等於接地電位，耦合產生小於接地電位的低電壓在V_2p ，通過同時導通的第二N型場效電晶體26使V_1p 擁有比接地電位更低的低電位，來增強第四P型場效電晶體22的驅動能力，但是小於接地電位的V_2p 對接地電位的V_a 會導通第三N型場效電晶體28，產生漏電流從接地電位到V_2p ，限制了耦合產生低於接地電位的V_2p 與V_1p 電壓準位量，使驅動提升電路的效能減弱而受到限制。

因此，本發明係在針對上述之困擾，提出一種高負載驅動裝置，以解決習知所產生的問題。

本發明之主要目的，在於提供一種高負載驅動裝置，其係為由複數個電晶體組成且不具漏電流路徑之電路，可在不消耗多於功率的前提下，應用於低電壓電路系統中，以提升對於高負載的切換速度，並降低延遲時間及提升效能。

為達上述目的，本發明提供一種高負載驅動裝置，其係連接一負載，並包含一反向器，用來接收一數位電壓，並將其反向後輸出，此反向器之輸出端連接一第一電容、一第一P型場效電晶體、一第一N型場效電晶體、一第二P型場效電晶體與一第三N型場效電晶體。負載透過一推動P型場效電晶體連接一高電壓，此高電壓連接第一P型場效電晶體與第二P型場效電晶體。此外，第一N型場效電晶體連接第一P型場效電晶體，第二N型場效電晶體連接第一P型場效電晶體、第一N型場效電晶體、第一電容與一低電壓，第二P型場效電晶體連接推動P型場效電晶體，第三N型場效電晶體連接第一、第二N型場效電晶體、第一電容、第二P型場效電晶體、推動P型場效電晶體。第一P型場效電晶體、第一N型場效電晶體、第二P型場效電晶體、第三N型場效電晶體皆接收數位電壓，以分別切換自身的導通狀態，且第二N型場效電晶體更可根據第一P型場效電晶體之導通狀態切換本身之導通狀態。其中，在數位電壓從低準位提升至高準位時，第三N型場效電晶體導通且利用第一電容之原來電壓降，將推動P型場效電晶體之閘極電壓控制在比低電壓更低之低穩定電壓，以快速驅動負載。

反向器之輸出端連接一第二電容、一第四N型場效電晶體、一第三P型場效電晶體、一第五N型場效電晶體與一第五P型場效電晶體。負載透過一拉降N型場效電晶體連接低電壓，此低電壓連接第四N型場效電晶體與第五N型場效電晶體。此外，第三P型場效電晶體連接第四N型場效電晶體，第四P型場效電晶體連接第四N型場效電晶體、第三P型場效電晶體、第二電容與高電壓，第五N型場效電晶體連接拉降N型場效電晶體，第五P型場效電晶體連接第三、第四P型場效電晶體、第二電容、第五N型場效電晶體、拉降N型場效電晶體。第四N型場效電晶體、第三P型場效電晶體、第五N型場效電晶體、第五P型場效電晶體皆接收數位電壓，以分別切換自身的導通狀態，且第四P型場效電晶體更可根據第四N型場效電晶體之導通狀態切換本身之導通狀態。其中，在數位電壓從高準位降低至低準位時，第五P型場效電晶體導通且利用第二電容之原來電壓降，將拉降N型場效電晶體之閘極電壓控制在比高電壓更高之高穩定電壓，以快速驅動負載。

茲為使　貴審查委員對本發明之結構特徵及所達成之功效更有進一步之瞭解與認識，謹佐以較佳之實施例圖及配合詳細之說明，說明如後：

以下請參閱第2圖。本發明包含一反向器34、一第一電容36、一推動P型場效電晶體38、一推動(push-up)電路40、一第二電容46與一拉降(pull-down)電路48。第一電容36具有一第一、第二電極端。反向器34之輸入端、輸出端分別連接推動(push-up)電路40與第一電極端，並接收一數位電壓，以將其反向後輸出。推動電路40更連接推動P型場效電晶體38之閘極與一低電壓，在此實施例中，低電壓係以接地電位為例。推動P型場效電晶體38之源、汲極分別連接一高電壓V_dd 與負載42，其中負載42由複數個單位負載44連接而成，每一單位負載44包含二電容與一電阻。當數位電壓從低準位提升至高準位時，推動電路40係利用第一電容36之原來第一電壓降，將推動P型場效電晶體38之閘極電壓控制在比低電壓更低之低穩定電壓，以快速驅動負載42。

第二電容46具一第三、第四電極端，且此第三、第四電極端分別連接反向器34之輸出端與拉降(pull-down)電路48，拉降電路48更連接拉降N型場效電晶體50之閘極與高電壓V_dd ，拉降N型場效電晶體50之源、汲極分別連接低電壓與負載42。當數位電壓從高準位降低至低準位時，拉降電路48係利用第二電容46之原來第二電壓降，將拉降N型場效電晶體50之閘極電壓控制在比高電壓更高之高穩定電壓，以快速驅動負載42。

推動電路40包含一第一P型場效電晶體52，其閘、源、汲極分別連接反向器34之輸入端、高電壓V_dd 、一第一N型場效電晶體54，並利用閘極接收數位電壓，以切換自身之導通狀態。第一N型場效電晶體54之閘、汲、源極分別連接反向器34之輸入端、第一P型場效電晶體52之汲極與一第二N型場效電晶體56，並利用閘極接收數位電壓，以切換自身之導通狀態。第二N型場效電晶體56之閘極連接第一P型場效電晶體52與第一N型場效電晶體54之汲極，汲極連接低電壓，源極連接第一N型場效電晶體54之源極與第二電極端，第二N型場效電晶體56係根據第一P型場效電晶體52之導通狀態切換自身之導通狀態。另有一第二P型場效電晶體58，其閘極連接反向器34之輸入端，源極連接高電壓V_dd ，汲極連接推動P型場效電晶體38之閘極與一第三N型場效電晶體60，第二P型場效電晶體58利用閘極接收數位電壓，以切換自身之導通狀態。

第三N型場效電晶體60之閘極連接反向器34之輸入端與第二P型場效電晶體58之閘極，源極連接第一N型場效電晶體54之源極、第二N型場效電晶體56之源極與第二電極端，汲極連接推動P型場效電晶體38之閘極與第二P型場效電晶體58之汲極，第三N型場效電晶體60利用閘極接收數位電壓，以切換自身之導通狀態。第三N型場效電晶體60又在數位電壓從低準位提升至高準位時，利用第一電容36之原來第一電壓降，將推動P型場效電晶體38之閘極電壓控制在比低電壓更低之低穩定電壓，以快速驅動負載42。

拉降電路48包含一第四N型場效電晶體62，其閘、源、汲極分別連接反向器34之輸入端、低電壓、一第三P型場效電晶體64，並利用閘極接收數位電壓，以切換自身之導通狀態。第三P型場效電晶體64之閘、汲、源極分別連接反向器34之輸入端、第四N型場效電晶體62之汲極與一第四P型場效電晶體66，並利用閘極接收數位電壓，以切換自身之導通狀態。第四P型場效電晶體66之閘極連接第四N型場效電晶體62與第三P型場效電晶體64之汲極，汲極連接高電壓V_dd ，源極連接第三P型場效電晶體64之源極與第四電極端，第四P型場效電晶體66係根據第四N型場效電晶體62之導通狀態切換自身之導通狀態。另有一第五N型場效電晶體68，其閘極連接反向器34之輸入端，源極連接低電壓，汲極連接拉降N型場效電晶體50之閘極與一第五P型場效電晶體70，第五N型場效電晶體68利用閘極接收數位電壓，以切換自身之導通狀態。

第五P型場效電晶體70之閘極連接反向器34之輸入端與第五N型場效電晶體68之閘極，源極連接第三P型場效電晶體64之源極、第四P型場效電晶體66之源極與第四電極端，汲極連接拉降N型場效電晶體50之閘極與第五N型場效電晶體68之汲極，第五P型場效電晶體70利用閘極接收數位電壓，以切換自身之導通狀態。第五P型場效電晶體70又在數位電壓從高準位下降至低準位時，利用第二電容46之原來第二電壓降，將拉降N型場效電晶體50之閘極電壓控制在比高電壓V_dd 更高之高穩定電壓，以快速驅動負載42。

首先敘述上半部分電路之運作方式，請參閱第3圖，呈虛線部分為截止狀態的電晶體，呈實線部分則為導通狀態的電晶體。當數位電壓V_i 為低準位時，反向器34之輸出端電壓V_x 為高準位之數位電壓。由於數位電壓V_i 為低準位，因此第一P型場效電晶體52與第二P型場效電晶體58皆為導通，第一N型場效電晶體54與第三N型場效電晶體60皆為截止。由於第一P型場效電晶體52導通，因此第一P型場效電晶體52之汲極電壓V_neg2 約為高電壓V_dd ，使第二N型場效電晶體56導通。由於第二N型場效電晶體56導通，因此第二N型場效電晶體56之源極電壓V_neg1 約為低電壓，即接地電位。此時第一電容36之兩端的第一電壓降為高準位之數位電壓與接地電位之差值。另由於第二P型場效電晶體58導通，因此第二P型場效電晶體58之汲極電壓V_p 約為高電壓V_dd ，使推動P型場效電晶體38截止。

接著請參閱第4圖，呈虛線部分為截止狀態的電晶體，呈實線部分則為導通狀態的電晶體。當數位電壓V_i 從低準位提升至高準位時，反向器34之輸出端電壓V_x 從高準位之數位電壓瞬時降至低準位之數位電壓，因為第一電容36原來已積聚電荷，具有第一電壓降，且V_neg1 為接地電位，為了保持此第一電壓降，第一電容36之第二電極端之電壓V_neg1 會因應第一電極端之電壓V_x 的壓降變化，被控制在比接地電位更低之低穩定電壓，此低穩定電壓與接地電位的差值，為數位電壓之低準位與高準位之差值。另由於數位電壓V_i 為高準位，因此第一P型場效電晶體52與第二P型場效電晶體58皆為截止，第一N型場效電晶體54與第三N型場效電晶體60皆為導通。由於第一N型場效電晶體54與第三N型場效電晶體60導通，因此第一N型場效電晶體54之汲、源極電壓V_neg2 、V_neg1 與第三N型場效電晶體60之汲極電壓V_p 皆相等，同時此三處所構成的電流路徑，亦不會有漏電流的產生，不會使V_neg2 、V_neg1 、V_p 電壓發生改變。再者，由於V_neg2 、V_neg1 之間的電壓降為零，因此第二N型場效電晶體56截止。由上可知，V_p 為低穩定電壓，使推動P型場效電晶體38導通，以快速驅動負載42。

接著再敘述下半部分電路之運作方式，請繼續參閱第4圖，呈虛線部分為截止狀態的電晶體，呈實線部分則為導通狀態的電晶體。當數位電壓V_i 為高準位時，反向器34之輸出端電壓V_x 為低準位之數位電壓。由於數位電壓V_i 為高準位，因此第四N型場效電晶體62與第五N型場效電晶體68皆為導通，第三P型場效電晶體64與第五P型場效電晶體70皆為截止。由於第四N型場效電晶體62導通，因此第四N型場效電晶體62之汲極電壓V_pos2 約為接地電位，使第四P型場效電晶體66導通。由於第四P型場效電晶體66導通，因此第四P型場效電晶體66之源極電壓V_pos1 約為高電壓V_dd 。此時第二電容46之兩端的第二電壓降為低準位之數位電壓與高電壓V_dd 之差值。另由於第五N型場效電晶體68導通，因此第五N型場效電晶體68之汲極電壓V_n 約為接地電位，使拉降N型場效電晶體50截止。

接著請回參閱第3圖，呈虛線部分為截止狀態的電晶體，呈實線部分則為導通狀態的電晶體。當數位電壓V_i 從高準位下降至低準位時，反向器34之輸出端電壓V_x 從低準位之數位電壓瞬時提升至高準位之數位電壓，因為第二電容46原來已積聚電荷，具有第二電壓降，且V_pos1 為高電壓V_dd ，為了保持此第二電壓降，第二電容46之第四電極端之電壓V_pos1 會因應第三電極端之電壓V_x 的壓降變化，被控制在比高電壓V_dd 更高之高穩定電壓，此高穩定電壓與高電壓V_dd 的差值，為數位電壓之高準位與低準位之差值。另由於數位電壓V_i 為低準位，因此第四N型場效電晶體62與第五N型場效電晶體68皆為截止，第三P型場效電晶體64與第五P型場效電晶體70皆為導通。由於第三P型場效電晶體64與第五P型場效電晶體70導通，因此第三P型場效電晶體64之汲、源極電壓V_pos2 、V_pos1 與第五P型場效電晶體70之汲極電壓V_n 皆相等，同時此三處所構成的電流路徑，亦不會有漏電流的產生，不會使V_pos2 、V_pos1 、V_n 電壓發生改變。再者，由於V_pos2 、V_pos1 之間的電壓降為零，因此第四P型場效電晶體66截止。由上可知，V_n 為高穩定電壓，使拉降N型場效電晶體50導通，以快速驅動負載42。

請繼續參閱第2圖及第5圖，其中三角形與叉形的數據分別代表先前技術架構進行推動與拉降的數據，菱形與方形的數據分別代表本發明架構進行推動與拉降的數據，且高電壓V_dd 為0.3伏特。由圖可知，不管單位負載44的數量為何，本發明之推動P型場效電晶體38與拉降N型場效電晶體50分別在進行推動與拉降時，其延遲時間都比先前技術短，且單位負載44的數量愈多，時間縮短幅度愈高。另外將數據進行統計後，如第6圖所示，菱形與方形分別代表推動與拉降之數據。對於推動過程，延遲時間改善百分比為24%～56%；對於拉降過程，延遲時間改善百分比為9%～30%。

請繼續參閱第2圖、第7圖與第8圖，其中方形與菱形的數據分別代表先前技術與本發明架構的數據，且單位負載44的數量為一。由圖可知，不管高電壓V_dd 為何，本發明之推動P型場效電晶體38與拉降N型場效電晶體50分別在進行推動與拉降時，其延遲時間都比先前技術短，且高電壓V_dd 愈小，時間縮短幅度愈高，因此本發明很適合應用於低電壓電路系統中，以提升對於高負載的切換速度，並降低延遲時間及提升效能。

請參閱第9圖，其中叉形與圓形的數據分別代表先前技術與本發明架構的數據。由圖可知，在固定的直流電壓下，不管單位負載的數量為何，其相同工作時脈下的平均功率相對於先前技術而言，並沒有多餘的消耗。最後請參閱第10圖，其中方形與菱形的數據分別代表先前技術與本發明架構的數據。由圖可知，在同樣的單位負載數量下，不管高電壓V_dd 為何，其相同工作時脈下的平均功率相對於先前技術而言，亦沒有多餘的消耗。

綜上所述，本發明提供之架構，不但不消耗多餘功率，更可應用於低電壓電路系統中，以提升對於高負載的切換速度，並降低延遲時間及提升效能。

以上所述者，僅為本發明一較佳實施例而已，並非用來限定本發明實施之範圍，故舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。

10．．．反向器

12．．．第一電容

14．．．第二電容

16．．．第一P型場效電晶體

18．．．第二P型場效電晶體

20．．．第三P型場效電晶體

22．．．第四P型場效電晶體

24．．．第一N型場效電晶體

26．．．第二N型場效電晶體

28．．．第三N型場效電晶體

30．．．第四N型場效電晶體

32．．．負載

34．．．反向器

36．．．第一電容

38．．．推動P型場效電晶體

40．．．推動電路

42．．．負載

44．．．單位負載

46．．．第二電容

48．．．拉降電路

50．．．拉降N型場效電晶體

52．．．第一P型場效電晶體

54．．．第一N型場效電晶體

56．．．第二N型場效電晶體

58．．．第二P型場效電晶體

60．．．第三N型場效電晶體

62．．．第四N型場效電晶體

64．．．第三P型場效電晶體

66．．．第四P型場效電晶體

68．．．第五N型場效電晶體

70．．．第五P型場效電晶體

第1圖為先前技術之裝置詳細電路圖。

第2圖為本發明之裝置詳細電路圖。

第3圖為本發明於接收低準位電壓之運作電路圖。

第4圖為本發明於接收高準位電壓之運作電路圖。

第5圖為本發明之延遲時間比較曲線圖。

第6圖為本發明之延遲時間改善百分比曲線圖。

第7圖為本發明之拉降延遲時間曲線圖。

第8圖為本發明之推動延遲時間曲線圖。

第9圖為本發明之相同工作時脈下的平均功率對單位負載之關係曲線圖。

第10圖為本發明之相同工作時脈下的平均功率對直流偏壓之關係曲線圖。

34．．．反向器

36．．．第一電容

38．．．推動P型場效電晶體

40．．．推動電路

42．．．負載

44．．．單位負載

46．．．第二電容

48．．．拉降電路

50．．．拉降N型場效電晶體

52．．．第一P型場效電晶體

54．．．第一N型場效電晶體

56．．．第二N型場效電晶體

58．．．第二P型場效電晶體

60．．．第三N型場效電晶體

62．．．第四N型場效電晶體

64．．．第三P型場效電晶體

66．．．第四P型場效電晶體

68．．．第五N型場效電晶體

70．．．第五P型場效電晶體

Claims (9)

1. 一種高負載驅動裝置，其係連接一負載，並包含：一反向器，其係接收一數位電壓，並將其反向後輸出；一第一電容，其具有一第一、第二電極端，該第一電極端連接該反向器之輸出端；一推動P型場效電晶體，連接一高電壓與該負載；一第一P型場效電晶體，連接該反向器之輸入端與該高電壓，並接收該數位電壓，以切換導通狀態；一第一N型場效電晶體，連接該第一P型場效電晶體與該反向器之輸入端，並接收該數位電壓，以切換導通狀態；一第二N型場效電晶體，其係連接該第一P型場效電晶體、該第一N型場效電晶體、該第二電極端與一低電壓，以根據該第一P型場效電晶體之導通狀態切換導通狀態；一第二P型場效電晶體，其係連接該高電壓、該反向器之輸入端與該推動P型場效電晶體，並接收該數位電壓，以切換導通狀態；以及一第三N型場效電晶體，連接該第一、第二N型場效電晶體、該第二電極端、該第二P型場效電晶體、該推動P型場效電晶體與該反向器之輸入端，並接收該數位電壓，以切換導通狀態，且在該數位電壓從低準位提升至高準位時，利用該第一電容之原來第一電壓降，將該推動P型場效電晶體之閘極電壓控制在比該低電壓更低之低穩定電壓，以快速驅動該負載。
2. 如申請專利範圍第1項所述之高負載驅動裝置，其中該數位電壓為該低準位時，該第一P型場效電晶體、該第二N型場效電晶體與該第二P型場效電晶體皆為導通，該第一N型場效電晶體、該推動P型場效電晶體與該第三N型場效電晶體皆為截止，該第一電壓降為該高準位之電壓與該低電壓之差值。
3. 如申請專利範圍第1項所述之高負載驅動裝置，其中該數位電壓從該低準位提升至該高準位時，該第一P型場效電晶體、該第二N型場效電晶體與該第二P型場效電晶體皆為截止，該第一N型場效電晶體、該推動P型場效電晶體與該第三N型場效電晶體皆為導通，且該第二電極端因應該第一電極端之電壓反應，控制在該低穩定電壓，並透過該第三N型場效電晶體亦將該推動P型場效電晶體之閘極電壓控制在該低穩定電壓，以快速驅動該負載。
4. 如申請專利範圍第1項所述之高負載驅動裝置，其中該推動P型場效電晶體之源、汲極分別連接該高電壓與該負載；該第一P型場效電晶體之閘、源極分別連接該反向器之輸入端與該高電壓，該第一P型場效電晶體之閘極接收該數位電壓；該第一N型場效電晶體之閘、汲極分別連接該反向器之輸入端與該第一P型場效電晶體之汲極，該第一N型場效電晶體之閘極接收該數位電壓；該第二N型場效電晶體之閘極連接該第一P型場效電晶體與該第一N型場效電晶體之汲極，汲極連接該低電壓，源極連接該第一N型場效電晶體之源極與該第二電極端；該第二P型場效電晶體之閘極連接該反向器之輸入端，源極連接該高電壓，汲極連接該推動P型場效電晶體之閘極，且該第二P型場效電晶體之閘極接收該數位電壓；以及該第三N型場效電晶體之閘極連接該反向器之輸入端與該第二P型場效電晶體之閘極，源極連接該第一N型場效電晶體之源極、該第二N型場效電晶體之源極與該第二電極端，汲極連接該推動P型場效電晶體之閘極與該第二P型場效電晶體之汲極，且該第三N型場效電晶體之閘極接收該數位電壓。
5. 如申請專利範圍第1項所述之高負載驅動裝置，更包含：一第二電容，其具有一第三、第四電極端，該第三電極端連接該反向器之輸出端；一拉降N型場效電晶體，連接該低電壓與該負載；一第四N型場效電晶體，連接該反向器之輸入端與該低電壓，並接收該數位電壓，以切換導通狀態；一第三P型場效電晶體，連接該第四N型場效電晶體與該反向器之輸入端，並接收該數位電壓，以切換導通狀態；一第四P型場效電晶體，其係連接該第四N型場效電晶體、該第三P型場效電晶體、該第四電極端與該高電壓，以根據該第四N型場效電晶體之導通狀態切換導通狀態；一第五N型場效電晶體，其係連接該低電壓、該反向器之輸入端與該拉降N型場效電晶體，並接收該數位電壓，以切換導通狀態；以及一第五P型場效電晶體，連接該第三、第四P型場效電晶體、該第四電極端、該第五N型場效電晶體、該拉降N型場效電晶體與該反向器之輸入端，並接收該數位電壓，以切換導通狀態，且在該數位電壓從該高準位下降至該低準位時，利用該第二電容之原來第二電壓降，將該拉降N型場效電晶體之閘極電壓控制在比該高電壓更高之高穩定電壓，以快速驅動該負載。
6. 如申請專利範圍第5項所述之高負載驅動裝置，其中該數位電壓為該高準位時，該第四N型場效電晶體、該第四P型場效電晶體與該第五N型場效電晶體皆為導通，該第三P型場效電晶體、該拉降N型場效電晶體與該第五P型場效電晶體皆為截止，該第二電壓降為該低準位之電壓與該高電壓之差值。
7. 如申請專利範圍第5項所述之高負載驅動裝置，其中該數位電壓從該高準位降低至該低準位時，該第四N型場效電晶體、該第四P型場效電晶體與該第五N型場效電晶體皆為截止，該第三P型場效電晶體、該拉降N型場效電晶體與該第五P型場效電晶體皆為導通，且該第四電極端因應該第三電極端之電壓反應，控制在該高穩定電壓，並透過該第五P型場效電晶體亦將該拉降N型場效電晶體之閘極電壓控制在該高穩定電壓，以快速驅動該負載。
8. 如申請專利範圍第5項所述之高負載驅動裝置，其中該該拉降N型場效電晶體之源、汲極分別連接該低電壓與該負載；該第四N型場效電晶體之閘、源極分別連接該反向器之輸入端與該低電壓，該第四N型場效電晶體之閘極接收該數位電壓；該第三P型場效電晶體之閘、汲極分別連接該反向器之輸入端與該第四N型場效電晶體之汲極，該第三P型場效電晶體之閘極接收該數位電壓；該第四P型場效電晶體之閘極連接該第四N型場效電晶體與該第三P型場效電晶體之汲極，汲極連接該高電壓，源極連接該第三P型場效電晶體之源極與該第四電極端；該第五N型場效電晶體之閘極連接該反向器之輸入端，源極連接該低電壓，汲極連接該拉降N型場效電晶體之閘極，且該第五N型場效電晶體之閘極接收該數位電壓；以及該第五P型場效電晶體之閘極連接該反向器之輸入端與該第五N型場效電晶體之閘極，源極連接該第三P型場效電晶體之源極、該第四P型場效電晶體之源極與該第四電極端，汲極連接該拉降N型場效電晶體之閘極與該第五N型場效電晶體之汲極，且該第五P型場效電晶體之閘極接收該數位電壓。
9. 如申請專利範圍第1項所述之高負載驅動裝置，其中該低電壓為接地電位。