JP5171908B2 - 電源回路 - Google Patents

Description

本発明は、電源回路の技術に関し、特に、入力される電圧を基準電圧に基づいた所望の出力電圧に変換する電源回路に適用して有効な技術に関する。

近年、太陽電池に代表されるような発電素子を電源として利用する応用が盛んに研究されている。また、半導体回路も微細化に伴い動作電圧が低下してきており、デジタル回路においては１．０Ｖ以下での動作が可能になってきている。このような背景から、太陽電池の利用で注目されているのが部分影の影響が少ない単セル太陽電池を利用した応用である。一般的に単セル太陽電池では、起電力が０．６Ｖ〜１．０Ｖと低い電圧であり、単セルの太陽電池の利用を前提とした場合は、電源回路も１．０Ｖ以下での動作を要求されている。

従来技術として、例えば特許文献１のＦｉｇ．３に記載されている回路が知られている。この特許文献１の技術では、基準電圧と出力電圧からフィードバックされるフィードバック電圧との差を増幅してアナログ信号を出力する増幅器と、この増幅器から出力されたアナログ信号と供給された一定電圧との間を分圧する直列に接続された抵抗と、各分圧された電圧を入力とする複数のインバータと、各インバータの出力とゲートが接続された複数のトランジスタから構成されている。この構成において、出力電圧を帰還して、この出力電圧と基準電圧との差を増幅したアナログ信号を生成し、そのアナログ信号と一定電圧との間を分圧した各アナログ電圧を生成する。そして、各アナログ電圧と接続された各インバータは、アナログ電圧がインバータの閾値より大きいか小さいかで、ＨｉｇｈまたはＬｏｗの出力が決定され、最終的にアナログ信号によりトランジスタのオンまたはオフの数が変化することで所望の出力電圧を得ている。

米国特許第７３７２３８２号（Ｂ２）明細書

しかしながら、前記特許文献１の技術においては、トランジスタを制御するのにアナログ信号を出力する増幅器を用いているため、例えば１Ｖ以下の低電圧の動作では、十分な帰還制御を実現する利得および帯域を持つアナログ増幅器の実現が困難であり、その結果、所望の出力電圧を実現する電源回路も実現が困難になるという問題がある。

また、前記特許文献１の技術では、低電圧になると増幅器出力のアナログ信号と供給されている一定電圧との差も小さくなり、その分圧されたアナログ電圧とインバータの閾値との差も小さくなる。そのため、相対的にノイズの影響が大きくなり、インバータの動作が不安定になってインバータ出力の状態もノイズの影響が大きく出るため、インバータの出力によりオンまたはオフに制御されているスイッチの状態や個数も不安定になり、その結果、出力電圧も不安定になるという問題もある。

そこで、本発明は上記の問題を解決し、その代表的な目的は、１Ｖ以下という低電圧動作においても安定に所望の出力電圧を得ることができる電源回路を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、代表的なものの概要は、上記のようなアナログ増幅器やアナログ増幅器から出力されるアナログ信号を利用することなく、低電圧でも動作可能なデジタル回路やデジタル信号を用いた電源回路を提供するものである。

具体的に、第１の電源回路においては、複数のスイッチを並列に接続したスイッチアレイ部と、前記スイッチアレイ部の各スイッチのオンまたはオフの状態を記憶するスイッチ状態レジスタと、参照電圧と前記スイッチアレイ部の出力に接続される出力端子の電圧とを比較し、この比較結果をデジタル値として出力する比較回路とを有する。そして、前記比較回路からのデジタル値の出力により、前記スイッチ状態レジスタの値を更新することで、前記スイッチアレイ部の各スイッチの状態を変更することを特徴とするものである。

また、第２の電源回路においては、複数のスイッチを並列に接続したスイッチアレイ部と、前記スイッチアレイ部の各スイッチのオンまたはオフの状態を記憶するスイッチ状態レジスタと、所望の出力電圧に対応する論理閾値を持ち、この論理閾値と前記スイッチアレイ部の出力に接続される出力端子の電圧とを比較し、この比較結果をデジタル値として出力するインバータ回路とを有する。そして、前記インバータ回路からのデジタル値の出力により、前記スイッチ状態レジスタの値を更新することで、前記スイッチアレイ部の各スイッチの状態を変更することを特徴とするものである。

また、第３の電源回路においては、複数のスイッチを並列に接続したスイッチアレイ部と、前記スイッチアレイ部のスイッチのオンまたはオフの状態を記憶するスイッチ状態レジスタと、前記スイッチ状態レジスタの更新時に加算または減算する値を記憶する変更値レジスタと、それぞれ異なる電圧を持つ各参照電圧と前記スイッチアレイ部の出力に接続される出力端子の電圧とを比較し、この各比較結果をデジタル値として出力する複数の比較回路とを有する。そして、前記複数の比較回路のうちの第１の比較回路からのデジタル値の出力により、前記変更値レジスタの値を更新し、前記第１の比較回路とは別の第２の比較回路からのデジタル値の出力により、前記スイッチ状態レジスタの値を更新することで、前記スイッチアレイ部の各スイッチの状態を変更することを特徴とするものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

すなわち、代表的なものによって得られる効果は、１Ｖ以下という低電圧動作においても安定に所望の出力電圧を得ることができる電源回路を提供することができる。

本発明の第１の実施の形態に係る電源回路の構成の一例を示す図である。 本発明の第１の実施の形態に係る電源回路において、スイッチ状態レジスタの更新処理フローの一例を示す図である。 本発明の第１の実施の形態に係る電源回路において、スイッチの第１の構成例を示す図である。 本発明の第２の実施の形態に係る電源回路の構成の一例を示す図である。 本発明の第３の実施の形態に係る電源回路の構成の一例を示す図である。 本発明の第４の実施の形態に係る電源回路の構成の一例を示す図である。 本発明の第４の実施の形態に係る電源回路において、シフトレジスタの状態および状態遷移の一例を示す図である。 本発明の第４の実施の形態に係る電源回路において、スイッチアレイ部のオン状態のＰＭＯＳトランジスタの個数の変化の一例を示す図である。 本発明の第４の実施の形態に係る電源回路において、参照電圧端子に印加した参照電圧に対する出力端子に出力される出力電圧の変化の一例を示す図である。 本発明の第５の実施の形態において、第１から第４の実施の形態に係る電源回路を実装した半導体ＩＣの構成の一例を示す図である。 本発明の第６の実施の形態に係る電源回路において、スイッチアレイ部の全体の抵抗とオン状態のスイッチの個数との関係の一例を示す図である。 本発明の第６の実施の形態に係る電源回路において、重み付けをしたスイッチを利用したスイッチアレイ部の全体の抵抗とオン状態のスイッチの個数との関係の一例を示す図である。 本発明の第７の実施の形態に係る電源回路において、スイッチアレイ部に利用するスイッチの第２の構成例を示す図である。 本発明の第８の実施の形態に係る電源回路において、スイッチアレイ部に利用するスイッチの第３の構成例を示す図である。 本発明の第９の実施の形態に係る電源回路において、スイッチアレイ部に利用するスイッチの第４の構成例を示す図である。

以下の実施の形態においては、便宜上その必要があるときは、実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

［第１の実施の形態］
本発明の第１の実施の形態に係る電源回路を、図１〜図３を用いて説明する。

本実施の形態に係る電源回路は、少なくとも、複数のスイッチ（１０３）を並列に接続したスイッチアレイ部（１０４）と、前記スイッチアレイ部の各スイッチのオンまたはオフの状態を記憶するスイッチ状態レジスタ（１０６）と、参照電圧と前記スイッチアレイ部の出力に接続される出力端子の電圧とを比較し、この比較結果をデジタル値として出力する比較回路（１０５）とを有する。そして、前記比較回路からのデジタル値の出力により、前記スイッチ状態レジスタの値を更新することで、前記スイッチアレイ部の各スイッチの状態を変更することを特徴とする。

さらに望ましくは、前記スイッチ状態レジスタの更新する値の変化量を記憶する変更値レジスタ（１０７）と、前記スイッチ状態レジスタの変更履歴を記憶する履歴記憶レジスタ（１０８）とを有する。そして、前記履歴記憶レジスタの変更履歴の状態により、前記変更値レジスタの値を更新し、前記比較回路からのデジタル値の出力に応じて、前記変更値レジスタの値だけ、前記スイッチ状態レジスタを増加または減少するように更新することを特徴とする。

以上のような特徴を有する本実施の形態に係る電源回路を、以下において図面に基づいて詳細に説明する。

まず、図１により、本発明の第１の実施の形態に係る電源回路の構成について説明する。図１は、この電源回路の構成の一例を示す図である。

本実施の形態の電源回路は、入力端子１０１、出力端子１０２、参照電圧端子１１３およびクロック端子１１０と、複数のスイッチ１０３からなるスイッチアレイ部１０４と、比較回路１０５と、スイッチ状態レジスタ１０６、変更値レジスタ１０７および履歴記憶レジスタ１０８からなる制御部１０９と、平滑容量１１５などから構成される。

入力端子１０１には、入力電圧が入力される。出力端子１０２からは、出力電圧が出力される。参照電圧端子１１３には、参照電圧が入力される。クロック端子１１０には、制御部１０９の動作を規定するクロック信号が入力される。

スイッチアレイ部１０４は、入力端子１０１と出力端子１０２と制御部１０９に接続され、複数のスイッチ１０３から構成される。各スイッチ１０３は、一端が入力端子１０１に接続され、他端が出力端子１０２に接続され、制御部１０９からの出力であるスイッチ制御信号１１１により制御される。このように、スイッチアレイ部１０４は、入力端子１０１と出力端子１０２を接続するスイッチ１０３が複数並列接続して構成される。このスイッチアレイ部１０４の各スイッチ１０３には、例えば、ＭＯＳトランジスタやバイポーラトランジスタなどが用いられる。

比較回路１０５は、入力側が出力端子１０２と参照電圧端子１１３に接続され、出力側が制御部１０９に接続されている。この比較回路１０５では、出力端子１０２に発生する出力電圧Ｖｏｕｔから生成されたフィードバック電圧１１２と参照電圧端子１１３に入力される参照電圧Ｖｒｅｆとを入力として、このフィードバック電圧１１２と参照電圧Ｖｒｅｆとを比較し、この比較結果をデジタル値の比較結果信号１１４として出力する。

スイッチ状態レジスタ１０６は、スイッチアレイ部１０４の各スイッチ１０３のオンまたはオフの状態を記憶しているレジスタである。変更値レジスタ１０７は、スイッチ状態レジスタ１０６を更新する時にスイッチ１０３のオンまたはオフの個数をさらに増加または減少させる値を保持するレジスタである。履歴記憶レジスタ１０８は、スイッチ状態レジスタ１０６の過去の変更履歴として、少なくとも１つ以上の変更履歴を記憶しているレジスタである。

制御部１０９は、クロック端子１１０と比較回路１０５とスイッチアレイ部１０４に接続され、スイッチ状態レジスタ１０６、変更値レジスタ１０７および履歴記憶レジスタ１０８を備えている。この制御部１０９は、比較回路１０５からの出力である比較結果信号１１４を入力として、スイッチアレイ部１０４の各スイッチ１０３を制御するデジタル値のスイッチ制御信号１１１を出力する構成となっている。

平滑容量１１５は、一端が出力端子１０２に接続され、他端がＧＮＤに接続され、出力端子１０２から出力する出力電圧Ｖｏｕｔを平滑化する容量である。

以上のように構成される本実施の形態の電源回路は、特に、比較回路１０５の出力の比較結果信号１１４以降、スイッチアレイ部１０４の各スイッチ１０３を制御するスイッチ制御信号１１１までの信号はデジタル信号のみであり、デジタル回路で構成できるため、低電圧動作において容易に設計ができ、耐ノイズ特性の良い構成である。

続いて、図２により、前述したスイッチ状態レジスタ１０６の更新処理フローについて説明する。図２は、このスイッチ状態レジスタ１０６の更新処理フローの一例を示す図である。

まず、出力端子１０２の出力電圧Ｖｏｕｔは、参照電圧Ｖｒｅｆと共に比較回路１０５に入力され、比較回路１０５により比較される（Ｓ１）。この比較の結果、比較回路１０５は、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆより低い場合（ＶｏｕｔがＶｒｅｆ以下）は、Ｌレベル信号を比較結果信号１１４として制御部１０９に出力し、逆に、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆより高い場合は、Ｈレベル信号を比較結果信号１１４として制御部１０９に出力する。

これを受けて、制御部１０９は、比較結果信号１１４がＬレベル信号の時は、スイッチアレイ部１０４のオン状態のスイッチ１０３の個数が変更値レジスタ１０７に保持された値Ｎだけ増加するようにクロック信号毎にスイッチ状態レジスタ１０６を更新し、スイッチ状態レジスタ１０６に応じたスイッチ制御信号１１１をスイッチアレイ部１０４に出力する（Ｓ２）。そして、スイッチアレイ部１０４は、スイッチ制御信号１１１により各スイッチ１０３が制御され、オン状態のスイッチ１０３の個数がＮ個増加する（Ｓ３）。

一方、制御部１０９は、比較結果信号１１４がＨレベル信号の時は、スイッチアレイ部１０４のオン状態のスイッチ１０３の個数が変更値レジスタ１０７に保持された値Ｎだけ減少するようにクロック信号毎にスイッチ状態レジスタ１０６を更新し、スイッチ状態レジスタ１０６に応じたスイッチ制御信号１１１をスイッチアレイ部１０４に出力する（Ｓ４）。そして、スイッチアレイ部１０４は、スイッチ制御信号１１１により各スイッチ１０３が制御され、オン状態のスイッチ１０３の個数がＮ個減少する（Ｓ５）。

このように、スイッチアレイ部１０４のスイッチ１０３のオン状態およびオフ状態の個数が変わるフィードバック制御により、出力端子１０２の出力電圧Ｖｏｕｔは、参照電圧Ｖｒｅｆに応じた所望の電圧に制御できる。

この図２の手順では、比較回路１０５から出力されるデジタル値の比較結果信号１１４に応じて、スイッチ状態レジスタ１０６の保持している値に対して、変更値レジスタ１０７の値だけ、増加または減少させている動作を示している。このスイッチ状態レジスタ１０６の値に対して増減を繰り返し行う動作は積分動作と等価であり、この積分動作はフィードバック制御においてはＤＣ（直流）利得が無限大を持つので出力電圧が参照電圧と等しくなる機能を実現している。

また、履歴記憶レジスタ１０８は、スイッチ状態レジスタ１０６の変更履歴を記録しており、例えば、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆとの差があり、スイッチ状態レジスタ１０６の変更の増加または減少がＮ個で一定回数継続した場合に、変更値レジスタ１０７の値をＮからより大きな値Ｍに変更する。これにより、スイッチ１０３のオンまたはオフの状態の個数の変化が大きくなり、出力電圧が早く変化するという利点がある。また、増加または減少が反転した場合に、変更値レジスタ１０７を初期化することで、初期の特性にすることが可能である。一方、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆとの差が小さく、スイッチ状態レジスタ１０６の変更の増加または減少がＮ個で毎回入れ替わる場合は、変更レジスタ１０７の値をＮからより小さい値Ｌに変更する。これにより、スイッチ１０３のオンまたはオフの状態の個数の変化が小さくなり、出力電圧の変動が小さくなり、より安定するという利点がある。

また、スイッチアレイ部１０４を構成する各スイッチ１０３は、現実的にはオン抵抗値ｒ１を持つスイッチである。または、オン抵抗値ｒ１が非常に小さい場合には、図３に示すようなスイッチ構成が考えられる。図３は、このスイッチ１０３の第１の構成例を示す図である。図３に示すように、スイッチ１０３の第１の構成例は、スイッチ３０１に直列に抵抗値ｒ２を持つ抵抗３０２を直列に接続した回路抵抗値ｒ３＝ｒ１＋ｒ２のスイッチ回路３０３により構成する。そのため、スイッチアレイ部１０４のオン状態のスイッチ１０３の個数を変化させるということは、スイッチアレイ部１０４の抵抗値Ｒｓａを変化させることになる。各スイッチ１０３のオン抵抗値ｒ１またはスイッチ回路３０３の回路抵抗値ｒ３との関係は、オン状態のスイッチ１０３の個数をＮ個とすると、式（１）で表される。

Ｒｓａ＝ｒ１／Ｎ＝ｒ３／Ｎ （１）
また、電源回路の出力端子１０２には負荷が接続される。その時の負荷電流をＩＬとし、入力端子１０１の電圧をＶｉｎ、出力端子１０２の電圧をＶｏｕｔとすると、出力電圧Ｖｏｕｔは式（２）となる。

Ｖｏｕｔ＝Ｖｉｎ−ＩＬ×Ｒｓａ （２）
また、負荷の抵抗値をＲＬとした場合は、出力端子１０２の電圧Ｖｏｕｔは式（３）で表される。

Ｖｏｕｔ＝ＲＬ／（Ｒｓａ＋ＲＬ）×Ｖｉｎ （３）
以上説明した本実施の形態の電源回路によれば、比較回路１０５は参照電圧とフィードバック電圧１１２とを比較してデジタル値の比較結果信号１１４を出力し、さらに、制御部１０９はクロック信号と比較結果信号１１４の２つに応じて、スイッチ状態レジスタ１０６の値を更新する。そして、制御部１０９は、スイッチ状態レジスタ１０６に応じたデジタル値のスイッチ制御信号１１１を出力し、スイッチアレイ部１０４のオン状態のスイッチ１０３の個数またはオフ状態のスイッチ１０３の個数を変更することで、出力電圧を所望の電圧になるように制御する。

これにより、比較回路１０５の出力からスイッチアレイ部１０４への入力までのフィードバック回路内を伝搬する信号はデジタル値の信号となり、このフィードバック回路はデジタル回路のみで実現できる。この結果、低電圧動作が困難なアナログ信号を出力するアナログ回路を利用せずに構成できるので、耐ノイズ特性がよい、デジタル信号のみで信号伝搬するのでノイズの影響を低減でき、低電圧動作での安定動作を改善することができる。よって、本実施の形態によれば、低電圧動作時においても回路設計が容易で、安定した動作が可能な電源回路を提供することができる。

［第２の実施の形態］
本発明の第２の実施の形態に係る電源回路を、図４を用いて説明する。

本実施の形態に係る電源回路は、少なくとも、複数のスイッチ（１０３）を並列に接続したスイッチアレイ部（１０４）と、前記スイッチアレイ部の各スイッチのオンまたはオフの状態を記憶するスイッチ状態レジスタ（１０６）と、所望の出力電圧に対応する論理閾値を持ち、この論理閾値と前記スイッチアレイ部の出力に接続される出力端子の電圧とを比較し、この比較結果をデジタル値として出力するインバータ回路（４０１）とを有する。そして、前記インバータ回路からのデジタル値の出力により、前記スイッチ状態レジスタの値を更新することで、前記スイッチアレイ部の各スイッチの状態を変更することを特徴とする。

さらに望ましくは、前記スイッチ状態レジスタの更新する値の変化量を記憶する変更値レジスタ（１０７）と、前記スイッチ状態レジスタの変更履歴を記憶する履歴記憶レジスタ（１０８）とを有する。そして、前記履歴記憶レジスタの変更履歴の状態により、前記変更値レジスタの値を更新し、前記インバータ回路からのデジタル値の出力に応じて、前記変更値レジスタの値だけ、前記スイッチ状態レジスタを増加または減少するように更新することを特徴とする。

以上のような特徴を有する本実施の形態に係る電源回路を、以下において図面に基づいて詳細に説明する。前記第１の実施の形態と異なる部分を主に説明し、同一の部分についての説明は省略する。

図４は、本発明の第２の実施の形態に係る電源回路の構成の一例を示す図である。

本実施の形態の電源回路は、前記第１の実施の形態の電源回路と比較して、比較回路１０５を所望の論理閾値Ｖｌｔを持つインバータ４０１に置き換えた構成となっている。この比較回路１０５と論理閾値Ｖｌｔを持つインバータ４０１との置き換えにより、参照電圧端子１１３が不要になり、参照電圧Ｖｒｅｆの代わりに論理閾値Ｖｌｔが参照電圧として機能する。これは、フィードバック電圧１１２がインバータ４０１に入力され、フィードバック電圧１１２が論閾値Ｖｌｔより高い電圧であれば、出力信号４０２はＬレベルを出力し、逆に、フィードバック電圧１１２が論理閾値Ｖｌｔより低い電圧であれば、出力信号４０２にＨレベルが出力されるためである。

このことにより、外部からの参照電圧の入力が不要な電源回路を実現できる。ただし、本実施の形態において、制御部１０９は、Ｌレベルが入力された場合には、スイッチ状態レジスタ１０６の値から変更値レジスタ１０７の値を減算する動作を行い、Ｈレベルが入力された場合には、スイッチ状態レジスタ１０６の値に変更値レジスタ１０７の値を加算する動作を行う。このように、フィードバック制御が正常に機能するように、制御部１０９の動作はフィードバック信号の設計および設定により決まる。なお、本実施の形態のような構成では、論理閾値Ｖｌｔを持つインバータ４０１の代わりに、論理閾値を外部信号で制御できるインバータを利用することで、出力電圧を可変することも可能である。

以上説明した本実施の形態の電源回路によれば、前記第１の実施の形態と同様の効果に加えて、外部からの参照電圧の入力を不要とすることができる。

［第３の実施の形態］
本発明の第３の実施の形態に係る電源回路を、図５を用いて説明する。

本実施の形態に係る電源回路は、複数のスイッチ（１０３）を並列に接続したスイッチアレイ部（１０４）と、前記スイッチアレイ部のスイッチのオンまたはオフの状態を記憶するスイッチ状態レジスタ（１０６）と、前記スイッチ状態レジスタの更新時に加算または減算する値を記憶する変更値レジスタ（１０７）と、それぞれ異なる電圧を持つ各参照電圧と前記スイッチアレイ部の出力に接続される出力端子の電圧とを比較し、この各比較結果をデジタル値として出力する複数の比較回路（１０５，５０１，５０２）とを有する。そして、前記複数の比較回路のうちの第１の比較回路（５０１，５０２）からのデジタル値の出力により、前記変更値レジスタの値を更新し、前記第１の比較回路とは別の第２の比較回路（１０５）からのデジタル値の出力により、前記スイッチ状態レジスタの値を更新することで、前記スイッチアレイ部の各スイッチの状態を変更することを特徴とする。

さらに望ましくは、前記スイッチ状態レジスタの変更履歴を記憶する履歴記憶レジスタ（１０８）を有する。そして、前記履歴記憶レジスタの変更履歴の状態により、前記変更値レジスタの値を更新し、前記第２の比較回路からのデジタル値の出力に応じて、前記変更値レジスタの値だけ、前記スイッチ状態レジスタを増加または減少するように更新することを特徴とする。

以上のような特徴を有する本実施の形態に係る電源回路を、以下において図面に基づいて詳細に説明する。前記第１の実施の形態と異なる部分を主に説明し、同一の部分についての説明は省略する。

図５は、本発明の第３の実施の形態に係る電源回路の構成の一例を示す図である。

本実施の形態の電源回路は、前記第１の実施の形態の電源回路と比較して、比較回路５０１，５０２とオフセット電圧源５０３，５０４を追加した構成となっている。比較回路５０１には、比較回路１０５に入力される参照電圧Ｖｒｅｆ５０５にオフセット電圧源５０３の電圧分Ｖｏｆｆ１が加算された電圧Ｖｒｅｆ＋Ｖｏｆｆ１が参照信号５０６として入力され、フィードバック電圧１１２と比較され、比較結果信号５０８を出力する。同様に、比較回路５０２には、参照電圧Ｖｒｅｆ５０５にオフセット電圧源５０４の電圧分Ｖｏｆｆ２が減算された電圧Ｖｒｅｆ−Ｖｏｆｆ２が参照信号５０７として入力され、フィードバック電圧１１２と比較され、比較結果信号５０９を出力する。

この２つの比較回路５０１および５０２は、フィードバック電圧１１２がＶｒｅｆ＋Ｖｏｆｆ１とＶｒｅｆ−Ｖｏｆｆ２の範囲内であるかどうかを比較結果信号５０８および５０９により判定ができる。これにより、制御部１０９は、比較結果信号５０８および５０９の情報を利用することで、出力電圧が参照電圧より一定以上の差がある時には、変更値レジスタ１０７の値を適切な値に変更することができる。この結果、出力電圧の収束性を向上することができる。または、出力電圧の安定性を向上することができる。なお、本実施の形態のような構成では、参照信号５０６および５０７には、別途、参照電圧を直接入力してもよい。

以上説明した本実施の形態の電源回路によれば、前記第１の実施の形態と同様の効果に加えて、出力電圧が参照電圧より一定以上の差がある時には、出力電圧の収束性、または、安定性を向上することができる。

［第４の実施の形態］
本発明の第４の実施の形態に係る電源回路を、図６〜図９を用いて説明する。

本実施の形態に係る電源回路は、前記第１の実施の形態に係る電源回路を具体的に実現する場合の構成であり、前記スイッチ状態レジスタには、クロック毎に前記比較回路の出力に応じてレジスタの値をシフトするシフトレジスタ（６０６）が用いられる。ここでは、これに限定されるものではないが、一例として２５６ビット長のシフトレジスタを例に説明する。なお、前記第２、第３の実施の形態に係る電源回路に適用する場合も同様である。

まず、図６により、本発明の第４の実施の形態に係る電源回路の構成について説明する。図６は、この電源回路の構成の一例を示す図である。

本実施の形態の電源回路は、前記第１の実施の形態の電源回路と比較して、具体的に、スイッチアレイ部のスイッチをＰＭＯＳトランジスタで実現し、制御部のスイッチ状態レジスタをシフトレジスタとインバータで実現した構成となっている。

すなわち、本実施の形態の電源回路は、入力端子６０１、出力端子６０２、参照電圧端子６１１、クロック端子６０７およびリセット端子６１２と、複数のＰＭＯＳトランジスタ６０３からなるスイッチアレイ部６０４と、比較回路６０５と、シフトレジスタ６０６と、インバータ６１３と、平滑容量６１４などから構成される。

入力端子６０１、出力端子６０２、参照電圧端子６１１およびクロック端子６０７の各機能は、前記第１の実施の形態と同様である。リセット端子６１２は、シフトレジスタ６０６をリセットするための端子である。

スイッチアレイ部６０４は、入力端子６０１にソース端子を接続し、出力端子６０２にドレイン端子を接続したＰＭＯＳトランジスタ６０３を２５６個並列接続して構成され、インバータ６１３からの出力であるスイッチ制御信号６０８により制御される。

比較回路６０５は、出力端子６０２からフィードバックされるフィードバック電圧６０９と参照電圧端子６１１から入力される参照電圧とを比較して、この比較結果をデジタル値の比較結果信号６１０として出力する回路である。この比較回路６０５には、クロック端子６０７に入力されるクロックに同期して動作するクロックドコンパレータを利用する。

シフトレジスタ６０６は、２５６ビット長で構成され、比較回路６０５から入力される比較結果信号６１０により、クロック端子６０７から入力されるクロック毎に、１ビット右シフトまたは左シフトするレジスタである。

インバータ６１３は、シフトレジスタ６０６の各ビットの出力とスイッチアレイ部６０４のＰＭＯＳトランジスタ６０３のゲートを接続し、ＰＭＯＳトランジスタ６０３のゲートをスイッチ制御信号６０８により駆動できるインバータである。

続いて、図７〜図９により、前述したシフトレジスタ６０６の動作について説明する。図７は、このシフトレジスタ６０６の状態および状態遷移の一例を示す図である。図８は、スイッチアレイ部６０４のオン状態のＰＭＯＳトランジスタ６０３の個数の変化の一例を示す図である。図９は、参照電圧端子６１１に印加した参照電圧に対する出力端子６０２に出力される出力電圧の変化の一例を示す図である。

図７に示すように、リセット状態は、リセット端子６１２にＬレベルが入力されている時の状態であり、クロック端子６０７にクロックが入力されていてもシフト動作は行われない。また、リセット端子６１２にＨレベルが入力された時にシフト動作が行われ、そのシフト動作は入力される比較結果信号６１０により、２つの動作が行われる。比較結果信号６１０がＬレベルの時は、次のクロックが入力された時（一定クロック後＋１クロック後）に、１ビット右にシフトされ、一番左のビットにはＨレベルがセットされる。一方、比較結果信号６１０がＨレベルの時には、次のクロックが入力される時（一定クロック後＋１クロック後）に、１ビット左シフトが行われ、一番右のビットにはＬレベルがセットされる。

本実施の形態の電源回路は、リセット端子６１２に入力されるリセット信号がＬレベルからＨレベルになった時に動作が始まる。以下、その動作について説明する。比較回路６０５は、フィードバック電圧６０９と参照電圧を比較し、比較結果信号６１０を出力する。この時、フィードバック電圧６０９が参照電圧以下であれば比較結果信号６１０としてＬレベルを出力し、反対にフィードバック電圧６０９が参照電圧よりも高ければ、比較結果信号６１０としてＨレベルを出力する。そして、シフトレジスタ６０６は、比較結果信号６１０に応じて、図７に示すシフト動作を行うことで、スイッチアレイ部６０４のＰＭＯＳトランジスタ６０３のオン状態の個数をクロック毎に更新していき、最終的に出力端子６０２に出力される電圧を参照電圧端子に６１１入力される参照電圧に制御する。

以上の動作を、時間の経過に対してスイッチアレイ部６０４のオン状態のＰＭＯＳトランジスタ６０３の個数の変化を示したのが、図８である。図８に示すように、オン状態のＰＭＯＳトランジスタ６０３の個数が、参照電圧に相当する目標（Ｔａｒｇｅｔ）の個数に達するように変化する。この例では、ＰＭＯＳトランジスタ６０３の個数は、最初に目標の個数を超える状態まで増加し、その後、目標の個数より若干少ない状態まで減少し、そして、理想的には目標の個数へ収束していく。

また、以上の動作において、参照電圧端子６１１に０Ｖから０．４５Ｖに変化する参照電圧Ｖｒｅｆを入力した時の、出力端子６０２に出力される出力電圧Ｖｏｕｔの変化を示したのが、図９である。図９に示すように、参照電圧Ｖｒｅｆが０Ｖから０．４５Ｖに変化した時点で出力電圧Ｖｏｕｔは急激に上昇し、０．４５Ｖを越えた電圧まで増加し、その後、０．４５Ｖより若干少ない電圧まで減少し、そして、０．４５Ｖで収束する。この出力電圧Ｖｏｕｔが０Ｖから０．４５Ｖに上昇する際には、クロック（Ｃｌｋ）が１ＭＨｚの場合に比べて１０ＭＨｚの方が急激な上昇となり、速い時間で０．４５Ｖに収束する。

以上説明した本実施の形態の電源回路によれば、前記第１の実施の形態と同様の効果に加えて、スイッチアレイ部６０４をＰＭＯＳトランジスタ６０３で実現することで消費電力を下げ、比較回路６０５にクロックドコンパレータを利用することで、さらに消費電力を下げる効果もある。

なお、本実施の形態のような構成では、スイッチアレイ部６０４を構成するスイッチをＮＭＯＳトランジスタで構成した電源回路とＰＭＯＳトランジスタで構成した電源回路を２つ並列して利用することで、出力電圧の電圧立上り特性と電圧立下り特性を対象に実現することも可能である。

［第５の実施の形態］
本発明の第５の実施の形態を、図１０を用いて説明する。本実施の形態は、前記第１から第４の実施の形態に係る電源回路を半導体ＩＣに実装した例である。

図１０は、本発明の第５の実施の形態において、前記第１から第４の実施の形態に係る電源回路を実装した半導体ＩＣの構成の一例を示す図である。

本実施の形態の半導体ＩＣ１００４は、前記第１から第４の実施の形態に示した電源回路１００１と、論理回路１００２と、メモリ回路１００３などから構成され、これらの各回路が同一の半導体基板上に集積して形成されている。論理回路１００２には、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などが含まれる。メモリ回路１００３には、例えば、ＲＡＭやＲＯＭ、キャッシュなどの各種メモリが含まれる。

以上説明した本実施の形態によれば、電源回路１００１と論理回路１００２とメモリ回路１００３などを半導体ＩＣ１００４に一緒に集積しても、電源回路１００１はデジタル信号で動作をしているため、論理回路１００２などから制御信号を直接受けて動作可能である。よって、半導体ＩＣ１００４に、論理回路１００２やメモリ回路１００３などと共に集積が容易な電源回路１００１を提供することができる。

［第６の実施の形態］
本発明の第６の実施の形態を、図１１および図１２を用いて説明する。本実施の形態は、前記第１から第４の実施の形態に係る電源回路のスイッチアレイ部の全体の抵抗とオン状態のスイッチの個数との関係を説明するものである。

図１１は、前記第１から第３の実施の形態に係る電源回路を例に、スイッチアレイ部１０４の全体の抵抗とオン状態のスイッチ１０３の個数との関係の一例を示す図である。図１１においては、スイッチ１０３のオン抵抗をＲｓａとし、スイッチアレイ部１０４の全体の抵抗をＲａｒｒｙとし、オン状態のスイッチ１０３の個数を１〜ｋとして示している。

図１１に示すように、スイッチアレイ部１０４の全体の抵抗Ｒａｒｒｙは、オン状態のスイッチ１０３の個数に対して単調減少（個数が１で抵抗はＲｓａ、個数が２で抵抗はＲｓａ／２まで急激に減少、個数が３で抵抗はＲｓａ／３まで個数が２の場合よりも緩やかに減少、個数が４で抵抗はＲｓａ／４まで個数が３の場合よりも緩やかに減少、…、個数がｋで抵抗はＲｓａ／ｋというような曲線）の関係があり、このような関係に基づいて前記第１から第３の実施の形態に係る電源回路では出力電圧の制御を実現している。

また、図１２は、前記第４の実施の形態に係る電源回路を例に、重み付けをしたスイッチのＰＭＯＳトランジスタ６０３を利用したスイッチアレイ部６０４の全体の抵抗とオン状態のＰＭＯＳトランジスタ６０３の個数との関係の一例を示す図である。スイッチアレイ部６０４の各ＰＭＯＳトランジスタ６０３のように、オンまたはオフする順番が決まっているスイッチでスイッチアレイ部が構成されている時は、各ＰＭＯＳトランジスタ６０３のオン抵抗を式（４）の関係で重み付けをする。

ＳＷ−Ｐｒｏｐ_ｉ＝（ｋ−ｉ＋１）×（ｋ−ｉ＋２） （４）
なお、式（４）において、ＳＷ−Ｐｒｏｐ_ｉはｉ番目にオンになるスイッチの比を、ｋはスイッチの総数を示している。

このように、各ＰＭＯＳトランジスタ６０３のオン抵抗を式（４）の関係で重み付けをすることにより、ＰＭＯＳトランジスタ６０３がすべてオンの時のスイッチアレイ部６０４の抵抗値をＲｍｉｎとすると、オン状態のＰＭＯＳトランジスタ６０３の個数とスイッチアレイ部６０４の抵抗Ｒａｒｒｙは図１２のような直線関係（個数が１で抵抗はｋ×Ｒｍｉｎ、…、個数がｋで抵抗はＲｍｉｎで、この個数１の時の抵抗ｋ×Ｒｍｉｎと個数ｋの時の抵抗Ｒｍｉｎを結ぶ減少する直線）となり、制御性が向上する。

図１２のような重み付けをしたスイッチのＰＭＯＳトランジスタ６０３で構成されたスイッチアレイ部６０４を利用した実施の形態が、前記第４の実施の形態に係る電源回路である。前記第４の実施の形態に係る電源回路では、このような関係に基づいて出力電圧の制御を実現している。

以上説明した本実施の形態によれば、重み付けをしたスイッチのＰＭＯＳトランジスタ６０３を利用したスイッチアレイ部６０４とすることで、オン状態のスイッチの個数と出力電圧の線形性が向上し、制御性を向上させることができる。

［第７の実施の形態］
本発明の第７の実施の形態を、図１３を用いて説明する。本実施の形態は、前記第１（第２，３も同様）の実施の形態に係る電源回路のスイッチアレイ部１０４に利用するスイッチ１０３の第２の構成例を示すものである。この第２の構成例のスイッチ回路は、ＭＯＳＦＥＴ（ＰＭＯＳトランジスタ１３０２）のゲートを制御するスイッチ制御信号に応じて、前記ＭＯＳＦＥＴがオフ状態になる電圧と前記ＭＯＳＦＥＴが一定電流特性を持つ電圧との接続を切り替えるように構成されている。

図１３は、本発明の第７の実施の形態に係る電源回路において、スイッチアレイ部１０４に利用するスイッチ１０３の第２の構成例を示す図である。

図１３に示すように、スイッチ１０３の第２の構成例において、スイッチ回路１３０１は、スイッチ入力端子１３０６、スイッチ出力端子１３０７、スイッチ制御端子１３０８およびバイアス端子１３０９と、スイッチ入力端子１３０６とソースを接続し、スイッチ出力端子１３０７とドレインを接続したＰＭＯＳトランジスタ１３０２と、ＰＭＯＳトランジスタ１３０２のゲートをスイッチ入力端子１３０６と接続するスイッチ１３０３と、バイアス端子１３０９と接続するスイッチ１３０４と、スイッチ制御端子１３０８の信号を反転するインバータ１３０５を備えている。

このスイッチ回路１３０１は、例えば図１に示す電源回路との関係において、スイッチ入力端子１３０６が入力端子１０１に繋がり、スイッチ出力端子１３０７が出力端子１０２に繋がり、スイッチ制御端子１３０８が制御部１０９に繋がるように構成される。

このスイッチ回路１３０１において、スイッチ制御端子１３０８へＨレベルを入力すると、スイッチ１３０３が短絡し、スイッチ１３０４は開放状態となり、ＰＭＯＳトランジスタ１３０２はオフ状態となる。一方、スイッチ制御端子１３０８へＬレベルを入力すると、スイッチ１３０３は開放し、スイッチ１３０４は短絡状態になり、ＰＭＯＳトランジスタス１３０２のゲートは、バイアス端子１３０９に入力される電圧になる。

また、バイアス端子１３０９には、電流源１３１１によりバイアスしたダイオード接続のＰＭＯＳトランジスタ１３１０のゲートが接続されている。このため、スイッチ制御端子１３０８にＬレベルを入力した場合、ＰＭＯＳトランジスタ１３０２とＰＭＯＳトランジスタ１３１０はカレントミラー回路を構成するため、スイッチ回路１３０１は電流源と等価の機能を持つ。このようなスイッチ回路１３０１で構成したスイッチアレイ部を利用する本発明の電源回路が第７の実施の形態である。

以上説明した本実施の形態によれば、前記第６の実施の形態の重み付けをしたスイッチで構成するスイッチアレイ部と同様に、オン状態のスイッチの個数と出力電圧の線形性が向上し、制御性を向上させることができる。

［第８の実施の形態］
本発明の第８の実施の形態を、図１４を用いて説明する。本実施の形態は、前記第７の実施の形態に示した第２の構成例に代えて、スイッチアレイ部１０４に利用するスイッチ１０３の第３の構成例を示すものである。

図１４は、本発明の第８の実施の形態に係る電源回路において、スイッチアレイ部１０４に利用するスイッチ１０３の第３の構成例を示す図である。

図１４に示すように、スイッチ１０３の第３の構成例において、スイッチ回路１４０１は、スイッチ入力端子１４０６、スイッチ出力端子１４０７およびスイッチ制御端子１４０８と、スイッチ入力端子１４０６とソースを接続し、スイッチ出力端子１４０７とドレインを接続したＰＭＯＳトランジスタ１４０２と、ＰＭＯＳトランジスタ１４０２のゲートとＶＤＤより高い電圧Ｖｂ１と接続するスイッチ１４０３と、ＰＭＯＳトランジスタ１４０２のゲートとＶＳＳを接続するスイッチ１４０４と、スイッチ制御端子１４０８の信号を反転するインバータ１４０５を備えている。

このスイッチ回路１４０１は、例えば図１に示す電源回路との関係において、スイッチ入力端子１４０６が入力端子１０１に繋がり、スイッチ出力端子１４０７が出力端子１０２に繋がり、スイッチ制御端子１４０８が制御部１０９に繋がるように構成される。

このスイッチ回路１４０１において、スイッチ制御端子１４０８にＨレベルを入力すると、スイッチ１４０３が短絡し、スイッチ１４０４が開放になり、ＰＭＯＳトランジスタ１４０２はオフ状態となる。一方、スイッチ端子１４０８にＬレベルを入力すると、スイッチ１４０３は開放となり、スイッチ１４０４が短絡され、ＰＭＯＳトランジスタ１４０２はオン状態になる。このように、スイッチ１４０３とスイッチ１４０４はスイッチ制御端子１４０８に入力される信号により排他的に制御される。このようなスイッチ回路１４０１で構成したスイッチアレイ部を利用する本発明の電源回路が第８の実施の形態である。

以上説明した本実施の形態によれば、ＰＭＯＳトランジスタ１４０２がオフ状態の時、すなわちスイッチ制御端子１４０８にＨレベルが入力されている時には、ＰＭＯＳトランジスタ１４０２のゲートはＶＤＤより高い電圧Ｖｂ１にバイアスされるため、より深くオフになりオフ状態でのリーク電流を減らす効果がある。

［第９の実施の形態］
本発明の第９の実施の形態を、図１５を用いて説明する。本実施の形態は、前記第８の実施の形態に示した第３の構成例に代えて、スイッチアレイ部１０４に利用するスイッチ１０３の第４の構成例を示すものである。この第４の構成例のスイッチ回路は、ＭＯＳＦＥＴ（ＰＭＯＳトランジスタ１５０２）のゲートを制御するスイッチ制御信号に応じて、前記ＭＯＳＦＥＴがオフ状態になる電圧と前記ＭＯＳＦＥＴがオン状態になる電圧とを切り替え、かつ、前記ＭＯＳＦＥＴがオン状態の時には前記ＭＯＳＦＥＴの基板をフォワードバイアス電圧に接続し、前記ＭＯＳＦＥＴがオフ状態の時には前記ＭＯＳＦＥＴの基板をソースに接続するように構成されている。

図１５は、本発明の第９の実施の形態に係る電源回路において、スイッチアレイ部１０４に利用するスイッチ１０３の第４の構成例を示す図である。

図１５に示すように、スイッチ１０３の第４の構成例において、スイッチ回路１５０１は、スイッチ入力端子１５０７、スイッチ出力端子１５０８およびスイッチ制御端子１５０９と、スイッチ入力端子１５０７とソースを接続し、スイッチ出力端子１５０８とドレインを接続したＰＭＯＳトランジスタ１５０２と、ＰＭＯＳトランジスタ１５０２のゲートとＶＤＤより高い電圧Ｖｂ１と接続するスイッチ１５０３と、ＰＭＯＳトランジスタ１５０２の基板とスイッチ入力端子１５０７を接続するスイッチ１５０４と、ＰＭＯＳトランジスタ１５０２のゲートとＶＳＳを接続するスイッチ１５０５と、ＰＭＯＳトランジスタ１５０２の基板と基板バイアス電圧Ｖｂ２を接続するスイッチ１５０６と、スイッチ制御端子１５０９の信号を反転するインバータ１５１０を備えている。

このスイッチ回路１５０１は、例えば図１に示す電源回路との関係において、スイッチ入力端子１５０７が入力端子１０１に繋がり、スイッチ出力端子１５０８が出力端子１０２に繋がり、スイッチ制御端子１５０９が制御部１０９に繋がるように構成される。

このスイッチ回路１５０１において、スイッチ１５０３および１５０４はスイッチ１５０５および１５０６とは、スイッチ制御信号により排他的に制御され、スイッチ制御信号にＨレベルを入力すると、スイッチ１５０３および１５０４は短絡し、ＰＭＯＳトランジスタ１５０２のゲートはＶＤＤよりも高い電圧Ｖｂ１に接続され、基板はソースに接続され、ＰＭＯＳトランジスタ１５０２は強いオフ状態となる。この時、スイッチ１５０５および１５０６は開放状態になり、ＰＭＯＳトランジスタ１５０２はオフ状態になる。

一方、スイッチ制御端子にＬレベルが入力されると、スイッチ１５０３および１５０４は開放状態になり、スイッチ１５０５および１５０６は短絡となり、ＰＭＯＳトランジスタ１５０２のゲートはＶＳＳに接続され、基板はフォワードバイアスＶｂ２に接続されることで、ＰＭＯＳトランジスタ１５０２はより強くオン状態となり、ＰＭＯＳトランジスタ１５０２のオン抵抗は基板バイアス効果で、通常よりも小さくなる。このようなスイッチ回路１５０１で構成したスイッチアレイ部を利用する本発明の電源回路が第９の実施の形態である。

以上説明した本実施の形態によれば、スイッチ回路１５０１を利用したスイッチアレイ部はすべてのスイッチがオン状態の時の抵抗値より少なくなり、スイッチアレイ部での電圧ドロップをできるだけ小さくしたい時に有効である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明の電源回路は、入力される電圧を基準電圧に基づいた所望の出力電圧に変換する電源回路に利用可能である。

１０１…入力端子、１０２…出力端子、１０３…スイッチ、１０４…スイッチアレイ部、１０５…比較回路、１０６…スイッチ状態レジスタ、１０７…変更値レジスタ、１０８…履歴記憶レジスタ、１０９…制御部、１１０…クロック端子、１１１…スイッチ制御信号、１１２…フィードバック電圧、１１３…参照電圧端子、１１４…比較結果信号、１１５…平滑容量、
３０１…スイッチ、３０２…抵抗、３０３…スイッチ回路、
４０１…インバータ、４０２…出力信号、
５０１，５０２…比較回路、５０３，５０４…オフセット電圧源、５０５…参照電圧、５０６，５０７…参照信号、５０８，５０９…比較結果信号、
６０１…入力端子、６０２…出力端子、６０３…ＰＭＯＳトランジスタ、６０４…スイッチアレイ部、６０５…比較回路、６０６…シフトレジスタ、６０７…クロック端子、６０８…スイッチ制御信号、６０９…フィードバック電圧、６１０…比較結果信号、６１１…参照電圧端子、６１２…リセット端子、６１３…インバータ、６１４…平滑容量、
１００１…電源回路、１００２…論理回路、１００３…メモリ回路、１００４…半導体ＩＣ、
１３０１…スイッチ回路、１３０２…ＰＭＯＳトランジスタ、１３０３…スイッチ、１３０４…スイッチ、１３０５…インバータ、１３０６…スイッチ入力端子、１３０７…スイッチ出力端子、１３０８…スイッチ制御端子、１３０９…バイアス端子、１３１０…ＰＭＯＳトランジスタ、１３１１…電流源、
１４０１…スイッチ回路、１４０２…ＰＭＯＳトランジスタ、１４０３…スイッチ、１４０４…スイッチ、１４０５…インバータ、１４０６…スイッチ入力端子、１４０７…スイッチ出力端子、１４０８…スイッチ制御端子、
１５０１…スイッチ回路、１５０２…ＰＭＯＳトランジスタ、１５０３…スイッチ、１５０４…スイッチ、１５０５…スイッチ、１５０６…スイッチ、１５０７…スイッチ入力端子、１５０８…スイッチ出力端子、１５０９…スイッチ制御端子、１５１０…インバータ。

Claims (20)

1. 複数のスイッチを有し、前記複数のスイッチはそれぞれ、オン抵抗値を持つか、または、抵抗値を持つ抵抗を直列に接続したスイッチ回路により構成され、一端は入力電圧が印加される入力端子に接続し、他端は負荷が接続される出力端子に接続して、前記複数のスイッチを並列に接続したスイッチアレイ部と、
   前記スイッチアレイ部の各スイッチのオンまたはオフの状態を記憶するスイッチ状態レジスタと、
   参照電圧と前記スイッチアレイ部の出力に接続される前記出力端子の電圧とを比較し、この比較結果をデジタル値として出力する比較回路とを有し、
   前記比較回路からのデジタル値の出力から前記スイッチ状態レジスタを介した前記スイッチアレイ部への入力までをフィードバック回路として構成し、
   前記比較回路からのデジタル値の出力により、前記スイッチ状態レジスタの値を更新することで、前記スイッチアレイ部の各スイッチのオンまたはオフの状態の個数を変更する動作を繰り返し行うことにより、前記出力端子に接続した前記負荷に印加する電圧を前記参照電圧に応じた電圧に制御することを特徴とする電源回路。
2. 請求項１記載の電源回路において、
   前記スイッチ状態レジスタの更新する値の変化量を記憶する変更値レジスタと、
   前記スイッチ状態レジスタの変更履歴を記憶する履歴記憶レジスタとをさらに有し、
   前記履歴記憶レジスタの変更履歴の状態により、前記変更値レジスタの値を更新し、前記比較回路からのデジタル値の出力に応じて、前記変更値レジスタの値だけ、前記スイッチ状態レジスタを増加または減少するように更新することを特徴とする電源回路。
3. 請求項１記載の電源回路において、
   前記スイッチ状態レジスタには、クロック毎に前記比較回路の出力に応じてレジスタの値をシフトするシフトレジスタが用いられることを特徴とする電源回路。
4. 請求項１記載の電源回路において、
   前記電源回路は、論理回路およびメモリ回路と共に同一の半導体ＩＣに集積されていることを特徴とする電源回路。
5. 請求項１記載の電源回路において、
   前記スイッチアレイ部の各スイッチには、ＭＯＳＦＥＴを含むスイッチ回路が用いられ、
   前記スイッチ回路は、前記ＭＯＳＦＥＴのゲートを制御するスイッチ制御信号に応じて、前記ＭＯＳＦＥＴがオフ状態になる電圧と前記ＭＯＳＦＥＴが一定電流特性を持つ電圧との接続を切り替えるように構成されていることを特徴とする電源回路。
6. 請求項１記載の電源回路において、
   前記スイッチアレイ部の各スイッチには、ＭＯＳＦＥＴを含むスイッチ回路が用いられ、
   前記スイッチ回路は、前記ＭＯＳＦＥＴのゲートを制御するスイッチ制御信号に応じて、前記ＭＯＳＦＥＴがオフ状態になる電圧と前記ＭＯＳＦＥＴがオン状態になる電圧とを切り替え、かつ、前記ＭＯＳＦＥＴがオン状態の時には前記ＭＯＳＦＥＴの基板をフォワードバイアス電圧に接続し、前記ＭＯＳＦＥＴがオフ状態の時には前記ＭＯＳＦＥＴの基板をソースに接続するように構成されていることを特徴とする電源回路。
7. 複数のスイッチを有し、前記複数のスイッチはそれぞれ、オン抵抗値を持つか、または、抵抗値を持つ抵抗を直列に接続したスイッチ回路により構成され、一端は入力電圧が印加される入力端子に接続し、他端は負荷が接続される出力端子に接続して、前記複数のスイッチを並列に接続したスイッチアレイ部と、
   前記スイッチアレイ部の各スイッチのオンまたはオフの状態を記憶するスイッチ状態レジスタと、
   所望の出力電圧に対応する論理閾値を持ち、この論理閾値と前記スイッチアレイ部の出力に接続される前記出力端子の電圧とを比較し、この比較結果をデジタル値として出力するインバータ回路とを有し、
   前記インバータ回路からのデジタル値の出力から前記スイッチ状態レジスタを介した前記スイッチアレイ部への入力までをフィードバック回路として構成し、
   前記インバータ回路からのデジタル値の出力により、前記スイッチ状態レジスタの値を更新することで、前記スイッチアレイ部の各スイッチのオンまたはオフの状態の個数を変更する動作を繰り返し行うことにより、前記出力端子に接続した前記負荷に印加する電圧を前記論理閾値に応じた電圧に制御することを特徴とする電源回路。
8. 請求項７記載の電源回路において、
   前記スイッチ状態レジスタの更新する値の変化量を記憶する変更値レジスタと、
   前記スイッチ状態レジスタの変更履歴を記憶する履歴記憶レジスタとをさらに有し、
   前記履歴記憶レジスタの変更履歴の状態により、前記変更値レジスタの値を更新し、前記インバータ回路からのデジタル値の出力に応じて、前記変更値レジスタの値だけ、前記スイッチ状態レジスタを増加または減少するように更新することを特徴とする電源回路。
9. 請求項７記載の電源回路において、
   前記スイッチ状態レジスタには、クロック毎に前記インバータ回路の出力に応じてレジスタの値をシフトするシフトレジスタが用いられることを特徴とする電源回路。
10. 請求項７記載の電源回路において、
    前記電源回路は、論理回路およびメモリ回路と共に同一の半導体ＩＣに集積されていることを特徴とする電源回路。
11. 請求項７記載の電源回路において、
    前記スイッチアレイ部の各スイッチには、ＭＯＳＦＥＴを含むスイッチ回路が用いられ、
    前記スイッチ回路は、前記ＭＯＳＦＥＴのゲートを制御するスイッチ制御信号に応じて、前記ＭＯＳＦＥＴがオフ状態になる電圧と前記ＭＯＳＦＥＴが一定電流特性を持つ電圧との接続を切り替えるように構成されていることを特徴とする電源回路。
12. 請求項７記載の電源回路において、
    前記スイッチアレイ部の各スイッチには、ＭＯＳＦＥＴを含むスイッチ回路が用いられ、
    前記スイッチ回路は、前記ＭＯＳＦＥＴのゲートを制御するスイッチ制御信号に応じて、前記ＭＯＳＦＥＴがオフ状態になる電圧と前記ＭＯＳＦＥＴがオン状態になる電圧とを切り替え、かつ、前記ＭＯＳＦＥＴがオン状態の時には前記ＭＯＳＦＥＴの基板をフォワードバイアス電圧に接続し、前記ＭＯＳＦＥＴがオフ状態の時には前記ＭＯＳＦＥＴの基板をソースに接続するように構成されていることを特徴とする電源回路。
13. 複数のスイッチを有し、前記複数のスイッチはそれぞれ、オン抵抗値を持つか、または、抵抗値を持つ抵抗を直列に接続したスイッチ回路により構成され、一端は入力電圧が印加される入力端子に接続し、他端は負荷が接続される出力端子に接続して、前記複数のスイッチを並列に接続したスイッチアレイ部と、
    前記スイッチアレイ部のスイッチのオンまたはオフの状態を記憶するスイッチ状態レジスタと、
    前記スイッチ状態レジスタの更新時に加算または減算する値を記憶する変更値レジスタと、
    それぞれ異なる電圧を持つ各参照電圧と前記スイッチアレイ部の出力に接続される前記出力端子の電圧とを比較し、この各比較結果をデジタル値として出力する複数の比較回路とを有し、
    前記複数の比較回路からのデジタル値の出力から前記スイッチ状態レジスタおよび前記変更値レジスタを介した前記スイッチアレイ部への入力までをフィードバック回路として構成し、
    前記複数の比較回路のうちの第１の比較回路からのデジタル値の出力により、前記変更値レジスタの値を更新し、前記第１の比較回路とは別の第２の比較回路からのデジタル値の出力により、前記スイッチ状態レジスタの値を更新することで、前記スイッチアレイ部の各スイッチのオンまたはオフの状態の個数を変更する動作を繰り返し行うことにより、前記出力端子に接続した前記負荷に印加する電圧を前記各参照電圧に応じた電圧に制御することを特徴とする電源回路。
14. 請求項１３記載の電源回路において、
    前記スイッチ状態レジスタの変更履歴を記憶する履歴記憶レジスタをさらに有し、
    前記履歴記憶レジスタの変更履歴の状態により、前記変更値レジスタの値を更新し、前記第２の比較回路からのデジタル値の出力に応じて、前記変更値レジスタの値だけ、前記スイッチ状態レジスタを増加または減少するように更新することを特徴とする電源回路。
15. 請求項１３記載の電源回路において、
    前記スイッチ状態レジスタには、クロック毎に前記第２の比較回路の出力に応じてレジスタの値をシフトするシフトレジスタが用いられることを特徴とする電源回路。
16. 請求項１３記載の電源回路において、
    前記電源回路は、論理回路およびメモリ回路と共に同一の半導体ＩＣに集積されていることを特徴とする電源回路。
17. 請求項１３記載の電源回路において、
    前記スイッチアレイ部の各スイッチには、ＭＯＳＦＥＴを含むスイッチ回路が用いられ、
    前記スイッチ回路は、前記ＭＯＳＦＥＴのゲートを制御するスイッチ制御信号に応じて、前記ＭＯＳＦＥＴがオフ状態になる電圧と前記ＭＯＳＦＥＴが一定電流特性を持つ電圧との接続を切り替えるように構成されていることを特徴とする電源回路。
18. 請求項１３記載の電源回路において、
    前記スイッチアレイ部の各スイッチには、ＭＯＳＦＥＴを含むスイッチ回路が用いられ、
    前記スイッチ回路は、前記ＭＯＳＦＥＴのゲートを制御するスイッチ制御信号に応じて、前記ＭＯＳＦＥＴがオフ状態になる電圧と前記ＭＯＳＦＥＴがオン状態になる電圧とを切り替え、かつ、前記ＭＯＳＦＥＴがオン状態の時には前記ＭＯＳＦＥＴの基板をフォワードバイアス電圧に接続し、前記ＭＯＳＦＥＴがオフ状態の時には前記ＭＯＳＦＥＴの基板をソースに接続するように構成されていることを特徴とする電源回路。
19. 請求項１または７または１３記載の電源回路において、
    前記各スイッチは、オン抵抗値ｒ１を持つか、または、抵抗値ｒ２を持つ抵抗を直列に接続した回路抵抗値ｒ３＝ｒ１＋ｒ２のスイッチ回路により構成され、
    前記スイッチアレイ部のオン状態のスイッチの個数を変化させることで、前記スイッチアレイ部の抵抗値Ｒｓａを変化させる構成とされ、
    前記各スイッチのオン抵抗値ｒ１または前記スイッチ回路の回路抵抗値ｒ３との関係は、オン状態のスイッチの個数をＮ個とすると、
    Ｒｓａ＝ｒ１／Ｎ＝ｒ３／Ｎ
    で表され、
    前記出力端子に前記負荷が接続された時の負荷電流をＩＬとし、前記入力端子の電圧をＶｉｎ、前記出力端子の電圧をＶｏｕｔとすると、出力電圧Ｖｏｕｔは、
    Ｖｏｕｔ＝Ｖｉｎ−ＩＬ×Ｒｓａ
    となり、
    前記負荷の抵抗値をＲＬとした場合は、前記出力端子の電圧Ｖｏｕｔは、
    Ｖｏｕｔ＝ＲＬ／（Ｒｓａ＋ＲＬ）×Ｖｉｎ
    で表されることを特徴とする電源回路。
20. 請求項１または７または１３記載の電源回路において、
    前記フィードバック回路内を伝搬する信号をデジタル値の信号とし、前記フィードバック回路をデジタル回路のみで実現できることを特徴とする電源回路。

Images