JP2014241019A - 半導体集積回路及び情報処理装置 - Google Patents

Abstract

【課題】電源電圧の変動に関わらず、少なくとも一部の内部回路に適切な駆動電圧を効率的または安定的に供給する。
【解決手段】実施形態によれば、半導体集積回路は、レギュレータ１１０と、レベルシフタ１４０と、スイッチ回路１３０とを備える。レギュレータ１１０は、第１の端子と第２の端子と第３の端子とを持ち、第１の端子と第３の端子との間の電位差である入力電圧を変換することによって、第２の端子と第３の端子との間の電位差である出力電圧を得る。レベルシフタ１４０は、一端と他端とを持ち、一端と他端との間の電圧レベルを調整する。スイッチ回路１３０は、スイッチ１３１と、レギュレータ１１０の第３の端子をレベルシフタ１４０の一端に選択的に接続するスイッチ１３２と、スイッチ１３３と含む。
【選択図】図１

Description

実施形態は、半導体集積回路及び情報処理装置に関する。

近年、例えば相補型金属酸化膜半導体（ＣＭＯＳ）を利用することにより、半導体集積回路が大規模化されつつある。この結果、半導体集積回路は、例えば、アナログ信号処理回路、デジタル信号処理回路、メモリ回路などの様々な内部回路を組み込むことが可能となる。半導体集積回路の大規模化及び高機能化を促進するために、ＣＭＯＳは微細化されている。

ＣＭＯＳは微細化によって耐電圧が低下するので、内部回路は高い駆動電圧を利用できない。現在、内部回路の規定電圧は例えば１．２Ｖであり、この場合に当該内部回路は駆動電圧が大凡１．０Ｖ以上１．４Ｖ以下の範囲にあれば正常に動作できる。

特開平７−２７３２８６号公報

実施形態は、電源電圧の変動に関わらず、少なくとも一部の内部回路に適切な駆動電圧を効率的または安定的に供給することを目的とする。

実施形態によれば、半導体集積回路は、第１のレギュレータと、第１の内部回路と、レベルシフタと、スイッチ回路とを備える。第１のレギュレータは、第１の端子と第２の端子と第３の端子とを持ち、第１の端子と第３の端子との間の電位差である第１の入力電圧を変換することによって、第２の端子と第３の端子との間の電位差である第１の出力電圧を得る。第１の内部回路は、第１の出力電圧によって駆動される。レベルシフタは、一端と他端とを持ち、一端と他端との間の電圧レベルを調整する。スイッチ回路は、第１のレギュレータの第３の端子を第１の電位に選択的に接続する第１のスイッチと、第１のレギュレータの第３の端子をレベルシフタの一端に選択的に接続する第２のスイッチと、第１のレギュレータの第３の端子を第２の電位に選択的に接続する第３のスイッチと含む。

第１の実施形態に係る半導体集積回路を例示する図。 第１の実施形態に係る半導体集積回路の詳細を例示する図。 第２の実施形態に係る半導体集積回路を例示する図。 第３の実施形態に係る半導体集積回路を例示する図。 第４の実施形態に係る半導体集積回路を例示する図。

以下、図面を参照しながら実施形態の説明が述べられる。尚、以降、説明済みの要素と同一または類似の要素には同一または類似の符号が付され、重複する説明は基本的に省略される。

（第１の実施形態）
図１に例示されるように、第１の実施形態に係る半導体集積回路は、電池１００と、レギュレータ１１０と、第１の内部回路１２０と、スイッチ回路１３０と、レベルシフタ１４０と、第２の内部回路１５０とを備える。

電池１００は、電源電圧（＝ＶＢＡＴ［Ｖ］）を発生する。ここで、電池１００の一端（高電位端子）の電位と他端（低電位端子）の電位との間の電位差が電源電圧である。尚、図１の例では、電池１００の他端は接地されているので、その電位は接地電位に等しい。

レギュレータ１１０は、第１の端子（即ち、入力端子）と、第２の端子（即ち、出力端子）と、第３の端子とを備える。レギュレータ１１０は、入力電圧を変換することによって安定した出力電圧（＝ＶＤＤ１［Ｖ］）を得る。ここで、入力電圧は入力端子の電位と第３の端子の電位との電位差であり、出力電圧は出力端子の電位と第３の端子の電位との電位差である。尚、図１の例では、レギュレータ１１０の入力端子は電池１００の一端に接続されているので、当該入力端子の電位は電池１００の一端の電位に等しい。レギュレータ１１０の出力電圧は、第１の内部回路１２０の駆動電圧として使用される。

第１の内部回路１２０は、レギュレータ１１０の出力電圧によって駆動される。前述の通り、レギュレータ１１０の出力電圧とは、レギュレータ１１０の第２の端子の電位と第３の端子の電位との電位差である。

スイッチ回路１３０は、単極３投のスイッチに相当する。スイッチ回路１３０は、例えば、スイッチ１３１、スイッチ１３２及びスイッチ１３３を含む。スイッチ回路１３０は、スイッチ１３１、スイッチ１３２及びスイッチ１３３のオンオフを制御することによって、レギュレータ１１０の第３の端子の接続（即ち、第３の端子の電位）を選択する。尚、レギュレータ１１０は、第３の端子の電位を基準に出力電圧を発生するので、当該第３の端子の電位の変動に関わらず第１の内部回路に供給される駆動電圧は一定である。

具体的には、スイッチ回路１３０は、スイッチ１３１をオンにすることによって、レギュレータ１１０の第３の端子を後述される第２の内部回路１５０の一端に接続させることができる。即ち、スイッチ１３１は、レギュレータ１１０の第３の端子を第２の内部回路の一端に選択的に接続する。スイッチ回路１３０は、スイッチ１３２をオンにすることによって、レギュレータ１１０の第３の端子を後述されるレベルシフタ１４０の一端に接続させることができる。即ち、スイッチ１３２は、レギュレータ１１０の第３の端子をレベルシフタ１４０の一端に選択的に接続する。スイッチ回路１３０は、スイッチ１３３をオンにすることによって、レギュレータ１１０の第３の端子を電池１００の他端に接続させることができる。即ち、スイッチ１３３は、レギュレータ１１０の第３の端子を電池１００の他端に選択的に接続する。

レベルシフタ１４０は電圧レベルを調整する。具体的には、レベルシフタ１４０は、一端（高電位端子）と他端（低電位端子）との間の電位差を低電圧から高電圧にシフトさせたり、高電圧から定電圧にシフトさせたりすることができる。尚、図１の例では、レベルシフタ１４０の他端は接地されているので、その電位は接地電位に等しい。

第２の内部回路１５０は、スイッチ１３３のオン時には、第１の内部回路１２０と縦積みされる。即ち、スイッチ１３３のオン時において、第２の内部回路１５０の一端（高電位端子）の電位は前述のレギュレータ１１０の第３の端子の電位に等しく、当該電位と他端（低電位端子）との間の電位差が第２の内部回路１５０の駆動電圧（＝ＶＤＤ２［Ｖ］）として使用される。尚、図１の例では、第２の内部回路１５０の他端は接地されているので、その電位は接地電位に等しい。

本実施形態に係る半導体集積回路は、図２に例示されるものであってよい。図２において、レギュレータ１１０は、ＢＧＲ（Ｂａｎｄ Ｇａｐ Ｒｅｆｅｒｅｎｃｅ）１１１と、増幅器１１２と、抵抗器Ｒ１と、抵抗器Ｒ２と、トランジスタＭ１とを備える。

トランジスタＭ１のソース端子は、ＢＧＲ１１１の第１の端子に接続されている。トランジスタＭ１のドレイン端子は、抵抗器Ｒ１の一端（高電位端子）に接続されている。トランジスタＭ１のゲート端子は、増幅器１１２の出力端子に接続されている。

抵抗器Ｒ１及び抵抗器Ｒ２は、直列に接続されている。具体的には、抵抗器Ｒ１の一端はレギュレータ１１０の出力端子に相当し、抵抗器Ｒ１の他端（低電位端子）は抵抗器Ｒ２の一端（高電位端子）及び増幅器１１２の非反転入力端子に接続されている。抵抗器Ｒ２の一端は抵抗器Ｒ１の他端に接続され、抵抗器Ｒ２の他端（低電位端子）はＢＧＲ１１１の第３の端子に接続されている。

ＢＧＲ１１１は、第１の端子（即ち、入力端子）、第２の端子（即ち、出力端子）、第３の端子を備える。ＢＧＲ１１１の入力端子は、レギュレータ１１０の入力端子に相当する。ＢＧＲ１１２の出力端子は、増幅器１１２の反転入力端子に接続されている。ＢＧＲの第３の端子は、レギュレータ１１０の第３の端子に相当する。

ＢＧＲ１１１は、入力電圧に依存しない安定した参照電圧を発生できる。ＢＧＲ１１１は、参照電圧を増幅器１１２の反転入力端子に印加する。ここで、入力電圧はＢＧＲ１１１の入力端子の電位と第３の端子の電位との電位差であり、出力電圧はＢＧＲ１１１の出力端子の電位と第３の端子の電位との電位差である。

増幅器１１２の非反転入力端子は、抵抗器Ｒ１の他端及び抵抗器Ｒ２の一端に接続されている。増幅器１１２の反転入力端子は、ＢＧＲ１１１の出力端子に接続されている。増幅器１１２の出力端子は、トランジスタＭ１のゲート端子に接続されている。増幅器１１２は、トランジスタＭ１のゲート電位を負帰還制御する。即ち、仮想接地が成立するならば、増幅器１１２の非反転入力端子の電位と反転入力端子の電位と電位差は略０となる。

故に、図２のレギュレータ１１０は、安定した出力電圧（抵抗器Ｒ１の一端の電位と抵抗器Ｒ２の他端の電位との電位差）を得ることができる。具体的には、図２のレギュレータ１１０の出力電圧は、概ね、ＢＧＲ１１１の参照電圧を（Ｒ１＋Ｒ２）／Ｒ２倍したものに等しい。但し、Ｒ１は抵抗器Ｒ１の抵抗値［Ω］を意味し、Ｒ２は抵抗器Ｒ２の抵抗値［Ｒ２］を意味するものとする。即ち、図２のレギュレータ１１０によれば、Ｒ１及びＲ２を適切に選択することで所望の出力電圧を得ることができる。

図２のレベルシフタ１４０は、トランジスタＭ２、Ｍ３及びＭ４と、スイッチＳ４、Ｓ５及びＳ６とを備える。トランジスタＭ２、Ｍ３及びＭ４の各々は、ダイオード接続されており、それぞれ約０．４Ｖの電圧降下を提供する。トランジスタＭ２、Ｍ３及びＭ４は、直列に接続されている。尚、図２の例では、トランジスタＭ４のソース端子は接地されている。

スイッチＳ４は、トランジスタＭ２と並列に接続され、オン状態ではトランジスタＭ２のバイパスを提供する。スイッチＳ５は、トランジスタＭ３と並列に接続され、オン状態ではトランジスタＭ３のバイパスを提供する。スイッチＳ６は、トランジスタＭ４と並列に接続され、オン状態ではトランジスタＭ４のバイパスを提供する。

レベルシフタ１４０は、レギュレータ１１０の第３の端子の電位を低電位（即ち、接地電位）から高電位（第２の内部回路１５０の一端の電位）へシフトさせる段階において使用される。

即ち、スイッチ１３１（Ｓ１）のオン時に、スイッチ１３２（Ｓ２）に加えてレベルシフタ１４０内の全てのスイッチＳ４、Ｓ５及びＳ６が全てオンにされる。このとき、レベルシフタ１４０の電圧は０Ｖとなる。次に、スイッチ１３１（Ｓ１）がオフにされ、更に例えばスイッチＳ６がオフにされる。このとき、レベルシフタ１４０の電圧は０．４Ｖとなる。それから、例えば、スイッチＳ５、スイッチＳ４が順番にオフにされ、レベルシフタ１４０の電圧は０．８Ｖ、１．２Ｖとなる。最後に、スイッチ１３３（Ｓ３）がオン状態にされると共にスイッチ１３２（Ｓ２）がオフにされる。

同様に、レベルシフタ１４０は、レギュレータ１１０の第３の端子の電位を高電位から低電位へシフトさせる段階においても使用される。このとき、レベルシフタ１４０は、レギュレータ１１０の第３の端子の電位を低電位から高電位へシフトさせる段階とは逆順で動作すればよい。

レベルシフタ１４０によって調整可能な電圧レベルの範囲は、０［Ｖ］からＶＤＤ２［Ｖ］までに概ね一致する。但し、０［Ｖ］及びＶＤＤ２［Ｖ］は、上記範囲の境界に完全に一致する必要はない。即ち、上記範囲の下限値は０［Ｖ］を基準に第１の許容幅を持ち、上記範囲の上限値はＶＤＤ２［Ｖ］を基準に第２の許容幅を持つ。第１の許容幅及び第２の許容幅は、スイッチ回路１３０に含まれるスイッチのオンオフの変更時に第１の内部回路１２０が誤動作をしない（例えば、第１の内部回路１２０に含まれる論理回路のロジックが反転しない）ように設計的に定められる。

以上説明したように、第１の実施形態に係る半導体集積回路は、スイッチ回路に含まれるスイッチのオンオフを制御することによって、レギュレータの第３の端子の接続を選択できる。例えば、レギュレータの第３の端子が第２の内部回路の一端（高電位端子）に接続される場合に、第１の内部回路及び第２の内部回路は縦積みされる。故に、レギュレータは、第１の内部回路に対して適切な駆動電圧を効率的に（低損失で）供給できる。他方、レギュレータの第３の端子が電池の他端（低電位端子）に接続される場合に、当該第３の端子の電位と共にレギュレータの入力端子及び出力端子の電位も降下する。故に、レギュレータは、電池の出力電圧の低下時であっても第１の内部回路に対して適切な駆動電圧を安定的に供給できる。更に、レギュレータの第３の端子の電位を高電位または低電位にシフトさせる段階では、レベルシフタが利用されるので急激な電位の変化による第１の内部回路の誤動作を抑制できる。尚、レギュレータは、第３の端子の電位を基準に出力電圧を発生するので、当該第３の端子の電位の変動に関わらず第１の内部回路に供給される駆動電圧は一定である。

（第２の実施形態）
図３に例示されるように、第２の実施形態に係る半導体集積回路は、電池１００と、第１のレギュレータ１１０と、第１の内部回路１２０と、スイッチ回路１３０と、レベルシフタ１４０と、第２の内部回路２５０と、第２のレギュレータ２６０とを備える。尚、第１のレギュレータ１１０は、図１のレギュレータ１１０と同一または類似である。

第２の内部回路２５０は、スイッチ１３３のオン時には、第１の内部回路１２０と縦積みされる。即ち、スイッチ１３３のオン時において、第２の内部回路２５０の一端（高電位端子）の電位は第１のレギュレータ１１０の第３の端子の電位に等しく、当該電位と他端（低電位端子）との間の電位差が第２の内部回路２５０の駆動電圧（＝ＶＤＤ２［Ｖ］）として使用される。尚、図３の例では、第２の内部回路２５０の他端は接地されているので、その電位は接地電位に等しい。他方、第２の内部回路２５０は、スイッチ１３３のオフ時には、第１の内部回路１２０と並列に接続される。

第２のレギュレータ２６０は、第１の端子（即ち、入力端子）と、第２の端子（即ち、出力端子）と、第３の端子とを備える。第２のレギュレータ２６０は、入力電圧を変換することによって安定した出力電圧（＝ＶＤＤ２［Ｖ］）を得る。ここで、入力電圧は入力端子の電位と第３の端子の電位との電位差であり、出力電圧は出力端子の電位と第３の端子の電位との電位差である。第２のレギュレータ２６０の出力電圧は、第２の内部回路２５０の駆動電圧として使用される。

尚、図３の例では、第２のレギュレータ２６０の入力端子は電池１００の一端に接続されているので、当該入力端子の電位は電池１００の一端の電位に等しい。但し、第２のレギュレータ２６０の入力端子は、電池１００の一端の代わりに第１のレギュレータ１３０の第３の端子に接続されてもよい。また、第２のレギュレータ２６０の第３の端子は電池１００の他端に接続されているので、当該第３の端子の電位は電池１００の他端の電位に等しい。

ここで、ＶＤＤ２が１．２［Ｖ］であると仮定する。更に、電池１００がリチウムイオン電池であるとすれば、その出力電圧（即ち、電源電圧）は大凡３［Ｖ］である。これらの仮定の下で、第１の内部回路１２０及び第２の内部回路２５０を並列接続すると、１．８（＝３−１．２）［Ｖ］の損失が生じる。故に、第１の内部回路１２０及び第２の内部回路２５０は、基本的には、縦積みされることが好ましい。具体的には、スイッチ１３１をオンにしてスイッチ１３２及び１３３をオフにすると、第１の内部回路１２０及び第２の内部回路２５０は縦積みされる。尚、第１のレギュレータ１１０の第３の端子の電位を低電位から高電位にシフトさせるための技法は、第１の実施形態において説明されている。ＶＤＤ１も１．２［Ｖ］であるならば、第１の内部回路１２０及び第２の内部回路２５０が縦積みされることにより、上記損失は０．６（＝３．０−２．４）［Ｖ］まで削減される。

反面、電池１００の出力電圧の低下時には、第１の内部回路１２０及び第２の内部回路２５０は並列接続されることが好ましい。具体的には、スイッチ１３１及び１３２をオフにしてスイッチ１３３をオンにすると、第１の内部回路１２０及び第２の内部回路２５０は並列接続される。尚、第１のレギュレータ１１０の第３の端子の電位を高電位から低電位にシフトさせるための技法は、第１の実施形態において説明されている。第１の内部回路１２０及び第２の内部回路２５０が並列接続されることにより、電池１００の出力電圧の低下時にもＶＤＤ１及びＶＤＤ２を安定的に供給することが可能となる。尚、電池１００の出力電圧の低下時とは、例えば、当該出力電圧が第１の内部回路１２０の動作可能電圧（例えば、１．０［Ｖ］〜１．４［Ｖ］）と第２の内部回路２５０の動作可能電圧（例えば、１．０［Ｖ］〜１．４［Ｖ］）との合計（或いは、これにマージンを加えたもの）以下になる時などを指す。

以上説明したように、第２の実施形態に係る半導体集積回路は、第２の内部回路に安定した駆動電圧を供給する第２のレギュレータを備える。この半導体集積回路は、基本的には、第１の内部回路及び第２の内部回路を縦積みすることによって、これらの内部回路に対して適切な駆動電圧を効率的に供給できる。更に、この半導体集積回路は、電池の出力電圧の低下時には、第１の内部回路及び第２の内部回路を並列接続することによって、これらの内部回路に対して適切な駆動電圧を安定的に供給できる。

（第３の実施形態）
図４に例示されるように、第３の実施形態に係る半導体集積回路は、電池１００と、第１のレギュレータ１１０と、第１の内部回路１２０と、スイッチ回路１３０と、レベルシフタ１４０と、第２の内部回路２５０と、第２のレギュレータ２６０と、電圧検出回路３７０とを備える。

電圧検出回路３７０は、電池１００の出力電圧を検出し、検出結果に応じた制御信号をスイッチ回路１３０へ出力する。例えば、電圧検出回路３７０は、電池１００の出力電圧が閾値以上である場合には、第１の内部回路１２０及び第２の内部回路２５０が縦積みされるようにスイッチ回路１３０へ制御信号を出力する。具体的には、スイッチ１３１をオンにしてスイッチ１３２及び１３３をオフにすると、第１の内部回路１２０及び第２の内部回路２５０は縦積みされる。尚、第１のレギュレータ１１０の第３の端子の電位を低電位から高電位にシフトさせるための技法は、第１の実施形態において説明されている。

他方、電圧検出回路３７０は、電池１００の出力電圧が閾値未満である場合には、第１の内部回路１２０及び第２の内部回路２５０が並列接続されるようにスイッチ回路１３０へ制御信号を出力する。具体的には、スイッチ１３１及び１３２をオフにしてスイッチ１３３をオンにすると、第１の内部回路１２０及び第２の内部回路２５０は並列接続される。尚、第１のレギュレータ１１０の第３の端子の電位を高電位から低電位にシフトさせるための技法は、第１の実施形態において説明されている。

上記閾値は、例えば、第１の内部回路１２０の動作可能電圧（例えば、１．０［Ｖ］〜１．４［Ｖ］）と第２の内部回路２５０の動作可能電圧（例えば、１．０［Ｖ］〜１．４［Ｖ］）との合計（或いは、これにマージンを加えたもの）である。

以上説明したように、第３の実施形態に係る半導体集積回路は、電池の出力電圧を検出し、検出結果に応じた制御信号をスイッチ回路へ出力する電圧検出回路を備える。電池の出力電圧が閾値以上であるならば、第１の内部回路及び第２の内部回路は自動的に縦積みされ、これらの内部回路に対して適切な駆動電圧が効率的に供給される。更に、電池の出力電圧が閾値未満であるならば、第１の内部回路及び第２の内部回路は自動的に並列接続され、これらの内部回路に対して適切な駆動電圧が安定的に供給される。

尚、図４は、第２の実施形態に係る半導体集積回路に対して電圧検出回路を適用したものを示している。しかしながら、本実施形態に係る半導体集積回路は、第１の実施形態に係る半導体集積回路に対して電圧検出回路を適用したものであってもよい。

（第４の実施形態）
ある種の半導体メモリを含む半導体集積回路は、メモリアクセス（即ち、書き込みまたは読み出し）が実行される通常モードに加えて、消費電力低減のために用意された待機モードをサポートする。待機モードにおいて、半導体メモリの状態は保持されるが、当該半導体メモリへのアクセスは実行されない。半導体メモリの大規模化によりメモリセルの総数が増加すると、これらメモリセルからの合計のリーク電流は軽視できないほどに増大する。第４の実施形態は、半導体メモリを含む半導体集積回路の待機モード時に前述の第１乃至第３の実施形態を適用することによって、リーク電流を効率的に削減する。

図５に例示されるように、第４の実施形態に係る半導体集積回路は、電池１００と、ＤＣ−ＤＣコンバータ４９１と、スイッチ４９２と、第１のレギュレータ１１０と、第１の内部回路４２０と、スイッチ回路１３０と、レベルシフタ１４０と、第２の内部回路４５０と、第２のレギュレータ２６０と、ワード線用スイッチ４８１と、ビット線用スイッチ４８２とを備える。

ＤＣ−ＤＣコンバータ４９１は、高負荷時（例えば、後述される通常モード時）に、効率的な電圧降下が可能である。故に、通常モードでは、ＤＣ−ＤＣコンバータ４９１に並列に接続されたスイッチ４９２はオフとなる。即ち、ＤＣ−ＤＣコンバータ４９１が使用され、第１の内部回路４１０及び第２の内部回路４５０の駆動電圧は効率的に生成される。

他方、低負荷時（例えば、後述される待機モード時）に、ＤＣ−ＤＣコンバータ４９１における電力損失は大きくなる（即ち、効率が低下する）。故に、待機モードでは、ＤＣ−ＤＣコンバータ４９１に並列に接続されたスイッチ４９２はオンとなる。即ち、ＤＣ−ＤＣコンバータ４９１は使用されない。

第１の内部回路４２０及び第２の内部回路４５０は、いずれも半導体メモリ（ＳＲＡＭ）回路である。即ち、第１の内部回路４２０及び第２の内部回路４５０は、複数（図５の例では８個）のメモリセルを含む。

ワード線用スイッチ４８１は、第１の内部回路４２０及び第２の内部回路４５０に含まれる複数のメモリセルとＸデコーダとの間に設けられたワード線の開放／短絡を切り替える。具体的には、ワード線用スイッチ４８１は、通常モード（即ち、メモリセルへのアクセスが実行される期間）において、ワード線を短絡する。他方、ワード線用スイッチ４８１は、待機モード（即ち、メモリセルへのアクセスが実行されない期間）において、ワード線を開放する。ワード線を開放することによって、ワード線を介した電流リーク及びメモリセルの誤動作を防止できる。

ビット線用スイッチ４８２は、第１の内部回路４２０及び第２の内部回路４５０に含まれる複数のメモリセルとＹデコーダとの間に設けられたビット線の開放／短絡を切り替える。具体的には、ビット線用スイッチ４８２は、通常モード（即ち、メモリセルへのアクセスが実行される期間）において、ビット線を短絡する。他方、ビット線用スイッチ４８２は、待機モード（即ち、メモリセルへのアクセスが実行されない期間）において、ビット線を開放する。ビット線を開放することによって、ビット線を介した電流リーク及びメモリセルの誤動作を防止できる。

第１の内部回路４２０及び第２の内部回路４５０は、通常モードにおいて、並列接続される。即ち、スイッチ回路１３０において、スイッチ１３１及び１３２がオフであり、スイッチ１３３がオンである。

第１の内部回路４２０及び第２の内部回路４５０は、通常モードから待機モードに遷移する場合に、リーク電流を削減するために縦積みされてよい。即ち、スイッチ１３３がオフにされると共にスイッチ１３２がオンにされる。それから、レベルシフタ１４０はその一端と他端との間の電圧レベルを低電圧から高電圧にシフトさせる。それから、スイッチ１３２がオフにされると共にスイッチ１３１がオンにされる。尚、電池１００の電源電圧の低下時には、誤動作を回避するために、第１の内部回路４２０及び第２の内部回路４５０は並列接続のままであってよい。例えば、電池１００の電源電圧が、第１の内部回路４２０及び第２の内部回路４５０の待機モードにおける規定電圧（例えば、０．７［Ｖ］）の２倍未満であるならば、第１の内部回路４２０及び第２の内部回路４５０は縦積みされなくてよい。

他方、第１の内部回路４２０及び第２の内部回路４５０は、待機モードから通常モードに遷移する場合には、並列接続される。即ち、スイッチ１３１がオフにされると共にスイッチ１３２がオンにされる。それから、レベルシフタ１４０はその一端と他端との間の電圧レベルを高電圧から低電圧にシフトさせる。それから、スイッチ１３２がオフにされると共にスイッチ１３３がオンにされる。

以上説明したように第４の実施形態に係る半導体集積回路は、メモリアクセスが実行されない待機モードにおいて、複数のメモリセルを含む第１の内部回路及び第２の内部回路を縦積みにすると共にワード線及びビット線を短絡する。従って、この半導体集積回路によれば、ビット線及びワード線を介した電流リーク及び誤動作を防止しながら、メモリセルからのリーク電流を削減することができる。更に、前述の第１乃至第３の実施形態と同様に、第１の内部回路及び第２の内部回路に対して適切な駆動電圧を効率的に供給することができる。

前述の第１乃至第４の実施形態に係る半導体集積回路は、種々の情報処理装置に搭載可能である。これらの情報処理装置によれば、第１乃至第４の実施形態と同一または類似の効果を享受できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１００・・・電池
１１０，２６０・・・レギュレータ
１１１・・・ＢＧＲ
１１２・・・増幅器
１２０，１５０，２５０，４２０，４５０・・・内部回路
１３０・・・スイッチ回路
１３１，１３２，１３３・・・スイッチ
１４０・・・レベルシフタ
３７０・・・電圧検出回路
４８１・・・ワード線用スイッチ
４８２・・・ビット線用スイッチ

Claims (10)

1. 第１の端子と第２の端子と第３の端子とを持ち、前記第１の端子と前記第３の端子の電位差である第１の入力電圧を変換することによって、前記第２の端子と前記第３の端子の電位差である第１の出力電圧を得る第１のレギュレータと、
   前記第１の出力電圧によって駆動される第１の内部回路と、
   一端と他端とを持ち、前記一端と前記他端との間の電圧レベルを調整するレベルシフタと、
   前記第１のレギュレータの第３の端子を第１の電位に選択的に接続する第１のスイッチと、前記第１のレギュレータの第３の端子を前記レベルシフタの前記一端に選択的に接続する第２のスイッチと、前記第１のレギュレータの第３の端子を第２の電位に選択的に接続する第３のスイッチと含むスイッチ回路と
   を具備する半導体集積回路。
2. 一端と他端とを持つ第２の内部回路を更に具備し、
   前記第１の電位は、前記第２の内部回路の前記一端の電位であり、
   前記第２の電位は、接地電位である、
   請求項１記載の半導体集積回路。
3. 前記レベルシフタは、前記電圧レベルを所定の範囲で調整し、
   前記所定の範囲の下限値は、０［Ｖ］を基準に第１の許容幅を持ち、
   前記所定の範囲の上限値は、前記第２の内部回路の一端と他端との間の電圧を基準に第２の許容幅を持つ、
   請求項２記載の半導体集積回路。
4. 第１の端子と第２の端子と接地された第３の端子とを持ち、前記第１の端子と前記第３の端子との間の電位差である第２の入力電圧を変換することによって、前記第２の端子と前記第３の端子との間の電位差である第２の出力電圧を得る第２のレギュレータを更に具備し、
   前記第２の内部回路は、前記第２の出力電圧によって駆動される、
   請求項２記載の半導体集積回路。
5. 前記スイッチ回路は、制御信号に基づいて前記第１のスイッチ、前記第２のスイッチ及び前記第３のスイッチのオンオフを設定する、請求項２記載の半導体集積回路。
6. 前記第１のレギュレータの第１の端子と接地電位との電位差である電源電圧を検出し、検出結果に応じた制御信号を前記スイッチ回路へ出力する電圧検出回路を更に具備する請求項５記載の半導体集積回路。
7. 前記電圧検出回路は、前記電源電圧が閾値以上であれば前記第１のスイッチをオンにするための制御信号を前記スイッチ回路へ出力し、前記電源電圧が前記閾値未満であれば前記第３のスイッチをオンにするための制御信号を前記スイッチ回路へ出力する、請求項６記載の半導体集積回路。
8. 複数のメモリセルとＸデコーダとの間に設けられたワード線の開放／短絡を切り替えるワード線用スイッチと、
   前記複数のメモリセルとＹデコーダとの間に設けられたビット線の開放／短絡を切り替えるビット線用スイッチと
   を更に具備し、
   前記第１の内部回路及び前記第２の内部回路は前記複数のメモリセルの少なくとも一部を含む、
   請求項２記載の半導体集積回路。
9. 前記第１の内部回路及び前記第２の内部回路は、前記複数のメモリセルへのアクセスが実行される通常モードと、前記複数のメモリセルの状態が保持されて当該複数のメモリセルへのアクセスが実行されない待機モードとをサポートし、
   前記第１の内部回路及び前記第２の内部回路が前記通常モードから前記待機モードへ遷移すると、前記ワード線用スイッチ及び前記ビット線用スイッチはワード線及びビット線を開放し、前記スイッチ回路は前記第３のスイッチをオフにすると共に前記第２のスイッチをオンにし、前記第２のスイッチがオンにされた後に前記レベルシフタは前記電圧レベルを低電圧から高電圧にシフトさせ、前記電圧レベルが高電圧にシフトした後に前記スイッチ回路は前記第２のスイッチをオフにすると共に前記第１のスイッチをオンにする、
   請求項８記載の半導体集積回路。
10. 請求項１記載の半導体集積回路を具備する情報処理装置。

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