JP2006203684A - アナログ・ディジタル変換回路 - Google Patents

Abstract

【課題】 回路構成が簡単で、消費電流の少ないＡ／Ｄ変換回路を提供する。
【解決手段】 変換対象のアナログ入力信号ＡＩが共通に与えられ、それぞれ異なる論理閾値電圧を有する複数のインバータ１０_ｉ（但し、ｉ＝１〜２^ｎ−１）を設け、これらのインバータ１０_ｉから出力される信号Ｓ１０_ｉをデコーダ２０でデコードして、ｎビットのディジタル出力信号ＤＯを得る。各インバータ１０_ｉは、ＰＭＯＳ１１_ｉとＮＭＯＳ１２_ｉを組み合わせたＣＭＯＳインバータで、これらのＰＭＯＳ１１_ｉとＮＭＯＳ１２_ｉゲート幅の比を変えることによって、それぞれ異なる論理閾値電圧を持たせるように構成する。
【選択図】 図１

Description

本発明は、アナログ・ディジタル変換回路（以下、「Ａ／Ｄ変換回路」という）に関するものである。

特開平６−３１１０３７号公報 吉田裕道、他著「センサ回路と応用」(1990)近代図書、p.30-31 富沢孝、他訳「ＣＭＯＳ ＶＬＳＩ設計の原理」(1988)丸善

図２は、上記非特許文献１に記載された従来の並列型Ａ／Ｄ変換器の構成図である。
この並列型Ａ／Ｄ変換器は、アナログ入力信号をｎビットのディジタル信号に変換するもので、各入力端子に変換対象のアナログ入力信号が共通に与えられ、各基準端子には、基準電圧がラダー抵抗でｎ分割されて比較用の参照電圧として与えられる２^ｎ−１個のコンパレータ（ＣＭＰ）を備えている。各コンパレータから出力される信号はデコーダに与えられ、このデコーダからｎビットの２進数に変換されたディジタル出力信号が出力されるようになっている。

しかしながら、前記の並列型Ａ／Ｄ変換器は、コンパレータに与える参照電圧を発生させるため、基準電圧源からラダー抵抗を介して接地電位ＧＮＤに常に一定電流を流さなければならず、消費電流が大きいという問題があった。また、コンパレータの回路構成が複雑で、所要面積が大きいという問題があった。

本発明は、回路構成が簡単で、消費電流の少ないＡ／Ｄ変換回路を提供することを目的としている。

本発明のＡ／Ｄ変換回路は、変換対象のアナログ電圧が共通に与えられ、それぞれ異なる論理閾値電圧に従って該アナログ電圧に対応する論理レベルを出力する複数の論理ゲートと、前記複数の論理ゲートの出力信号に基づいて、前記アナログ電圧に対応するディジタル信号を生成して出力するデコーダとを備えたことを特徴としている。

本発明では、それぞれ異なる論理閾値電圧を有する複数の論理ゲートを使用し、これらの論理ゲートに変換対象のアナログ電圧を与えてその論理閾値電圧に従って論理レベルを出力させ、これらの論理レベルに基づいてディジタル信号を生成している。これにより、比較用の参照電圧を生成するための抵抗分圧回路が不要となり、消費電流の低減が可能になる。更に、論理ゲートをＣＭＯＳインバータで構成すれば、回路構成も簡素化することができる。

複数の論理ゲートは、それぞれＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）とＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）を組み合わせたＣＭＯＳインバータで構成し、該ＰＭＯＳとＮＭＯＳのゲート幅の比を変えることによって、それぞれ異なる論理閾値電圧を持たせるように構成する。また、このＣＭＯＳインバータに直列にスイッチ用のトランジスタを挿入し、制御信号によって該トランジスタをオン・オフするように構成する。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例を示すＡ／Ｄ変換回路の構成図である。
このＡ／Ｄ変換回路は、アナログ入力信号ＡＩに比例したｎビットのディジタル出力信号ＤＯを生成するもので、このアナログ入力信号ＡＩが共通に入力される２^ｎ−１個のインバータ１０_ｉ（但し、ｉ＝１〜２^ｎ−１）を有している。インバータ１０_ｉは、電源電位ＶＤＤと出力ノードＮＡｉの間に接続されたＰＭＯＳ１１_ｉ、この出力ノードＮＡｉと内部ノードＮＢｉの間に接続されたＮＭＯＳ１２_ｉ、及びこの内部ノードＮＢｉと接地電位ＧＮＤの間に接続されたスイッチ用のＮＭＯＳ１３_ｉで構成されている。

ＰＭＯＳ１１_ｉとＮＭＯＳ１２_ｉのゲートには、アナログ入力信号ＡＩが共通に与えられ、ＮＭＯＳ１３_ｉのゲートには、動作制御信号ＥＮが与えられるようになっている。

ＰＭＯＳ１１_ｉとＮＭＯＳ１２_ｉによるインバータの論理閾値電圧ＶＴｉは、後述するように、これらのＰＭＯＳ１１_ｉとＮＭＯＳ１２_ｉのゲート幅の比を変えることによって、（ｉ／２^ｎ）×ＶＤＤとなるように設定されている。そして、出力ノードＮＡｉから、アナログ入力信号ＡＩと論理閾値電圧ＶＴｉとの比較結果である信号Ｓ１０_ｉが出力されるようになっている。

更に、このＡ／Ｄ変換回路は、各インバータ１０_ｉから出力される比較結果の信号Ｓ１０_ｉに基づいて、アナログ入力信号ＡＩに比例したｎビットのディジタル出力信号ＤＯを生成して出力するデコーダ２０を有している。

次に、ＰＭＯＳ１１_ｉとＮＭＯＳ１２_ｉによるインバータの論理閾値電圧ＶＴｉの設定方法を説明する。

図３は、前記非特許文献２に記載されたインバータの直流伝達特性におけるβｎ／βｐの影響を示す特性図である。この図３では、横軸と縦軸を、それぞれ入力電圧ＶＩと出力電圧ＶＯとし、βｎ／βｐを１０，１，０．１に設定して、入力電圧ＶＩを接地電位から電源電位ＶＤＤの間で変化させたときの出力電圧Ｖｏ、即ち、直流伝達特性が例示されている。

なお、βｎとβｐは、それぞれＮＭＯＳとＰＭＯＳの電圧−電流特性における係数で、それぞれ次式のように表される。
βｎ＝（μｎ・ε／ｔｏｘ）×（Ｗｎ／Ｌｎ） ・・・（１）
βｐ＝（μｐ・ε／ｔｏｘ）×（Ｗｐ／Ｌｐ） ・・・（２）

ここで、μｎとμｐはそれぞれ電子と正孔の易動度、εはゲート酸化膜の誘電率、ｔｏｘはゲート酸化膜の厚さ、ＷｎとＬｎはそれぞれＮＭＯＳのゲート幅とゲート長、及びＷｐとＬｐはそれぞれＰＭＯＳのゲート幅とゲート長である。

図３において、特性曲線が垂直に立った領域は、ＮＭＯＳとＰＭＯＳが共に飽和状態となる領域で、この領域の入力電圧ＶＩはインバータの論理閾値電圧ＶＴとなっている。即ち、入力電圧ＶＩが論理閾値電圧ＶＴよりも低ければ、出力電圧ＶＯはレベル“Ｈ”となり、この入力電圧ＶＩが論理閾値電圧ＶＴよりも高ければ、出力電圧ＶＯはレベル“Ｌ”となる。論理閾値電圧ＶＴは、次式のように表される。
ＶＴ＝｛ＶＤＤ＋Ｖｔｐ＋Ｖｔｎ√（βｎ／βｐ）｝
／｛１＋√（βｎ／βｐ）｝ ・・・（３）

ここで、ＶｔｐとＶｔｎは、それぞれＰＭＯＳとＮＭＯＳのデバイスとしての閾値電圧である。なお、Ｖｔｐは負の値となる。これらのＶｔｐとＶｔｎは、不純物濃度によって調整することが可能で、その絶対値は一般的に電源電圧ＶＤＤの２５％程度となるように設定される。

図１のＡ／Ｄ変換回路の各素子は、１つの半導体基板上に同一プロセスで形成されるので、μｎ，μｐ，ε，ｔｏｘ，Ｖｔｐ，Ｖｔｎの各値は、各素子で共通の値となっていると考えることができる。また、ＮＭＯＳ１２_ｉとＰＭＯＳ１１_ｉのゲート長を同一寸法に設定し、ゲート幅の比を（Ｗｎ／Ｗｐ）ｉとすると、インバータ１０_ｉのＮＭＯＳ１２_ｉとＰＭＯＳ１１_ｉによるβｎ／βｐ、即ち（βｎ／βｐ）ｉは、（１），（２）式から次式のようになる。
（βｎ／βｐ）ｉ＝α・（Ｗｎ／Ｗｐ）ｉ ・・・（４）
但し、α＝μｎ／μｐ＝一定数である。

従って、インバータ１０_ｉの論理閾値電圧ＶＴｉを（ｉ／２^ｎ）ＶＤＤに設定するためのゲート幅の比（Ｗｎ／Ｗｐ）ｉは、（３），（４）式から、次式のようになる。
（Ｗｎ／Ｗｐ）ｉ
＝（１／α）［｛ＶＤＤ＋Ｖｔｐ−（ｉ／２^ｎ）ＶＤＤ｝／
｛（ｉ／２^ｎ）ＶＤＤ−Ｖｔｎ｝］^２ ・・・（５）

なお、ＭＯＳトランジスタのゲート幅Ｗｎ，Ｗｐは、通常、０．５〜１００μｍの間でそれぞれ任意に設定できるので、Ｗｎ／Ｗｐの設定可能範囲は、０．００５〜２００となる。

次に、図１の動作を説明する。
動作制御信号ＥＮを“Ｌ”に設定すると、各インバータ１０_ｉ中のＮＭＯＳ１３_ｉはオフ状態となり、これらのインバータ１０_ｉには電流が流れない。

動作制御信号ＥＮを“Ｈ”に設定すると、各インバータ１０_ｉ中のＮＭＯＳ１３_ｉはオン状態となる。これにより、各インバータ１０_ｉでは、アナログ入力信号ＡＩが、それぞれのインバータ１０_ｉの論理閾値電圧ＶＴｉと比較される。アナログ入力信号ＡＩが論理閾値電圧ＶＴｉよりも高ければ、インバータ１０_ｉから出力される信号Ｓ１０_ｉは“Ｌ”となり、アナログ入力信号ＡＩが論理閾値電圧ＶＴｉよりも低ければ、この信号Ｓ１０_ｉは“Ｈ”となる。各インバータ１０_ｉから出力される信号Ｓ１０_ｉは、デコーダ２０に与えられる。

デコーダ２０の動作は従来通りである。即ち、このデコーダ２０は、ｉ＝１〜２^ｎ−１の信号Ｓ１０_ｉがすべて“Ｈ”であれば、全ビットが“０”のディジタル出力信号ＤＯを出力する。信号Ｓ１０_ｉがすべて“Ｌ”であれば、全ビットが“１”のディジタル出力信号ＤＯを出力する。また、信号Ｓ１０_１〜Ｓ１０_ｉが“Ｌ”で、信号Ｓ１０_ｉ＋１以上が“Ｈ”であれば、デコーダ２０は、ｉに対応する２進数をディジタル出力信号ＤＯとして出力する。

このように、本実施例のＡ／Ｄ変換回路は、論理閾値電圧ＶＴｉがＡ／Ｄ変換用の参照電圧となるように設定された複数のインバータ１０_ｉを有し、これらのインバータ１０_ｉによってアナログ入力信号ＡＩのレベルを判定して、それらの判定結果に基づいてディジタル出力信号ＤＯを生成するように構成している。これにより、基準電圧から参照電圧を生成するための抵抗分圧回路が不要となり、この抵抗分圧回路に流れる電流が無くなって消費電流を低減することができるという利点がある。更に、インバータがコンパレータの役割を果たすので、複雑なコンパレータ回路が不要となり、回路の簡素化を図ることができるという利点がある。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１） 各インバータ１０_ｉには、動作制御信号ＥＮによってオン・オフ制御されるＮＭＯＳ１３_ｉが設けられているが、このＮＭＯＳ１３_ｉは無くても良い。
（２） 本実施例の各インバータ１０_ｉの論理閾値電圧ＶＴｉは、アナログ入力信号ＡＩに比例したディジタル出力信号ＤＯが得られるように、等間隔となるように設定しているが、アナログ入力信号ＡＩを指数関数や対数関数に変換したディジタル出力信号ＤＯを得るために非直線的な関係となるように設定することもできる。
（３） インバータ１０に限らず、ＰＭＯＳとＮＭＯＳによるＣＭＯＳインバータ構造を有する論理ゲート（例えば、ＮＡＮＤゲートやＮＯＲゲート等）であれば、同様に適用することができる。

本発明の実施例を示すＡ／Ｄ変換回路の構成図である。 従来の並列型Ａ／Ｄ変換器の構成図である。 インバータの直流伝達特性におけるβｎ／βｐの影響を示す特性図である。

符号の説明

１０ インバータ
１１ ＰＭＯＳ
１２，１３ ＮＭＯＳ
２０ デコーダ

Claims (3)

1. 変換対象のアナログ電圧が共通に与えられ、それぞれ異なる論理閾値電圧に従って該アナログ電圧に対応する論理レベルを出力する複数の論理ゲートと、
   前記複数の論理ゲートの出力信号に基づいて、前記アナログ電圧に対応するディジタル信号を生成して出力するデコーダとを、
   備えたことを特徴とするアナログ・ディジタル変換回路。
2. 前記複数の論理ゲートは、それぞれＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを組み合わせたＣＭＯＳインバータで構成し、該ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタのゲート幅の比を変えることによって、それぞれ異なる論理閾値電圧を持たせるように構成したことを特徴とする請求項１記載のアナログ・ディジタル変換回路。
3. 前記複数の論理ゲートに、それぞれ直列にスイッチ用のトランジスタを挿入し、制御信号によってこれらのトランジスタをオン・オフするように構成したことを特徴とする請求項１または２記載のアナログ・ディジタル変換回路。

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