JP5038738B2 - デューティ調整回路 - Google Patents

Description

本発明は、出力信号のデューティを可変とするデューティ調整回路に関する。

通常、半導体装置等使用したシステムでは５０％のデューティの基本クロックが要求されることが多いが、例えば、ＧＨｚを越えるような高速クロックでは、デューティ５０％が最適なクロックとは限らず、５０％またはその他のデューティが要求されることも少なくない。

そこで、例えば、入力信号を元の波形に比べてなだらかに変化するように変換する積分回路と、積分回路の出力の交流成分を通過させる交流結合回路と、交流結合回路の出力を波形整形すると共にデューティ変換された第１の波形整形出力及びこの第１の波形整形出力と反転関係にある第２の波形整形出力を発生する波形整形回路と、波形整形回路の第１及び第２の波形整形出力を受けこれら出力のデューティに応じた電圧を発生するデューティ検出回路と、デューティ検出回路の出力を交流結合回路の出力側に帰還する帰還回路とを備えて、デューティ検出回路は、電源電圧と接地電圧との間に２個の抵抗が直列接続されており、両抵抗の抵抗比に応じて決定されるデューティ設定電圧が演算増幅器の反転入力端に供給される電圧設定回路を含んで構成されているデューティ制御回路装置が開示されている（例えば、特許文献１参照。）。

この開示されたデューティ制御回路装置では、基本的にはデューティが５０％となるように制御されるが、例えば、電圧設定回路の両抵抗の抵抗比を変えることによって、デューティ５０％以外の固定されたデューティの出力を得ることができる。しかしながら、デューティを変える場合、抵抗比を予め設定しておくために、入力信号のデューティが設定からずれるような場合においては、出力のデューティも追随して変化して、所望のデューティを得ることが難しいという問題を有している。
特公平７−１１４３４９号公報（第６頁、図８）

本発明は、入力のデューティの変化に対して所望のデューティを容易に得ることが可能なデューティ調整回路を提供することを目的とする。

本発明の一態様のデューティ調整回路は、 クロック信号の交流成分を通過させる交流
結合回路と、ソースが高電位側電源に接続された第１のｐチャネルＭＯＳトランジスタと
、ソースが低電位側電源に接続され、ゲートが前記第１のｐチャネルＭＯＳトランジスタ
のゲートに共通接続された第１のｎチャネルトランジスタと、前記第１のｐチャネルＭＯ
Ｓトランジスタのドレインと前記第１のｎチャネルＭＯＳトランジスタのドレインとの間
に直列接続された複数の抵抗素子とを有し、前記複数の抵抗素子同士の接続ノードの各々
が電圧出力ノードの各々として機能し、前記電圧出力ノードのいずれかは前記第１のｐチ
ャネルＭＯＳトランジスタのドレインから前記第１のｎチャネルＭＯＳトランジスタのド
レインに至るまでに発生する電圧降下の中央値を出力し、前記中央値を出力する前記電圧
出力ノードは前記第１のｐチャネルＭＯＳトランジスタのゲート及び前記第１のｎチャネ
ルＭＯＳトランジスタのゲートに接続される電圧設定手段と、前記電圧出力ノードの各々
が入力されて、前記電圧出力ノードのいずれか一つを選択し、選択された前記電圧出力ノ
ードの電圧を出力抵抗を介して出力するスイッチ回路と、ソースが高電位側電源に接続さ
れた第２のｐチャネルＭＯＳトランジスタと、ソースが低電位側電源に接続され、ドレイ
ンが前記第２のｐチャネルＭＯＳトランジスタのドレインに接続され、ゲートが前記第２
のｐチャネルＭＯＳトランジスタのゲートに共通接続された第２のｎチャネルＭＯＳトラ
ンジスタとを有し、前記第２のｐチャネルＭＯＳトランジスタのゲート及び前記第２のｎ
チャネルＭＯＳトランジスタのゲートに、前記交流結合回路の出力及び前記スイッチ回路
の出力が接続され波形整形回路とを具備し、前記第１のｐチャネルＭＯＳトランジスタ及
び前記第１のｎチャネルＭＯＳトランジスタとのチャネル幅の比が、前記第２のｐチャネ
ルＭＯＳトランジスタ及び前記第２のｎチャネルＭＯＳトランジスタとのチャネル幅の比
に実質的に等しいことを特徴とする。

本発明によれば、入力のデューティの変化に対して所望のデューティを容易に得ることが可能なデューティ調整回路を提供することができる。

以下、本発明の実施例について、図面を参照しながら説明する。以下に示す図では、同一の構成要素には同一の符号を付す。

本発明の実施例１に係るデューティ調整回路について、図１乃至図７を参照しながら説明する。図１はデューティ調整回路の基本構成を模式的に示すブロック図である。図２はデューティ調整回路の具体的な回路構成を模式的に示すブロック回路図である。図３はデューティ調整回路のＣＭＯＳインバータを詳細に示す回路図である。図４はデューティ調整回路の波形整形回路に入力する前の波形を模式的に示す波形図である。図５、図６、及び図７はデューティ調整回路の動作を説明するための模式的な波形図である。

図１に示すように、デューティ調整回路１は、高速クロック信号、例えば、ＧＨｚを越える信号Ｓ１を入力し交流成分を出力する交流結合回路１１と、付加する直流バイアス電圧を発生、出力するバイアス回路２１と、直流バイアス電圧が付加された信号Ｓ２を入力して波形整形された信号Ｓ３を出力する波形整形回路４１とを備えた構成である。

図２に示すように、交流結合回路１１は、容量１３を有している。交流結合回路１１は、入力された信号の直流成分を取り除いて、抽出された交流成分を波形整形回路４１に出力する。

バイアス回路２１は、電圧設定手段として、ｐチャネルトランジスタであるｐ−ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）２３（以下、ｐ−ＭＯＳという）と、ｎチャネルトランジスタであるｎ−ＭＯＳＦＥＴ２５（以下、ｎ−ＭＯＳという）と、分割抵抗２７とを有している。ｐ−ＭＯＳ２３のソースが高電位側の電源電圧Ｖｄｄに接続され、ｎ−ＭＯＳ２５のドレインが低電位側の接地電圧ＧＮＤに接続されている。そして、分割抵抗２７の一端がｐ−ＭＯＳ２３のドレインに、他端がｎ−ＭＯＳ２５のソースに接続されている。

分割抵抗２７は、複数の抵抗２８が直列に接続され、直列に接続された全抵抗の１／２となる中央ノード２９ａがｐ−ＭＯＳ２３及びｎ−ＭＯＳ２５のゲートにそれぞれ接続されている。分割抵抗２７の複数の抵抗２８は、実質的に同じ値を有する、例えば、８〜１６個の抵抗で構成されている。従って、分割抵抗２７のノード２９は、中央ノード２９ａの電圧を中心に、一定の電圧差を有する電圧を出力することが可能である。

また、バイアス回路２１は、スイッチ回路として、マルチプレクサ３３を有している。分割抵抗２７の抵抗２８の接続部となる各ノード２９の出力がマルチプレクサ３３に入力され、入力された信号はセレクタ信号３４に応じて選択されて、出力抵抗３７を介して波形整形回路４１へ出力される。すなわち、ノード２９に出力されるバイアス電圧が、マルチプレクサ３３で選択されて出力抵抗３７を介して波形整形回路４１に出力される。出力抵抗３７は、比較的高い抵抗値（例えば、約５０ｋΩ）を有している。なお、分割抵抗２７の抵抗を細分化することによって、バイアス電圧をより細かく制御することが可能である。

波形整形回路４１は、複数、例えば、２段のインバータ４３を有している。図３に示すように、インバータ４３は、例えば、ＣＭＯＳ（Complementary MOS）で構成、すなわち、電源電圧Ｖｄｄと接地電圧ＧＮＤとの間に、ソース及びドレイン間が直列に接続され、ゲートが共通接続されたｐ−ＭＯＳ６３及びｎ−ＭＯＳ６５で構成されている。信号は、ゲート側に入力され、ソース及びドレイン側に出力される。

バイアス回路２１のｐ−ＭＯＳ２３とｎ−ＭＯＳ２５のチャネル幅の比は、波形整形回路４１のＣＭＯＳ構成インバータ４３のｐ−ＭＯＳ６３とｎ−ＭＯＳ６５のチャネル幅の比と実質的に同じに形成されている。チャネル幅の比はＣＭＯＳインバータの論理しきい値電圧に対応する。例えば、半導体装置製造プロセスにおいて、製造ばらつきによりｐ−ＭＯＳ６３とｎ−ＭＯＳ６５のしきい値電圧が変動すると、波形整形回路４１のインバータ４３の論理しきい値電圧が変化する。ｐ−ＭＯＳ６３とｎ−ＭＯＳ６５のチャネル幅の比と同様のチャネル幅の比を有するｐ−ＭＯＳ２３とｎ−ＭＯＳ２５に接続された分割抵抗２７の中央ノード２９ａの電圧も同様な傾向の変化をする。すなわち、例えば、ｐ−ＭＯＳ６３のしきい値電圧が相対的に大きい方に変化して、チャネル抵抗が小さくなるように変化した場合、インバータ４３の論理しきい値電圧は高い方に変化するが、このとき、バイアス回路２１のｐ−ＭＯＳ２３のしきい値電圧も相対的に大きい方に変化して、チャネル抵抗が小さくなるように変化するので、中央ノード２９ａの電圧も高い方に変化する。また、波形整形回路４１のインバータ４３の論理しきい値は、中央ノード２９ａの電圧に実質的に同じとなる。

次に、デューティ調整回路１の動作について説明する。

図４（ａ）に示すように、交流結合回路１１に入力されるＭＨｚからＧＨｚに及ぶ高速クロック信号である信号Ｓ１が、横軸に時間、縦軸に電圧（任意）を取って示される。信号Ｓ１の振幅は、電源電圧Ｖｄｄと接地電圧ＧＮＤとの間にあるが、高速になるほど、信号の振幅は電源電圧Ｖｄｄより小さいものとなっている。周期をＴ、「Ｈ」レベル期間をＴ（Ｈ）とすると、デューティＤは、Ｄ（％）＝（Ｔ（Ｈ）／Ｔ）×１００で表わされる。例えば、信号Ｓ１のデューティは、約５０％である。

図４（ｂ）に示すように、交流結合回路１１を通過した信号Ｓ１は、バイアス回路２１で発生、選択されたバイアス電圧が付加されて信号Ｓ２が形成され、波形整形回路４１に送られる。

図５（ａ）に示すように、信号Ｓ２は、交流結合回路１１を通過した波形に、セレクタ信号３４に応じて、バイアス回路２１の中央ノード２９ａから出力されたバイアス電圧が付加されている。中央ノード２９ａから出力されたバイアス電圧は、インバータ４３の論理しきい値電圧となる。

図５（ｂ）に示すように、信号Ｓ２は、波形整形回路４１を通過して、信号Ｓ３が形成される。波形整形回路４１のインバータ４３の論理しきい値電圧は、中央ノード２９ａから出力されたバイアス電圧に一致し、その結果、デューティ５０％の信号Ｓ１と同じデューティ約５０％を有する信号Ｓ３となる。

図６（ａ）に示すように、信号Ｓ２は、交流結合回路１１を通過した波形に、セレクタ信号３４に応じて、バイアス回路２１の中央ノード２９ａより低電圧側のノード２９から出力されたバイアス電圧が付加されている。低電圧側のノード２９から出力されたバイアス電圧は、インバータ４３の論理しきい値電圧より低い。

図６（ｂ）に示すように、信号Ｓ２は、波形整形回路４１を通過して、信号Ｓ３が形成される。波形整形回路４１のインバータ４３の論理しきい値電圧と比較して、信号Ｓ２は電圧が全体的に下がった分布となり、その結果、論理しきい値電圧を越える信号Ｓ２の分布は、デューティ５０％以下の波形を有する信号Ｓ３となる。

図７（ａ）に示すように、信号Ｓ２は、交流結合回路１１を通過した波形に、セレクタ信号３４に応じて、バイアス回路２１の中央ノード２９ａより高電圧側のノード２９から出力されたバイアス電圧が付加されている。高電圧側のノード２９から出力されたバイアス電圧は、インバータ４３の論理しきい値電圧より高い。

図７（ｂ）に示すように、信号Ｓ２は、波形整形回路４１を通過して、信号Ｓ３が形成される。波形整形回路４１のインバータ４３の論理しきい値電圧と比較して、Ｖｄｄ／２であるが、信号Ｓ２は電圧が全体的に上がった分布となり、その結果、論理しきい値電圧を越える信号Ｓ２の分布は、デューティ５０％以上の波形を有する信号Ｓ３となる。

上述したように、デューティ調整回路１は、入力する信号Ｓ１が交流結合回路１１を通過した後、バイアス回路２１で、ｐ−ＭＯＳ２３とｎ−ＭＯＳ２５を両端に配置して、分割抵抗２７により電圧差がほぼ一定のバイアス電圧を発生させ、マルチプレクサ３３によりバイアス電圧を適宜選択して付加して信号Ｓ２として、信号Ｓ２を波形整形回路４１を通すことにより、所望のデューティを有する信号Ｓ３として出力することが可能となる。例えば、入力されたデューティ５０％の信号Ｓ１が、交流結合回路１１を通過して、セレクタ信号３４に応じて選択されたバイアス回路２１のバイアス電圧が付加されることにより、波形整形回路４１を通過した信号Ｓ３のデューティを約５０％、５０％以下、または、５０％以上と変更することが可能となる。すなわち、バイアス電圧を適宜選択することにより、所望のデューティを有する信号Ｓ３を出力することが可能となる。

入力された信号Ｓ１のデューティが５０％の場合の例を示したが、信号Ｓ１のデューティが、例えば、４０％の場合に、波形整形回路４１を通過した信号Ｓ３のデューティを約５０％にすることは可能である。また、逆に、信号Ｓ１のデューティが、例えば、６０％の場合に、波形整形回路４１を通過した信号Ｓ３のデューティを約５０％にすることは可能である。つまり、デューティ調整回路１は、入力された信号Ｓ１のデューティを約５０％の信号Ｓ３として出力することが可能である。

また、デューティ調整回路１は、マルチプレクサ３３にセレクタ信号３４与えて、バイアス電圧を選択できるので、入力の信号Ｓ１に対して、所望のデューティを有する出力の信号Ｓ３を出力することが可能である。しかも、入力の信号Ｓ１のデューティが変化した場合、セレクタ信号３４により、バイアス電圧を変更することにより、所望のデューティにより近いデューティを有する信号Ｓ３を出力することが可能である。

また、バイアス回路２１のｐ−ＭＯＳ２３とｎ−ＭＯＳ２５のチャネル幅の比は、波形整形回路４１のＣＭＯＳのインバータ４３のｐ−ＭＯＳ６３とｎ−ＭＯＳ６５のチャネル幅の比と実質的に同じに形成されているので、半導体装置製造プロセスにおいて、製造ばらつきが発生して、ｐ−ＭＯＳ６３とｎ−ＭＯＳ６５のしきい値電圧が変動し、インバータ４３の論理しきい値電圧は変化するが、バイアス回路２１のｐ−ＭＯＳ２３とｎ−ＭＯＳ２５に接続された分割抵抗２７の中央ノード２９ａの電圧の変化も同様な傾向となり、出力される信号Ｓ３のデューティのばらつきに与える影響を小さくすることが可能である。

本発明の実施例２に係るデューティ調整回路について、図８を参照しながら説明する。図８はデューティ調整回路の具体的な回路構成を模式的に示すブロック回路図である。実施例１のバイアス回路２１とは、バイアス電圧を設定する電圧設定手段が異なる。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略する。

図８に示すように、デューティ調整回路２のバイアス回路７１において、バイアス電圧を設定するために、ＣＭＯＳ構成のインバータを使用した複数個の電圧設定手段７３が配置される。電圧設定手段７３のインバータは、図３に示すＣＭＯＳ構成のインバータと同様であって、ＣＭＯＳを構成するｐ−ＭＯＳ及びｎ−ＭＯＳのゲートとソース及びドレイン側とが接続され、このゲートはマルチプレクサ３３の入力に接続されている。その他は、実施例1のデューティ調整回路１と同様である。

電圧設定手段７３は、ｐ−ＭＯＳ及びｎ−ＭＯＳのゲートとソース及びドレイン側とが接続されることにより、チャネル幅の比に対応するＣＭＯＳ構成のインバータの論理しきい値電圧を出力する。本実施例では、実施例１の分割抵抗２７の各ノード２９に出力される電圧に対応するようにチャネル幅の比が設定されて、マルチプレクサ３３に入力される。

上述したように、デューティ調整回路２は、入力する信号Ｓ１が交流結合回路１１を通過した後、バイアス回路２１で、インバータを有する電圧設定手段７３を配置して、複数のバイアス電圧を発生させ、マルチプレクサ３３によりバイアス電圧を適宜選択付加して信号Ｓ２として、信号Ｓ２を波形整形回路４１を通すことにより、所望のデューティを有する信号Ｓ３として出力することが可能となる。すなわち、バイアス電圧を適宜選択することにより、所望のデューティを有する信号Ｓ３を出力することが可能となる。

また、インバータを有する電圧設定手段７３は、実施例1のｐ−ＭＯＳ２３とｎ−ＭＯＳ２５を両端に配置した分割抵抗２７の抵抗２８より、半導体基板上の占有面積を小さく作製することが可能なので、デューティ調整回路２は、デューティ調整回路１に比較して、面積効率を高めることが可能となる。

以上、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。

例えば、実施例のデューティ調整回路は、ＧＨｚを超える高速のクロック信号において、デューティ調整を行うことが可能であることを示したが、このデューティ調整回路は、ＧＨｚに限らず、ＭＨｚオーダーのデューティ調整も可能であることはいうまでもない。

本発明は、以下の付記に記載されるような構成が考えられる。
（付記１）信号の交流成分を通過させる交流結合回路と、電圧を発生可能な電圧設定手段と、前記電圧設定手段の出力が入力に接続され、選択された前記ノードの電圧を、出力抵抗を介して出力するスイッチ回路とを有して、前記スイッチ回路の出力が前記交流結合回路の出力に接続されたバイアス回路と、前記バイアス回路からの直流バイアス成分が付加された前記交流結合回路の出力の信号を入力し、整形された信号を出力する波形整形回路とを備えているデューティ調整回路。

（付記２） 前記スイッチ回路はマルチプレクサ回路である付記１に記載のデューティ調整回路。

本発明の実施例１に係るデューティ調整回路の基本構成を模式的に示すブロック図。 本発明の実施例１に係るデューティ調整回路の具体的な回路構成を模式的に示すブロック回路図。 本発明の実施例１に係るデューティ調整回路のＣＭＯＳインバータを示す回路図。 本発明の実施例１に係るデューティ調整回路の波形整形回路に入力する前の波形を模式的に示す波形図。 本発明の実施例１に係るデューティ調整回路の動作を説明するための模式的な波形図。 本発明の実施例１に係るデューティ調整回路の動作を説明するための模式的な波形図。 本発明の実施例１に係るデューティ調整回路の動作を説明するための模式的な波形図。 本発明の実施例２に係るデューティ調整回路の具体的な回路構成を模式的に示すブロック回路図。

符号の説明

１、２ デューティ調整回路
１１ 交流結合回路
１３ 容量
２１、７１ バイアス回路
２３、６３ ｐ−ＭＯＳ
２５、６５ ｎ−ＭＯＳ
２７ 分割抵抗
２８ 抵抗
２９ ノード
２９ａ 中央ノード
３３ マルチプレクサ
３４ セレクタ信号
３７ 出力抵抗
４１ 波形整形回路
４３ インバータ
７３ 電圧設定手段
Ｓ１、Ｓ２、Ｓ３ 信号
ＧＮＤ 接地電圧
Ｖｄｄ 電源電圧

Claims (4)

1. クロック信号の交流成分を通過させる交流結合回路と、
   ソースが高電位側電源に接続された第１のｐチャネルＭＯＳトランジスタと、ソースが
   低電位側電源に接続され、ゲートが前記第１のｐチャネルＭＯＳトランジスタのゲートに
   共通接続された第１のｎチャネルトランジスタと、前記第１のｐチャネルＭＯＳトランジ
   スタのドレインと前記第１のｎチャネルＭＯＳトランジスタのドレインとの間に直列接続
   された複数の抵抗素子とを有し、前記複数の抵抗素子同士の接続ノードの各々が電圧出力
   ノードの各々として機能し、前記電圧出力ノードのいずれかは前記第１のｐチャネルＭＯ
   Ｓトランジスタのドレインから前記第１のｎチャネルＭＯＳトランジスタのドレインに至
   るまでに発生する電圧降下の中央値を出力し、前記中央値を出力する前記電圧出力ノード
   は前記第１のｐチャネルＭＯＳトランジスタのゲート及び前記第１のｎチャネルＭＯＳト
   ランジスタのゲートに接続される電圧設定手段と、
   前記電圧出力ノードの各々が入力されて、前記電圧出力ノードのいずれか一つを選択し
   、選択された前記電圧出力ノードの電圧を出力抵抗を介して出力するスイッチ回路と、
   ソースが高電位側電源に接続された第２のｐチャネルＭＯＳトランジスタと、ソースが
   低電位側電源に接続され、ドレインが前記第２のｐチャネルＭＯＳトランジスタのドレイ
   ンに接続され、ゲートが前記第２のｐチャネルＭＯＳトランジスタのゲートに共通接続さ
   れた第２のｎチャネルＭＯＳトランジスタとを有し、前記第２のｐチャネルＭＯＳトラン
   ジスタのゲート及び前記第２のｎチャネルＭＯＳトランジスタのゲートに、前記交流結合
   回路の出力及び前記スイッチ回路の出力が接続され波形整形回路とを具備し、
   前記第１のｐチャネルＭＯＳトランジスタ及び前記第１のｎチャネルＭＯＳトランジス
   タとのチャネル幅の比が、前記第２のｐチャネルＭＯＳトランジスタ及び前記第２のｎチ
   ャネルＭＯＳトランジスタとのチャネル幅の比に実質的に等しいことを特徴とするデュー
   ティ調整回路。
2. 前記複数の抵抗素子の各々は、実質的に同じ抵抗値であり、前記複数の抵抗素子の数は
   偶数個であることを特徴とする請求項１に記載のデューティ調整回路。
3. 前記分割抵抗の各抵抗は、実質的に同じ抵抗値を有する偶数個で構成されていることを
   特徴とする請求項２に記載のデューティ調整回路。
4. 前記第２のｐチャネルＭＯＳトランジスタと前記第２のｎチャネルＭＯＳトランジスタ
   とがインバータを構成し、前記波形整形回路は前記インバータと同じ構成のインバータを
   複数有し、前記複数のインバータ同士が直列に接続されていることを特徴とする請求項１
   乃至３のいずれか１項に記載のデューティ調整回路。

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