JP2004157770A - 演算処理装置 - Google Patents

Abstract

【課題】Ｄ／Ａ変換回路を内蔵したワンチップマイクロコンピュータにおいて、入力アナログ信号をＤ／Ａ変換してデジタル信号を得る際に、Ｄ／Ａ変換回路を一時的に動作させてデジタル信号を得るようにする。
【解決手段】入力アナログ信号をデジタル信号に変換するＡ／Ｄコンバータ１２と、このデジタル信号を受けると共にＡ／Ｄ変換回路１２の動作を制御するＣＰＵ１１と、上記入力アナログ信号と比較用アナログ信号とを比較し、この比較結果に応じて割込要求を発生しＣＰＵ１１に与える割込要求発生回路２０とを具備し、ＣＰＵ１１は、割込要求発生回路２０から割込要求が与えられた際に、Ａ／Ｄ変換回路１２を動作させて入力アナログ信号をデジタル信号に変換させる。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
この発明は、Ａ／Ｄ変換回路を内蔵した演算処理装置に係り、特にＡ／Ｄ変換回路で変換されるアナログ信号の信号レベルに応じて処理内容を変えるようにした演算処理装置に関する。
【０００２】
【従来の技術】
図６は、Ａ／Ｄコンバータ（Ａ／Ｄ変換回路）を内蔵した従来のワンチップマイクロコンピュータ（演算処理装置）の概略的な構成を示すブロック図である。ＣＰＵ（中央演算処理回路）６１は、Ａ／Ｄコンバータ６２に対して制御データを供給し、その動作を制御する。Ａ／Ｄコンバータ６２は、ＣＰＵ６１から送られる制御データに応じ、複数チャネル（ＣＨ０〜ＣＨｎ）の中から１つのアナログ信号を選択し、選択したアナログ信号をデジタル信号に変換する。この変換結果はＣＰＵ６１に送られる。また、Ａ／Ｄコンバータ６２は、割込コントローラ６３に対して割込要求を出す。割込コントローラ６３は、Ａ／Ｄコンバータ６２から複数の割込りがあった場合にこれら割込りの優先順位を決定し、ＣＰＵ６１に対して割込要求を掛ける。
【０００３】
このような構成のワンチップマイクロコンピュータにおいて、複数チャネルのアナログ信号の信号レベル（電圧レベル）を監視し、その値に応じて処理内容を変える場合、Ａ／Ｄコンバータ６２を用いてこれら複数チャネルのアナログ信号をデジタル信号に変換し、この変換された値をある特定の値と比較し、その比較結果に基づいて処理内容を変えるようにＣＰＵ６１がプログラムされる。
【０００４】
この場合、アナログ信号の信号レベルを監視するために、Ａ／Ｄコンバータ６２を常時、繰り返して動作させるか、あるいはソフトタイマー等を用いてＡ／Ｄコンバータ６２を間欠的に動作させることで、アナログ信号をデジタル信号に変換する。
【０００５】
しかし、Ａ／Ｄコンバータ６２を常時、繰り返して動作させる場合には、Ａ／Ｄコンバータ６２に常時、電流が流れ、消費電流が増大するという不都合がある。
【０００６】
他方、Ａ／Ｄコンバータ６２を間欠的に動作させる場合は、ソフトウエアによって制御するために、ＣＰＵ６１の負担が増大するという不都合がある。
【０００７】
【発明が解決しようとする課題】
このように、従来では、アナログ信号の信号レベルを監視し、その値に応じて処理内容を変える場合に、Ａ／Ｄコンバータを常時、繰り返して動作させるか、あるいはソフトタイマー等を用いて間欠的に動作させるようにしているので、低消費電力化とＣＰＵの負担軽減の両方を共に満足させることができないという問題がある。
この発明は上記のような事情を考慮してなされたものであり、その目的は、低消費電力化と演算処理回路の負担軽減化とを共に満足させることができる演算処理装置を提供することである。
【０００８】
【課題を解決するための手段】
この発明の演算処理装置は、入力アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路と、上記Ａ／Ｄ変換回路から出力されるデジタル信号を受けると共に上記Ａ／Ｄ変換回路の動作を制御する演算処理回路と、上記入力アナログ信号と比較用アナログ信号とを比較し、この比較結果に応じて割込要求を発生し上記演算処理回路に与える割込要求発生回路とを具備し、上記演算処理回路は、上記割込要求発生回路から割込要求が与えられた際に、上記Ａ／Ｄ変換回路を動作させて上記入力アナログ信号をデジタル信号に変換させ、この変換結果を受けることを特徴とする。
【０００９】
この発明の演算処理装置は、入力アナログ信号を、第１の電圧刻みを有する複数の比較用アナログ信号と比較することで上記入力アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路と、上記Ａ／Ｄ変換回路から出力されるデジタル信号を所定のデジタル信号と比較すると共に上記Ａ／Ｄ変換回路の動作を制御する演算処理回路と、上記入力アナログ信号を、上記第１の電圧刻みよりも大きな第２の電圧刻みを有する複数の比較用アナログ信号と比較し、この比較結果に応じて割込要求を発生し上記演算処理回路に与える割込要求発生回路とを具備し、上記演算処理回路は、上記割込要求発生回路から割込要求が与えられた際に、上記Ａ／Ｄ変換回路を動作させて上記入力アナログ信号をデジタル信号に変換させ、この変換結果を受けることを特徴とする。
【００１０】
【発明の実施の形態】
以下、図面を参照してこの発明を実施の形態により詳細に説明する。
【００１１】
図１は、この発明の第１の実施の形態に係るワンチップマイクロコンピュータ（演算処理装置）の概略的な構成を示すブロック図である。
【００１２】
ＣＰＵ（中央演算処理回路）１１は、Ａ／Ｄコンバータ（Ａ／Ｄ変換回路）１２に対して制御データを供給してその動作を制御する。Ａ／Ｄコンバータ１２は、ＣＰＵ１１から送られる制御データに応じ、複数チャネル（ＣＨ０〜ＣＨｎ）の中から１つのアナログ信号を選択し、選択したアナログ信号をデジタル信号に変換する。この変換結果はＣＰＵ１１に送られる。
【００１３】
また、Ａ／Ｄコンバータ１２は、割込コントローラ１３に対して割込要求を出す。割込コントローラ１３は、Ａ／Ｄコンバータ１２からの割込要求に基づきＣＰＵ１１に対して割込要求を掛ける。
【００１４】
さらに、この実施形態のワンチップマイクロコンピュータには、上記複数チャネルのアナログ信号の値を検出し、この検出結果に基づいて割込コントローラ１３に対して割込要求を出す割込要求発生回路２０が設けられている。この割込要求発生回路２０の動作はＣＰＵ１１によって制御される。
上記割込要求発生回路２０は、複数チャネルの中から１つのアナログ信号を選択して出力するアナログ信号選択回路２１と、このアナログ信号選択回路２１から出力されるアナログ信号と後述するＤ／Ａコンバータから出力される比較用アナログ信号との大小比較を行うコンパレータ（第２の比較回路）２２と、このコンパレータ２２における比較結果が入力され、この比較結果に基づいて割込コントローラ１３に対して割込要求を出すと共にＤ／Ａコンバータから出力される比較用アナログ信号に対応したデジタル信号の更新を行うＤ／Ａ制御・割込要求制御回路（第２の制御回路）２３と、このＤ／Ａ制御・割込要求制御回路２３で更新されるデジタル信号が入力され、このデジタル信号をＤ／Ａ変換して先の比較用アナログ信号を出力するＤ／Ａコンバータ（Ｄ／Ａ変換回路）２４とから構成されている。
【００１５】
なお、上記ＣＰＵ１１、Ａ／Ｄコンバータ１２、割込コントローラ１３及び割込要求発生回路２０は全て１個の半導体チップ上に集積化されている。
【００１６】
このような構成のワンチップマイクロコンピュータを電池で駆動される電子機器に使用し、電池電圧が所定値よりも低下した際にこれを外部に知らせるような処理を行う場合の動作について以下に説明する。なお、電池電圧もしくはその分割電圧がアナログ信号として例えばチャネルＣＨ０に入力され、電池電圧の標準値が４．５Ｖであり、この値が１．６Ｖ以下に低下した際にこれを認識可能とさせるような処理を行うものとする。
【００１７】
チャネルＣＨ０のアナログ信号は、割込要求発生回路２０内のアナログ信号選択回路２１で選択され、コンパレータ２２に入力される。
【００１８】
一方、Ｄ／Ａ制御・割込要求制御回路２３からはデジタル信号の初期値が出力され、Ｄ／Ａコンバータ２４に出力電圧設定用の信号として入力される。そして、Ｄ／Ａコンバータ２４によりこのデジタル信号の初期値がＤ／Ａ変換され、比較用アナログ信号が生成される。この比較用アナログ信号はコンパレータ２２に入力され、アナログ信号選択回路２１で選択されたアナログ信号と比較される。この比較結果はＤ／Ａ制御・割込要求制御回路２３に入力される。
【００１９】
ここで、比較用アナログ信号の電圧値と比べ、アナログ信号選択回路２１で選択されたアナログ信号の電圧値が大きい場合、すなわち電池電圧が十分に高い場合には、Ｄ／Ａ制御・割込要求制御回路２３では割込要求は生成されず、ＣＰＵ１１には割込要求が掛からないので、Ａ／Ｄコンバータ１２は起動されない。また、Ｄ／Ａ制御・割込要求制御回路２３から出力されるデジタル信号も更新されない。
【００２０】
一方、電池電圧が低下し、Ｄ／Ａ制御・割込要求制御回路２３から出力されるデジタル信号の初期値に対応した比較用アナログ信号の電圧値に比べ、アナログ信号選択回路２１で選択されたアナログ信号の電圧値が小さい場合には、Ｄ／Ａコンバータ２４で生成された以前の比較用アナログ信号に比べて電圧値が小さくなるように、Ｄ／Ａ制御・割込要求制御回路２３から出力されるデジタル信号が更新される。そして、この更新されたデジタル信号がＤ／Ａコンバータ２４に入力されることで、Ｄ／Ａコンバータ２４からは新たな比較用アナログ信号が生成される。この比較用アナログ信号はコンパレータ２２に入力され、アナログ信号と比較される。
【００２１】
ここで、コンパレータ２２でアナログ信号と比較される比較用アナログ信号は、最大値である例えば３．１５Ｖから例えば０．４５Ｖの電圧刻みで低下するように順次生成される。そして、コンパレータ２２で比較された結果、電池電圧の値がその検出値である１．６Ｖよりも０．２Ｖ高い１．８Ｖに達したことが検出されると、Ｄ／Ａ制御・割込要求制御回路２３で割込要求が生成される。ここで生成された割込要求が割込コントローラ１３を介してＣＰＵ１１に入力されると、ＣＰＵ１１に割込要求が掛かり、ＣＰＵ１１で電池電圧の検出動作が開始される。
【００２２】
すなわち、上記の割込要求が掛かると、ＣＰＵ１１からＡ／Ｄコンバータ１２に対して制御データが送られ、Ａ／Ｄコンバータ１２が起動される。起動後、Ａ／Ｄコンバータ１２ではチャネルＣＨ０のアナログ信号が選択され、この選択されたアナログ信号がデジタル信号に変換される。この変換結果はＣＰＵ１１に取り込まれる。ここで、ＣＰＵ１１からＡ／Ｄコンバータ１２に対して送られる制御データには、Ａ／Ｄ変換の開始タイミング、変換時間、チャネルの切り換えを設定するデータ等が含まれており、この制御データに応じて、Ａ／Ｄコンバータ１２ではアナログ信号のＡ／Ｄ変換が繰り返し行われ、その都度、変換結果がＣＰＵ１１に送られる。
【００２３】
Ａ／Ｄコンバータ１２は逐次比較方式または一括比較方式のいずれでもよく、特に逐次比較方式の場合、アナログ信号をＡ／Ｄ変換する際に、アナログ信号は、先のＤ／Ａコンバータ２４で生成される比較用アナログ信号の電圧刻みである０．４５Ｖよりも細かい（小さい）例えば３．６ｍＶの電圧刻みのアナログ電圧と順次比較されることでＡ／Ｄ変換される。このことは、Ａ／Ｄコンバータ１２でＡ／Ｄ変換されるデジタル信号のビット数は、割込要求発生回路２０内のＤ／Ａ制御・割込要求制御回路２３から出力されるデジタル信号のビット数よりも多いことを意味し、Ａ／Ｄコンバータ１２では電池電圧が高精度でデジタル信号に変換される。
【００２４】
そして、Ａ／Ｄコンバータ１２で変換されたデジタル信号が電池電圧の低下検出値である１．６Ｖに対応したもの、もしくは１．６Ｖよりも小さいものである場合、この後、ＣＰＵ１１ではこのデジタル信号が送られることで、電池電圧が低下したことを外部に知らせるための処理動作が開始される。この処理動作により、例えば図示しない表示装置により、電池電圧が低下したことが表示される。ＣＰＵ１１における処理動作はＲＯＭに格納されたプログラムに基づいて制御される。このプログラムＲＯＭは、上記ＣＰＵ１１、Ａ／Ｄコンバータ１２、割込コントローラ１３及び割込要求発生回路２０と共に１個の半導体チップ上に集積化されていてもよく、あるいは別チップとしてもよい。
【００２５】
このように、上記第１の実施形態のワンチップマイクロコンピュータでは、割込要求発生回路２０によって電池電圧を大まかな電圧刻みで検出し、その値が低下を検出すべき値に近づいた時点で割込コントローラ１３を介してＣＰＵ１１に割込りを掛け、割込りが掛かった後にＡ／Ｄコンバータ１２を起動させて電池電圧を高精度でＡ／Ｄ変換するようにしたものである。
【００２６】
図２は、図１中のＡ／Ｄコンバータ１２の具体的な構成を示すブロック図である。なお、このＡ／Ｄコンバータ１２は逐次比較方式の場合を示しているが、先に説明したように一括比較方式のものであってもよい。また、割込コントローラ１３に対して割込要求を出す回路部分は図示を省略している。
このＡ／Ｄコンバータ１２は、電圧分割回路３１、電圧選択回路３２、コンパレータ（第１の比較回路）３３及び電圧選択制御・デジタル信号（Ｄ）出力回路（第１の制御回路）３４とを有している。
【００２７】
このＡ／Ｄコンバータ１２が例えば１０ビットのデジタル信号を出力するものである場合、電圧分割回路３１には、基準電圧Ｖｒｅｆのノードと接地電圧のノードとの間に直列接続された１００１個の抵抗Ｒ１が設けられている。そして、この直列抵抗の一端と基準電圧Ｖｒｅｆのノードとの間にはＰＭＯＳトランジスタＰ１が、直列抵抗の他端と接地電圧のノードとの間にはＮＭＯＳトランジスタＮ１がそれぞれ挿入されている。上記両トランジスタＰ１、Ｎ１は、このＡ／Ｄコンバータ１２の起動時にそれぞれ導通状態にされる。そして、上記両トランジスタＰ１、Ｎ１が導通状態のときに基準電圧Ｖｒｅｆが１００１個の抵抗Ｒ１によって分割され、１０００通りの分割電圧が生成される。ここで上記基準電圧Ｖｒｅｆの値が例えば３．６Ｖであるとすると、０Ｖから３．６Ｖの間で３．６ｍＶ（３．６Ｖ÷１０００通り）刻みの分割電圧が生成される。
【００２８】
電圧分割回路３１で生成された分割電圧は電圧選択回路３２によっていずれか１つが選択され、この選択された分割電圧がコンパレータ３３によってアナログ信号と比較される。そして、この比較結果が電圧選択制御・デジタル信号出力回路３４に入力される。電圧選択制御・デジタル信号出力回路３４からは、コンパレータ３３の比較結果に基づいて電圧選択回路３２の選択動作を制御するための制御信号が出力されると共に、分割電圧とアナログ信号との一致が検出された後に最終的なデジタル信号が確定され、このデジタル信号が出力される。
【００２９】
ここで、電圧分割回路３１内の抵抗Ｒ１の直列抵抗値は、例えば数十ＫΩ程度に設定されている。このように、電圧分割回路３１内で直列接続されている抵抗Ｒ１の直列抵抗値を数十ＫΩ程度と比較的低い値に設定されることで、各抵抗Ｒ１に流れる電流が十分に確保され、電圧選択回路３２で以前とは異なる分割電圧が選択された際にコンパレータ３３に入力される分割電圧の値が速やかに変化するようになり、これによって高速にＡ／Ｄ変換することが可能になる。
【００３０】
図３は、図１中のＤ／Ａコンバータ２４の具体的な構成を示すブロック図である。このＤ／Ａコンバータ２４は電圧分割回路４１と電圧選択回路４２とを有している。
【００３１】
このＤ／Ａコンバータ２４が例えば３ビットのデジタル信号をＤ／Ａ変換するものである場合、電圧分割回路４２には、基準電圧Ｖｒｅｆのノードと接地電圧のノードとの間に直列接続された９個の抵抗Ｒ２が設けられている。そして、これら９個の抵抗Ｒ２によって基準電圧Ｖｒｅｆが分割され、８通りの分割電圧が生成される。ここで上記基準電圧Ｖｒｅｆの値を先のＡ／Ｄコンバータ１２の場合と同様に３．６Ｖであるとすると、０Ｖから３．６Ｖの間で０．４５Ｖ（３．６Ｖ÷８通り）刻みの分割電圧が生成される。
【００３２】
電圧分割回路４１で生成された分割電圧は、電圧選択回路４２でデジタル信号に応じていずれか１つが選択され、この選択された分割電圧が比較用アナログ信号として出力される。
【００３３】
ここで、電圧分割回路４１内の抵抗Ｒ２の直列抵抗値は、先の抵抗Ｒ１の直列抵抗値である数十ＫΩ程度よりも大きい例えば数百ＫΩ程度に設定されている。このように、抵抗Ｒ２の直列抵抗値を抵抗Ｒ１の直列抵抗値よりも高くしてもよい理由は次の通りである。つまり、割込要求発生回路２０内のコンパレータ２２で比較される比較用アナログ信号の電圧値は高々８通りであり、コンパレータ２２における電圧比較回数はＡ／Ｄコンバータ１２に比べて少ないので、Ａ／Ｄコンバータ１２ほどは高速性が要求されないためである。また、抵抗Ｒ２の直列抵抗値を高くすることで、電圧分割回路４１、ひいては割込要求発生回路２０の消費電流を削減できるからである。
【００３４】
図４は、上記第１の実施の形態によるワンチップマイクロコンピュータが集積化された半導体チップの一部分を抽出して示す平面図である。半導体チップ５０上には、ＣＰＵ１１、Ａ／Ｄコンバータ１２、割込コントローラ１３及び割込要求発生回路２０の他にタイマー等が集積される。また、制御用プログラムを格納するプログラムＲＯＭが集積される場合もある。半導体チップ５０上の周囲には多数のパッド５１が配列されている。Ａ／Ｄコンバータ１２にはアナログ信号が入力されるので、パッド５１との間の配線をできるだけ短くするために、Ａ／Ｄコンバータ１２はパッド５１の近傍に配置され、特に半導体チップ５０の１つの角部に配置される場合が多い。また、割込要求発生回路２０にもアナログ信号が入力されるので、パッド５１との間の配線をできるだけ短くするため、割込要求発生回路２０はＡ／Ｄコンバータ１２の隣に配置される。
【００３５】
このように、Ａ／Ｄコンバータ１２で高速なＡ／Ｄ変換を実現するためには、電圧分割回路３１内で直列に接続されている抵抗Ｒ１の直列抵抗値を比較的低い値に設定する必要があり、Ａ／Ｄコンバータ１２における消費電流は大きくなる。
【００３６】
しかし、第１の実施の形態によれば、従来のようにＡ／Ｄコンバータ１２を常時、動作させるのではなく、割込要求発生回路２０による割込みが掛かった後の必要な期間にのみ動作させるようにしており、かつ割込要求発生回路２０において消費電流が大きなＤ／Ａコンバータ２４も大きな抵抗値を持つ抵抗によって構成されており、この割込要求発生回路２０の消費電流を少なくすることができるので、従来のようにＡ／Ｄコンバータを常時、動作させる場合と比べて、大幅に消費電流を削減することができる。
【００３７】
また、割込要求発生回路２０によって外部のアナログ信号を検出し、その結果に基づいてＣＰＵ１１に割込みを掛けるようにしているので、従来のようにソフトタイマー等を用いてＡ／Ｄコンバータを間欠的に動作させる場合よりもＣＰＵ１１の負担を軽減することができる。
【００３８】
この結果、上記第１の実施の形態のワンチップマイクロコンピュータでは、低消費電力化とＣＰＵの負担軽減の両方を共に満足させることができる。
【００３９】
図５は、この発明の第２の実施の形態によるＡ／Ｄコンバータ１２の構成を示すブロック図である。上記第１の実施の形態では、電圧選択回路３２によって１つの分割電圧を選択し、この選択された分割電圧を１つのコンパレータ３３で比較し、この比較結果を電圧選択制御・デジタル信号出力回路３４に入力する場合を説明した。
【００４０】
これに対して、この第２の実施の形態によるＡ／Ｄコンバータ１２では、電圧選択回路３２´によって互いに異なる２つの分割電圧を並行して選択し、この選択された２つの分割電圧を２つのコンパレータ３３Ａ、３３Ｂでそれぞれ異なるチャネルのアナログ信号と比較し、それぞれの比較結果を２つの電圧選択制御・デジタル信号出力回路３４Ａ、３４Ｂに入力することで、同時に２つのチャネルのアナログ信号をデジタル信号に変換するようにしたものである。その他の点については第１の実施の形態と同様なので説明は省略する。
この第２の実施の形態では、Ａ／Ｄコンバータ１２で２つのアナログ信号を並行してデジタル信号に変換することができるので、同時に２つのアナログ信号の信号レベルに応じて処理内容を変えるような場合に、処理の高速化を図ることができる。
【００４１】
また、このようにＡ／Ｄコンバータ１２で２つのアナログ信号をデジタル信号に変換する場合、割込要求発生回路２０内のアナログ信号選択回路２１はこの２つのアナログ信号を交互に選択するように制御され、アナログ信号選択回路２１から選択出力されるアナログ信号に対応した比較用アナログ信号がＤ／Ａコンバータ２４から出力されるようにＤ／Ａ制御・割込要求制御回路２３の動作が選択される。
【００４２】
なお、この発明は上記した各実施の形態に限定されるものではなく種々の変形が可能であることはいうまでもない。例えばＡ／Ｄコンバータ１２は１０ビットのデジタル信号を出力するものである場合について説明したが、これは１０ビット以上もしくは１０ビット未満のデジタル信号を出力するように構成されていてもよい。また、Ａ／Ｄコンバータ１２内の電圧分割回路３１は０Ｖから３．６Ｖの間で３．６ｍＶ刻みの分割電圧を生成する場合について説明したが、これ以外の電圧刻みで分割電圧を生成するように構成されていてもよい。
【００４３】
さらに、割込要求発生回路２０内のＤ／Ａコンバータ２４が３ビットのデジタル信号をＤ／Ａ変換するものである場合につて説明したが、３ビット以外のビット数のデジタル信号をＤ／Ａ変換するように構成されていてもよい。
【００４４】
さらに上記各実施の形態では、外部のアナログ信号として電池電圧をＡ／Ｄ変換し、この変換されたデジタル信号に基づいて電池電圧の低下を外部に知らせるような処理を行う場合について説明したが、これは他に例えば自動車ではエンジン冷却水の温度センサ、油圧センサ等のアナログ信号をＡ／Ｄ変換し、この変換されたデジタル信号に基づいてそれぞれの状態を外部に知らせるような処理を行うものにも容易に実施できることはもちろんである。
【００４５】
【発明の効果】
以上説明したようにこの発明によれば、低消費電力化と演算処理回路の負担軽減化とを共に満足させることができる演算処理装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係るワンチップマイクロコンピュータの概略的な構成を示すブロック図。
【図２】図１中のＡ／Ｄコンバータの具体的な構成を示すブロック図。
【図３】図１中のＤ／Ａコンバータの具体的な構成を示すブロック図。
【図４】第１の実施の形態によるワンチップマイクロコンピュータが集積化された半導体チップの一部分を示す平面図。
【図５】この発明の第２の実施の形態によるＡ／Ｄコンバータの構成を示すブロック図。
【図６】Ａ／Ｄコンバータを内蔵した従来のワンチップマイクロコンピュータの概略的な構成を示すブロック図。
【符号の説明】
１１…ＣＰＵ（中央演算処理回路）、
１２…Ａ／Ｄコンバータ、
１３…割込コントローラ、
２０…割込要求発生回路、
２１…アナログ信号選択回路、
２２…コンパレータ（第２の比較回路）、
２３…Ｄ／Ａ制御・割込要求制御回路（第２の制御回路）、
２４…Ｄ／Ａコンバータ（Ｄ／Ａ変換回路）、
３１…電圧分割回路、
３２，３２´…電圧選択回路、
３３，３３Ａ，３３Ｂ…コンパレータ（第１の比較回路）、
３４，３４Ａ，３４Ｂ…電圧選択制御・デジタル信号出力回路（第１の制御回路）、
Ｒ１，Ｒ２…抵抗、
Ｐ１…ＰＭＯＳトランジスタ、
Ｎ１…ＮＭＯＳトランジスタ。

Claims (14)

1. 入力アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路と、
   上記Ａ／Ｄ変換回路から出力されるデジタル信号を受けると共に上記Ａ／Ｄ変換回路の動作を制御する演算処理回路と、
   上記入力アナログ信号と比較用アナログ信号とを比較し、この比較結果に応じて割込要求を発生し上記演算処理回路に与える割込要求発生回路とを具備し、
   上記演算処理回路は、上記割込要求発生回路から割込要求が与えられた際に、上記Ａ／Ｄ変換回路を動作させて上記入力アナログ信号をデジタル信号に変換させ、この変換結果を受けることを特徴とする演算処理装置。
2. 前記Ａ／Ｄ変換回路は、
   第１のノードと第２のノードとの間に直列に接続された複数の第１の抵抗を含み、第１、第２のノードの間の電圧を複数に分割する第１の電圧分割回路と、
   上記第１の電圧分割回路で分割された複数の分割電圧を選択する電圧選択回路と、
   上記電圧選択回路で選択された分割電圧と前記入力アナログ信号とを比較する第１の比較回路と、
   上記第１の比較回路の比較結果を受け、この比較結果に応じて前記アナログ信号に対応したデジタル信号を発生すると共に上記電圧選択回路の動作を制御する第１の制御回路とを有することを特徴とする請求項１記載の演算処理装置。
3. 前記割込要求発生回路は、
   供給されるデジタル信号をアナログ信号に変換して前記比較用アナログ信号を出力するＤ／Ａ変換回路と、
   前記入力アナログ信号と上記Ｄ／Ａ変換回路で変換された比較用アナログ信号とを比較する第２の比較回路と、
   上記第２の比較回路の比較結果を受け、この比較結果に応じて前記割込要求を発生すると共に、この比較結果に応じて上記Ｄ／Ａ変換回路に供給される上記デジタル信号を更新する第２の制御回路とを有することを特徴とする請求項２記載の演算処理装置。
4. 前記Ｄ／Ａ変換回路は、
   第１のノードと第２のノードとの間に直列に接続された複数の第２の抵抗を含み、第１、第２のノードの間の電圧を複数に分割する第２の電圧分割回路を含んでいることを特徴とする請求項３記載の演算処理装置。
5. 前記複数の第２の抵抗の直列抵抗の値が、前記複数の第１の抵抗の直列抵抗の値に比べて大きいことを特徴とする請求項４記載の演算処理装置。
6. 前記複数の第２の抵抗の個数が、前記複数の第１の抵抗の個数に比べて少ないことを特徴とする請求項４記載の演算処理装置。
7. 前記Ａ／Ｄ変換回路、演算処理回路及び入力検知・割込要求発生回路が１個の半導体チップ上に集積化されており、前記Ａ／Ｄ変換回路は上記半導体チップの１つの角部に配置され、かつ前記入力検知・割込要求発生回路が上記Ａ／Ｄ変換回路の隣に配置されていることを特徴とする請求項１記載の演算処理装置。
8. 入力アナログ信号を、第１の電圧刻みを有する複数の比較用アナログ信号と比較することで上記入力アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路と、
   上記Ａ／Ｄ変換回路から出力されるデジタル信号を所定のデジタル信号と比較すると共に上記Ａ／Ｄ変換回路の動作を制御する演算処理回路と、
   上記入力アナログ信号を、上記第１の電圧刻みよりも大きな第２の電圧刻みを有する複数の比較用アナログ信号と比較し、この比較結果に応じて割込要求を発生し上記演算処理回路に与える割込要求発生回路とを具備し、
   上記演算処理回路は、上記割込要求発生回路から割込要求が与えられた際に、上記Ａ／Ｄ変換回路を動作させて上記入力アナログ信号をデジタル信号に変換させ、この変換結果を受けることを特徴とする演算処理装置。
9. 前記Ａ／Ｄ変換回路は、
   第１のノードと第２のノードとの間に直列に接続された複数の第１の抵抗を含み、第１、第２のノードの間の電圧を複数に分割して第１の電圧刻みを有する前記複数の比較用アナログ信号を発生する第１の電圧分割回路と、
   上記第１の電圧分割回路で発生された複数の比較用アナログ信号を選択する電圧選択回路と、
   上記電圧選択回路で選択された比較用アナログ信号と前記入力アナログ信号とを比較する第１の比較回路と、
   上記第１の比較回路の比較結果を受け、この比較結果に応じて前記入力アナログ信号に対応したデジタル信号を発生すると共に上記電圧選択回路の動作を制御する第１の制御回路とを有することを特徴とする請求項８記載の演算処理装置。
10. 前記割込要求発生回路は、
    供給されるデジタル信号をアナログ信号に変換して第２の電圧刻みを有する前記複数の比較用アナログ信号の１つを出力するＤ／Ａ変換回路と、
    前記入力アナログ信号と上記Ｄ／Ａ変換回路から出力される比較用アナログ信号とを比較する第２の比較回路と、
    上記第２の比較回路の比較結果を受け、この比較結果に応じて前記割込要求を発生すると共に、この比較結果に応じて上記Ｄ／Ａ変換回路に供給される上記デジタル信号を更新する第２の制御回路とを有することを特徴とする請求項９記載の演算処理装置。
11. 前記Ｄ／Ａ変換回路は、
    第１のノードと第２のノードとの間に直列に接続された複数の第２の抵抗を含み、第１、第２のノードの間の電圧を複数に分割して第２の電圧刻みを有する前記複数の比較用アナログ信号を発生する第２の電圧分割回路を含んでいることを特徴とする請求項１０記載の演算処理装置。
12. 前記複数の第２の抵抗の直列抵抗の値が、前記複数の第１の抵抗の直列抵抗の値に比べて大きいことを特徴とする請求項１１記載の演算処理装置。
13. 前記複数の第２の抵抗の個数が、前記複数の第１の抵抗の個数に比べて少ないことを特徴とする請求項１１記載の演算処理装置。
14. 前記Ａ／Ｄ変換回路、演算処理回路及び割込要求発生回路が１個の半導体チップ上に集積化されており、前記Ａ／Ｄ変換回路は上記半導体チップの１つの角部に配置され、かつ前記割込要求発生回路が上記Ａ／Ｄ変換回路の隣に配置されていることを特徴とする請求項８記載の演算処理装置。

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