JP7337561B2 - アナログスイッチ回路、ボリウム回路、半導体集積回路 - Google Patents

アナログスイッチ回路、ボリウム回路、半導体集積回路 Download PDF

Info

Publication number
JP7337561B2
JP7337561B2 JP2019117292A JP2019117292A JP7337561B2 JP 7337561 B2 JP7337561 B2 JP 7337561B2 JP 2019117292 A JP2019117292 A JP 2019117292A JP 2019117292 A JP2019117292 A JP 2019117292A JP 7337561 B2 JP7337561 B2 JP 7337561B2
Authority
JP
Japan
Prior art keywords
voltage
power supply
main
terminal
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019117292A
Other languages
English (en)
Other versions
JP2021005750A (ja
Inventor
光輝 酒井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2019117292A priority Critical patent/JP7337561B2/ja
Priority to US16/908,870 priority patent/US11146226B2/en
Publication of JP2021005750A publication Critical patent/JP2021005750A/ja
Application granted granted Critical
Publication of JP7337561B2 publication Critical patent/JP7337561B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G7/00—Volume compression or expansion in amplifiers
    • H03G7/06—Volume compression or expansion in amplifiers having semiconductor devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
    • H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0088—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using discontinuously variable devices, e.g. switch-operated
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0018—Special modifications or use of the back gate voltage of a FET
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0054—Gating switches, e.g. pass gates

Landscapes

  • Electronic Switches (AREA)
  • Attenuators (AREA)

Description

本発明は、アナログスイッチ回路に関する。
アナログ信号を扱う電子回路には、アナログ信号の伝達、遮断を切り替えるためのアナログスイッチが用いられる。アナログスイッチはＣＭＯＳ（Complementary Metal Oxide Semiconductor）スイッチあるいはトランスファゲートとも称される。図１は、アナログスイッチ１０の基本構成を示す図である。アナログスイッチ１０は、並列接続されるＮＭＯＳ（N-channel MOS）トランジスタ１２とＰＭＯＳ（P-channel MOS）トランジスタ１４を含む。制御信号ＣＮＴがハイのとき、ＮＭＯＳトランジスタ１２のゲートに電源電圧ＶＤＤが、ＰＭＯＳトランジスタ１４のゲートに接地電圧ＶＳＳが印加され、アナログスイッチ１０がオン状態となる。反対に、制御信号ＣＮＴがローのとき、ＮＭＯＳトランジスタ１２のゲートに接地電圧ＶＳＳが、ＰＭＯＳトランジスタ１４のゲートに電源電圧ＶＤＤが印加され、アナログスイッチ１０がオフ状態となる。非特許文献１には、入力端子ＩＮと出力端子ＯＵＴを入れ替え可能なアナログスイッチが開示されている。
特開２０１８－５０２８９号公報
新日本無線、４回路アナログスイッチデータシート、［online］、インターネット＜URL：https://www.njr.co.jp/products/semicon/PDF/NJU4066B_J.pdf＞
高電圧が入力されるアプリケーションでは、ＣＭＯＳスイッチを、高耐圧素子で構成する必要がある。ところが高耐圧プロセスは、低耐圧プロセスに比べてコストが高くなり、またトランジスタの集積度が低下する。
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの耐圧よりも高い入力電圧を伝送可能なアナログスイッチ回路の提供にある。
本発明のある態様は、制御信号に応じてオン、オフが切り替え可能なアナログスイッチ回路に関する。アナログスイッチ回路は、入力電圧を受けるメイン入力端子と、出力端子と、上側電源電圧を受ける上側電源端子と、下側電源電圧を受ける下側電源端子と、メイン入力端子と出力端子の間に並列に設けられたメインＮＭＯＳトランジスタおよびメインＰＭＯＳトランジスタと、上側電源電圧と入力電圧に応じたハイサイド電圧、または入力電圧と下側電源電圧に応じたローサイド電圧を生成する電圧生成回路を含み、ハイサイド電圧およびローサイド電圧にもとづいて、メインＮＭＯＳトランジスタおよびメインＰＭＯＳトランジスタそれぞれのゲートおよびバックゲートを制御可能に構成されるコントローラと、を備える。
本発明の別の態様もまた、アナログスイッチ回路である。このアナログスイッチ回路は、入力電圧を受けるメイン入力端子と、出力端子と、上側電源電圧を受ける上側電源端子と、下側電源電圧を受ける下側電源端子と、メイン入力端子と出力端子の間に並列に設けられたＮＭＯＳトランジスタおよびＰＭＯＳトランジスタと、ＮＭＯＳトランジスタのゲートに、ハイサイド電圧とローサイド電圧のうち制御信号に応じた一方を印加する第１ドライバと、ＰＭＯＳトランジスタのゲートに、ハイサイド電圧とローサイド電圧のうち制御信号に応じた他方を印加する第２ドライバと、上側電源端子とハイサイド電圧が発生する第１出力ノードの間に設けられる第１抵抗と、上側電源端子と入力端子の間に直列に設けられる第２抵抗および第３抵抗と、ベースが第２抵抗と第３抵抗を接続する第１内部ノードに接続され、コレクタが第１出力ノードに接続されるＮＰＮ型の第１トランジスタと、第１トランジスタのエミッタと、入力端子の間に設けられる第４抵抗と、下側電源端子とローサイド電圧が発生する第２出力ノードの間に設けられる第５抵抗と、下側電源端子と入力端子の間に直列に設けられる第６抵抗および第７抵抗と、ベースが第６抵抗と第７抵抗を接続する第２内部ノードに接続され、コレクタが第２出力ノードに接続されるＰＮＰ型の第２トランジスタと、第２トランジスタのエミッタと、入力端子の間に設けられる第８抵抗と、を備える。
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明のある態様によれば、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの耐圧よりも高い入力電圧を伝送でき、また耐圧より大きい電源電圧下で使用できるようになる。
アナログスイッチの基本構成を示す図である。 実施の形態に係るアナログスイッチ回路の回路図である。 アナログスイッチ回路の構成例を示す回路図である。 図４（ａ）、（ｂ）は、図３のアナログスイッチ回路の動作を説明する図である。 ＶＩＮ＝０Ｖのときのハイサイド電圧ＶＨおよびローサイド電圧ＶＬそれぞれの、電源電圧ＶＤＤ、ＶＳＳに対する依存性を示す図である。 実施例１に係るコントローラの回路図である。 図７（ａ）～（ｄ）は、図６のコントローラを用いたときのアナログスイッチ回路のオン抵抗を示す図である。 実施例２に係るコントローラの回路図である。 図９（ａ）～（ｃ）は、図８のコントローラの動作を説明する図である。 図１０（ａ）～（ｄ）は、図８のコントローラを用いたときのアナログスイッチ回路のオン抵抗を示す図である。 実施例３に係るコントローラの回路図である。 アナログスイッチ回路を備えるボリウム回路の回路図である。 実施例４に係るマルチプレクサの回路図である。 アナログスイッチ回路を備えるボリウム回路の回路図である。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが、部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
図２は、実施の形態に係るアナログスイッチ回路３００の回路図である。アナログスイッチ回路３００は、入力端子ＩＮ、出力端子ＯＵＴ、制御端子ＣＮＴ、上側電源端子ＶＤＤ、下側電源端子ＶＳＳを有する。上側電源端子ＶＤＤ、下側電源端子ＶＳＳにはそれぞれ、上側電源電圧ＶＤＤ、下側電源電圧ＶＳＳが供給される。たとえば上側電源電圧ＶＤＤは正の電源電圧であり、下側電源電圧ＶＳＳは負の電源電圧である。
入力端子ＩＮには、アナログの入力電圧ＶＩＮが入力される。基本的には、入力電圧ＶＩＮは、ＶＤＤ～ＶＳＳの電圧範囲で変動する。
ＶＳＳ≦ＶＩＮ≦ＶＤＤ
アナログスイッチ回路３００は、制御端子ＣＮＴに第１レベル（たとえばハイ）が入力されるとき、オン状態となり、制御端子ＣＮＴに第２レベル（たとえばロー）が入力されるとき、オフ状態となる。オン状態において、出力端子ＯＵＴには入力電圧ＶＩＮと等しい電圧ＶＯＵＴが発生し、オフ状態において出力端子ＯＵＴはハイインピーダンスとなる。以下、制御端子ＣＮＴに与えられる信号を、制御信号ＣＮＴと称する。
アナログスイッチ回路３００は、メインＮＭＯＳトランジスタ（以下、単にＮＭＯＳトランジスタともいう）３０２、メインＰＭＯＳトランジスタ（以下、単にＰＭＯＳトランジスタともいう）３０４、コントローラ３１０を備える。ＮＭＯＳトランジスタ３０２およびＰＭＯＳトランジスタ３０４は、入力端子ＩＮと出力端子ＯＵＴの間に並列に設けられる。
コントローラ３１０は、上側電源電圧ＶＤＤと入力電圧ＶＩＮに応じたハイサイド電圧ＶＨと、入力電圧ＶＩＮと下側電源電圧ＶＳＳに応じたローサイド電圧ＶＬを生成する電圧生成回路３２０を備える。ハイサイド電圧ＶＨ、ローサイド電圧ＶＬはそれぞれ、以下の式を満たす。
ＶＩＮ≦ＶＨ≦ＶＤＤ
ＶＳＳ≦ＶＬ≦ＶＩＮ
コントローラ３１０は、ハイサイド電圧ＶＨとローサイド電圧ＶＬにもとづいて、ＮＭＯＳトランジスタ３０２およびＰＭＯＳトランジスタ３０４それぞれのゲートおよびバックゲートを制御可能に構成される。
たとえばコントローラ３１０は、オン状態において、ＮＭＯＳトランジスタ３０２のゲートにハイサイド電圧ＶＨを、ＰＭＯＳトランジスタ３０４のゲートにローサイド電圧ＶＬを印加する。またコントローラ３１０は、オフ状態において、ＮＭＯＳトランジスタ３０２のゲートにローサイド電圧ＶＬを、ＰＭＯＳトランジスタ３０４のゲートにハイサイド電圧ＶＨを印加する。
またコントローラ３１０は、オン状態、オフ状態の両方において、ＮＭＯＳトランジスタ３０２のバックゲートにローサイド電圧ＶＬを固定的に印加し、ＰＭＯＳトランジスタ３０４のバックゲートにハイサイド電圧ＶＨを固定的に印加するとよい。
以上がアナログスイッチ回路３００の基本構成である。続いてアナログスイッチ回路３００の具体的な構成例を説明する。
図３は、アナログスイッチ回路３００の構成例を示す回路図である。コントローラ３１０は、電圧生成回路３２０およびドライバ３３０を備える。
電圧生成回路３２０は、上側電源電圧ＶＤＤ、下側電源電圧ＶＳＳおよび入力電圧ＶＩＮにもとづいて、ハイサイド電圧ＶＨおよびローサイド電圧ＶＬを生成する。電圧生成回路３２０は、ハイサイド電圧生成回路３２２とローサイド電圧生成回路３２４を含む。
ハイサイド電圧生成回路３２２は、上側電源電圧ＶＤＤと入力電圧ＶＩＮにもとづいて、ハイサイド電圧ＶＨを生成する。ローサイド電圧生成回路３２４は、下側電源電圧ＶＳＳと入力電圧ＶＩＮにもとづいて、ローサイド電圧ＶＬを生成する。
たとえばハイサイド電圧生成回路３２２は、上側電源電圧ＶＤＤと入力電圧ＶＩＮを分圧して、ハイサイド電圧ＶＨを生成してもよい。同様にローサイド電圧生成回路３２４は、入力電圧ＶＩＮと下側電源電圧ＶＳＳを分圧して、ローサイド電圧ＶＬを生成してもよい。この場合のハイサイド電圧ＶＨ、ローサイド電圧ＶＬは式（１）、（２）で表される。
ＶＨ＝（α×ＶＤＤ＋β×ＶＩＮ）／（α＋β） …（１）
ＶＬ＝（γ×ＶＩＮ＋δ×ＶＳＳ）／（γ＋δ） …（２）
α、β、γ、δは定数である。α＝δ、β＝γとしてもよい。
式（１）、（２）は定数項Ｖｃ１，Ｖｃ２を含んでもよい。
ＶＨ＝（α×ＶＤＤ＋β×ＶＩＮ＋Ｖｃ１）／（α＋β） …（１’）
ＶＬ＝（γ×ＶＩＮ＋δ×ＶＳＳ＋Ｖｃ２）／（γ＋δ） …（２’）
あるいはハイサイド電圧生成回路３２２は、上側電源電圧ＶＤＤを、入力電圧ＶＩＮとの差分（ＶＤＤ－ＶＩＮ）に応じて低電位側にオフセットすることにより、ハイサイド電圧ＶＨを生成してもよい。同様にローサイド電圧生成回路３２４は、下側電源電圧ＶＳＳを、入力電圧ＶＩＮとの差分（ＶＩＮ－ＶＳＳ）に応じて高電位側にオフセットすることにより、ローサイド電圧ＶＬを生成してもよい。この場合のハイサイド電圧ＶＨ、ローサイド電圧ＶＬは式（３）、（４）で表される。
ＶＨ＝ＶＤＤ－ｍ（ＶＤＤ－ＶＩＮ） …（３）
ＶＬ＝ＶＳＳ＋ｎ（ＶＩＮ－ＶＳＳ） …（４）
ｍ、ｎは定数である。
式（３）、（４）は定数項Ｖｃ１，Ｖｃ２を含んでもよい。
ＶＨ＝ＶＤＤ－ｍ（ＶＤＤ－ＶＩＮ）＋Ｖｃ１ …（３’）
ＶＬ＝ＶＳＳ＋ｎ（ＶＩＮ－ＶＳＳ）＋Ｖｃ２ …（４’）
ドライバ３３０には、ハイサイド電圧ＶＨとローサイド電圧ＶＬが供給されている。ドライバ３３０は、制御信号ＣＮＴがオンレベル（たとえばハイ）のときにＮＭＯＳトランジスタ３０２のゲートにハイサイド電圧ＶＨを、ＰＭＯＳトランジスタ３０４のゲートにローサイド電圧ＶＬを印加する。またドライバ３３０は、制御信号ＣＮＴがオフレベル（たとえばロー）のときにＮＭＯＳトランジスタ３０２のゲートにローサイド電圧ＶＬを、ＰＭＯＳトランジスタ３０４のゲートにハイサイド電圧ＶＨを印加する。
ドライバ３３０の構成は特に限定されないが、たとえば第１ドライバ３３２および第２ドライバ３３４を含む。第１ドライバ３３２は、ハイサイド電圧ＶＨとローサイド電圧ＶＬのうち、制御信号ＣＮＴに応じた一方を出力可能に構成される。第２ドライバ３３４は、ハイサイド電圧ＶＨとローサイド電圧ＶＬのうち、制御信号ＣＮＴに応じた他方を出力可能に構成される。
第１ドライバ３３２および第２ドライバ３３４は、バッファあるいはインバータを用いて構成することができる。図３の構成例において、第２ドライバ３３４は、制御信号ＣＮＴを反転し、ＰＭＯＳトランジスタ３０４のゲート信号ＶＧＰを生成する。第１ドライバ３３２は、第２ドライバ３３４の出力ＶＧＰを反転し、ＮＭＯＳトランジスタ３０２のゲート信号ＶＧＮを生成する。
式（１’）、（３’）を一般化すると、式（５）を得る。同様に式（２’）、（４’）を一般化すると、式（６）を得る。
ＶＨ＝ａ１・ＶＩＮ＋ｂ１・ＶＤＤ＋Ｖｃ１…（５）
ＶＬ＝ａ２・ＶＩＮ＋ｂ２・ＶＳＳ＋Ｖｃ２…（６）
パラメータａ１，ｂ１，Ｖｃ１は、想定される電源電圧ＶＤＤと入力電圧ＶＩＮの組み合わせにおいて、ＮＭＯＳトランジスタ３０２のゲート－ドレイン間電圧（ゲート－ソース間電圧）、ドレイン－バックゲート間電圧（ソース－バックゲート間電圧）が、ＮＭＯＳトランジスタの耐圧を超えないように決定される。
同様に、パラメータａ２，ｂ２，Ｖｃ２は、想定される電源電圧ＶＳＳと入力電圧ＶＩＮの組み合わせにおいて、ＰＭＯＳトランジスタ３０４のゲート－ソース間電圧（ゲート－ドレイン間電圧）、ソース－バックゲート間電圧（ドレイン－バックゲート間電圧）が、ＰＭＯＳトランジスタの耐圧を超えないように決定される。なお、ここでいう耐圧とは、端子間の耐圧であり、対基板間の耐圧ではないことに留意されたい。端子間電圧を向上させるためには高耐圧が必要である一方で、対基板耐圧は、低耐圧プロセスであっても半導体基板（エピ基板）に分離絶縁膜を埋め込むことにより比較的容易に高めることができる。
以上がアナログスイッチ回路３００の構成である。続いてその動作を説明する。
図４（ａ）、（ｂ）は、図３のアナログスイッチ回路３００の動作を説明する図である。ここでは式（５）、（６）においてＶＣ１＝ＶＣ２＝０、ａ１＝ａ２＝１としている。図４（ａ）には、ＶＤＤ＝２０Ｖ，ＶＳＳ＝－２０Ｖのときの、ハイサイド電圧ＶＨおよびローサイド電圧ＶＬそれぞれの、入力電圧ＶＩＮに対する依存性が示される。図４（ｂ）には、ＶＤＤ＝１０Ｖ，ＶＳＳ＝－１０Ｖのときの、ハイサイド電圧ＶＨおよびローサイド電圧ＶＬそれぞれの、入力電圧ＶＩＮに対する依存性が示される。
図５は、ＶＩＮ＝０Ｖのときのハイサイド電圧ＶＨおよびローサイド電圧ＶＬそれぞれの、電源電圧ＶＤＤ、ＶＳＳに対する依存性を示す図である。
以上がアナログスイッチ回路３００の動作である。このアナログスイッチ回路３００によれば、ＣＭＯＳスイッチのゲート、バックゲートに、入力電圧ＶＩＮおよび上側電源電圧ＶＤＤに応じたハイサイド電圧と、入力電圧ＶＩＮおよび下側電源電圧ＶＳＳに応じたローサイド電圧ＶＬを印加することにより、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタそれぞれにおいて、ゲート－ソース間電圧、ゲート－ドレイン間電圧、ソース－バックゲート間、ドレイン－バックゲート間に印加される電圧を抑制することができる。
たとえば図４（ａ）の例では、±２０Ｖの電源電圧の環境下であっても、端子間電圧は１４Ｖ以下に抑えられているため、ＮＭＯＳトランジスタ３０２、ＰＭＯＳトランジスタ３０４は１５Ｖ程度で足りることとなる。
続いてコントローラ３１０の具体的な構成例を説明する。
（実施例１）
図６は、実施例１に係るコントローラ３１０Ａの回路図である。コントローラ３１０Ａは、ハイサイド電圧生成回路３２２Ａ、ローサイド電圧生成回路３２４Ａを含む。最も簡易には、ハイサイド電圧生成回路３２２Ａ、ローサイド電圧生成回路３２４Ａは、抵抗分圧回路で構成することができる。ハイサイド電圧生成回路３２２Ａは、抵抗Ｒ１１，Ｒ１２を含む。ハイサイド電圧ＶＨは、式（７）で表される。
ＶＨ＝（Ｒ１２・ＶＤＤ＋Ｒ１１・ＶＩＮ）／（Ｒ１１＋Ｒ１２） …（７）
式（５）に対応付けると、
ａ１＝Ｒ１１／（Ｒ１１＋Ｒ１２）
ｂ１＝Ｒ１２／（Ｒ１１＋Ｒ１２）
Ｖｃ１＝０
となる。
同様にローサイド電圧生成回路３２４Ａは抵抗Ｒ１３，Ｒ１４を含み、ローサイド電圧ＶＬは式（８）で表される。
ＶＨ＝（Ｒ１４・ＶＳＳ＋Ｒ１３・ＶＩＮ）／（Ｒ１３＋Ｒ１４） …（８）
式（６）に対応付けると、
ａ２＝Ｒ１３／（Ｒ１３＋Ｒ１４）
ｂ２＝Ｒ１４／（Ｒ１３＋Ｒ１４）
Ｖｃ２＝０
となる。
図７（ａ）～（ｄ）は、図６のコントローラ３１０Ａを用いたときのアナログスイッチ回路３００のオン抵抗を示す図である。図７（ａ）～（ｄ）は、電源電圧ＶＤＤおよびＶＳＳが、±２２Ｖ，±７．５Ｖ，±５Ｖ，±２．５Ｖのときのオン抵抗を示す。
図７（ａ）～（ｄ）から分かるように、図６の実施例１の構成では、電源電圧ＶＤＤ（ＶＳＳ）が小さくなったときに、アナログスイッチのオン抵抗が大きくなる。低オン抵抗が要求される用途では、アナログスイッチ回路３００を、低電源電圧の状態で使用することが難しくなる。実施例２では、低電源圧状態でも使用可能な回路について説明する。
（実施例２）
図８は、実施例２に係るコントローラ３１０Ｂの回路図である。コントローラ３１０Ｂは、上側電源電圧ＶＤＤと入力電圧ＶＩＮの電圧差が所定の第１しきい値より小さいときに、ハイサイド電圧ＶＨを、入力電圧ＶＩＮに依存しない固定電圧ＶＨ＿ＦＩＸとする。この固定電圧ＶＨ＿ＦＩＸは、上側電源電圧ＶＤＤとすることが望ましい。同様にコントローラ３１０Ｂは、下側電源電圧ＶＳＳと入力電圧ＶＩＮの電圧差が所定の第２しきい値より小さいときに、ローサイド電圧ＶＬを、入力電圧ＶＩＮに依存しない固定電圧ＶＬ＿ＦＩＸとする。この固定電圧ＶＬ＿ＦＩＸは、下側電源電圧ＶＳＳとすることが望ましい。
より詳しくは、コントローラ３１０Ｂは、ハイサイド電圧生成回路３２２Ｂおよびローサイド電圧生成回路３２４Ｂを含む。
ハイサイド電圧生成回路３２２Ｂは、第１抵抗Ｒ２１～第４抵抗Ｒ２４、第１トランジスタＱ２１を含む。第１抵抗Ｒ２１は、上側電源端子ＶＤＤとハイサイド電圧ＶＨが発生する第１出力ノードＮＯ１の間に設けられる。
第２抵抗Ｒ２２および第３抵抗Ｒ２３は、上側電源端子ＶＤＤと入力端子ＩＮの間に直列に設けられる。ＮＰＮ型の第１トランジスタＱ２１は、ベースが第２抵抗Ｒ２２と第３抵抗Ｒ２３を接続する第１内部ノードＮ２１に接続され、コレクタが第１出力ノードＮＯ１に接続される。トランジスタＱ２１は、ダーリントントランジスタであってもよい。第４抵抗Ｒ２４は、第１トランジスタＱ２１のエミッタと、入力端子ＩＮの間に設けられる。
第５抵抗Ｒ２５は、下側電源端子ＶＳＳとローサイド電圧が発生する第２出力ノードＮＯ２の間に設けられる。第６抵抗Ｒ２６および第７抵抗Ｒ２７は、下側電源端子ＶＳＳと入力端子ＩＮの間に直列に設けられる。ＰＮＰ型の第２トランジスタＱ２２は、ベースが第６抵抗Ｒ２６と第７抵抗Ｒ２７を接続する第２内部ノードＮ２２に接続され、コレクタが第２出力ノードＮＯ２に接続される。第８抵抗Ｒ２８は、第２トランジスタＱ２２のエミッタと、入力端子ＩＮの間に設けられる。
ハイサイド電圧生成回路３２２Ｂの動作を説明する。第１内部ノードＮ２１には、上側電源電圧ＶＤＤと入力電圧ＶＩＮを分圧した第１電圧Ｖ１が発生する。
Ｖ１＝（ＶＤＤ×Ｒ２３＋Ｒ２２×ＶＩＮ）／（Ｒ２２＋Ｒ２３） …（９）
第１トランジスタＱ２１はエミッタフォロアとして動作し、第１トランジスタＱ２１のエミッタ電圧ＶＥ１は式（１０）で表される。ＶＢＥ（Ｑ１）は第１トランジスタＱ２１のベースエミッタ間電圧である。
ＶＥ１＝Ｖ１－ＶＢＥ（Ｑ１） …（１０）
第４抵抗Ｒ２４に流れる電流、すなわち第１トランジスタＱ２１のコレクタ電流Ｉｃ１は、式（１１）で表される。
Ｉｃ１＝（ＶＥ１－ＶＩＮ）／Ｒ２４ …（１１）
このコレクタ電流Ｉｃ１が第１抵抗Ｒ２１に流れると電圧降下が発生する。ハイサイド電圧ＶＨは式（１２）で表される。
ＶＨ＝ＶＤＤ－Ｒ２１×Ｉｃ１ …（１２）
式（１２）に、式（９）～（１１）を代入して整理すると、式（１３）を得る。
Figure 0007337561000001
ここで、第１トランジスタＱ２１は、そのベースエミッタ間電圧が、しきい値ＶＢＥ（Ｑ１）より小さくなるとオフとなり、電流Ｉｃ１は流れなくなる。この状態は上側電源電圧ＶＤＤと入力電圧ＶＩＮの電位差が、とあるしきい値より小さくなったとき、具体的には、（ＶＤＤ－ＶＩＮ）×Ｒ２３／（Ｒ２２＋Ｒ２３）＜ＶＢＥ（Ｑ１）となったときに発生する。このときのハイサイド電圧ＶＨは、入力電圧ＶＩＮには依存せず、上側電源電圧ＶＤＤと等しい。
ローサイド電圧生成回路３２４Ｂもハイサイド電圧生成回路３２２Ｂと同様に動作する。第２内部ノードＮ２２には、下側電源電圧ＶＳＳと入力電圧ＶＩＮを分圧した第２電圧Ｖ２が発生する。
Ｖ２＝（ＶＳＳ×Ｒ２７＋Ｒ２６×ＶＩＮ）／（Ｒ２６＋Ｒ２７） …（１４）
第２トランジスタＱ２２はエミッタフォロアとして動作し、第２トランジスタＱ２２のエミッタ電圧ＶＥ２は式（１５）で表される。ＶＢＥ（Ｑ２）は第２トランジスタＱ２２のベースエミッタ間電圧である。
ＶＥ２＝Ｖ２＋ＶＢＥ（Ｑ２） …（１５）
第８抵抗Ｒ２８に流れる電流、すなわち第２トランジスタＱ２２のコレクタ電流Ｉｃ２は、式（１６）で表される。
Ｉｃ２＝（ＶＩＮ－ＶＥ２）／Ｒ２８ …（１６）
このコレクタ電流Ｉｃ２が第５抵抗Ｒ２５に流れると電圧降下が発生する。ローサイド電圧ＶＬは式（１７）で表される。
ＶＬ＝ＶＳＳ＋Ｒ２５×Ｉｃ２ …（１７）
式（１７）に、式（１４）～（１６）を代入して整理すると、式（１８）を得る。
Figure 0007337561000002
ここで、第２トランジスタＱ２２は、そのベースエミッタ間電圧が、しきい値ＶＢＥ（Ｑ２）より小さくなるとオフとなり、電流Ｉｃ２は流れなくなる。この状態は、下側電源電圧ＶＳＳと入力電圧ＶＩＮの電位差が、とあるしきい値より小さくなったとき、具体的には、（ＶＩＮ－ＶＳＳ）×Ｒ２７／（Ｒ２６＋Ｒ２７）＜ＶＢＥ（Ｑ２）となったときに発生する。このときのローサイド電圧ＶＬは、入力電圧ＶＩＮには依存せず、下側電源電圧ＶＳＳと等しくなる。
第１トランジスタＱ２１および第２トランジスタＱ２２を、ダーリントントランジスタとすることにより、その段数によって、定電圧ＶＢＥ（Ｑ１）、ＶＢＥ（Ｑ２）を適切に設定することができる。
図９（ａ）～（ｃ）は、図８のコントローラ３１０Ｂの動作を説明する図である。図９（ａ）、（ｂ）は、電源電圧ＶＤＤ（ＶＳＳ）を一定し、正弦波の入力電圧ＶＩＮを入力したときの、ハイレベル電圧ＶＨおよびローレベル電圧ＶＬを示す。図９（ａ）では、電源電圧ＶＤＤ（ＶＳＳ）が十分に大きく、電流Ｉｃ１，Ｉｃ２が流れている状態を示す。この状態では、ハイサイド電圧ＶＨ、ローサイド電圧ＶＬは、入力電圧ＶＩＮに追従して変動する。図９（ｂ）は、電源電圧ＶＤＤ（ＶＳＳ）が小さくなり、電流Ｉｃ１，Ｉｃ２が流れないときの状態を示す。この状態では、ハイサイド電圧ＶＨ、ローサイド電圧ＶＬは、入力電圧ＶＩＮには依存せず、一定レベルとなる。
図９（ｃ）は、入力電圧ＶＩＮを０Ｖの一定として、電源電圧ＶＤＤ（ＶＳＳ）を変化させたときのハイレベル電圧ＶＨおよびローレベル電圧ＶＬを示す。ＶＤＤ＜６Ｖの領域において、ＶＨ＝ＶＤＤが成り立っており、｜ＶＳＳ｜＜６Ｖの領域において、ＶＬ＝ＶＳＳが成り立っている。
図１０（ａ）～（ｄ）は、図８のコントローラ３１０Ｂを用いたときのアナログスイッチ回路３００のオン抵抗を示す図である。図１０（ａ）～（ｄ）は、電源電圧ＶＤＤおよびＶＳＳが、±２２Ｖ，±７．５Ｖ，±５Ｖ，±２．５Ｖのときのオン抵抗を示す。
図１０（ａ）～（ｄ）を、図７（ａ）～（ｄ）と対比すると分かるように、図８の実施例２によれば、電源電圧ＶＤＤ（ＶＳＳ）が小さくなったときに、アナログスイッチのオン抵抗を小さくすることができる。これにより、アナログスイッチ回路３００を、低電源電圧の状態で使用することが可能となる。
（実施例３）
図１１は、実施例３に係るコントローラ３１０Ｃの回路図である。コントローラ３１０Ｃは、第１電流源ＣＳ１、第２電流源ＣＳ２、第１抵抗Ｒ３１、第２抵抗Ｒ３２を備える。第１抵抗Ｒ３１、第２抵抗Ｒ３２は、図８の抵抗Ｒ２１、Ｒ２５に対応する。
第１電流源ＣＳ１は、上側電源電圧ＶＤＤと入力電圧ＶＩＮの差分に応じた電流Ｉｃ１を生成し、上側電源電圧ＶＤＤと入力電圧ＶＩＮの差分が所定のしきい値より小さくなるとオフとなる。この第１電流源ＣＳ１は、図８の抵抗Ｒ２２，Ｒ２３，Ｒ２４および第１トランジスタＱ２１に対応付けることができる。
同様に、第２電流源ＣＳ２は、入力電圧ＶＩＮと下側電源電圧ＶＳＳの差分に応じた電流Ｉｃ２を生成し、入力電圧ＶＩＮと下側電源電圧ＶＳＳの差分が所定のしきい値より小さくなるとオフとなる。第２電流源ＣＳ２は、図８の抵抗Ｒ２６，Ｒ２７，Ｒ２８および第２トランジスタＱ２に対応付けることができる。
続いてアナログスイッチ回路３００の用途を説明する。アナログスイッチ回路３００は、ボリウム回路に用いることができる。
図１２は、アナログスイッチ回路３００を備えるボリウム回路４００Ａの回路図である。ボリウム回路４００ＡはオーディオＩＣに集積化される。ボリウム回路４００Ａは、抵抗分圧回路４１０、複数のアナログスイッチ回路３００＿１～３００＿Ｎ（Ｎ≧２）およびボリウムコントローラ４２０Ａを備える。抵抗分圧回路４１０は、直列に接続された複数の抵抗を含み、オーディオ入力信号ＶＡＵＤを分圧する。複数のアナログスイッチ回路３００＿１～３００＿Ｎは、抵抗分圧回路４１０から引き出されたタップＴＰ１～ＴＰＮと接続される。ボリウムコントローラ４２０Ａは、複数のコントローラ３１０＿１～３１０＿Ｎのうちボリウムの設定値ＶＯＬに応じたひとつがオンとなるように、制御信号ＣＮＴ１～ＣＮＴＮを生成する。この構成において、各アナログスイッチ回路３００＿ｉ（ｉ＝１～Ｎ）は、対応するタップＴＰｉに現れる分圧後の電圧を、入力電圧ＶＩＮとして動作してもよい。
（実施例４）
図１２のボリウム回路４００Ａは、アナログスイッチ回路３００それぞれが、コントローラ３１０を備えることとなり、タップＴＰの個数Ｎが増えると、回路面積が大きくなる。そこで、実施例４では、タップＴＰの個数が多い場合に好適な多入力アナログスイッチ回路（マルチプレクサ）５００について説明する。
図１３は、実施例４に係るマルチプレクサ５００の回路図である。マルチプレクサ５００は、メイン入力端子ＩＮ０と、サブ入力端子ＩＮ１～ＩＮＭを有し、全部でＭ＋１個の入力端子を有する。メイン入力端子ＩＮ０には入力電圧ＶＩＮ０が供給される。サブ入力端子ＩＮ１～ＩＮＭには、入力電圧ＶＩＮ０を異なる分圧比で分圧して得られるサブ入力電圧ＶＩＮ１～ＶＩＮＭが供給される。マルチプレクサ５００は、複数の入力電圧ＶＩＮ０～ＶＩＮＭのうち、複数の制御信号ＣＮＴ０～ＣＮＴＭに応じたひとつを選択し、出力端子ＯＵＴから出力する。
マルチプレクサ５００は、メインＮＭＯＳトランジスタＭＮ０、メインＰＭＯＳトランジスタＭＰ０、Ｍ個のサブＮＭＯＳトランジスタＭＮ１～ＭＮＭ、Ｍ個のサブＰＭＯＳトランジスタＭＰ１～ＭＰＭおよびコントローラ５１０を備える。
コントローラ５１０は、電圧生成回路５２０と、メインドライバ５３０＿０と、Ｍ個のサブドライバ５３０＿１～５３０＿Ｍを備える。
メインＮＭＯＳトランジスタＭＮ０、メインＰＭＯＳトランジスタＭＰ０、電圧生成回路５２０およびメインドライバ５３０＿０はそれぞれ、図３のＮＭＯＳトランジスタ３０２、ＰＭＯＳトランジスタ３０４、電圧生成回路３２０、ドライバ３３０に対応する。したがって電圧生成回路５２０は、ハイサイド電圧ＶＨおよびローサイド電圧ＶＬを生成する。
ドライバ５３０＿＃（＃＝０，１，…Ｍ）は、対応する制御信号ＣＮＴ＃に応じて、対応するＮＭＯＳトランジスタとＰＭＯＳトランジスタのペアＭＮ＃およびＭＰ＃のゲート信号ＶＧＮ＃，ＶＧＰ＃を生成する。ゲート信号ＶＧＮ＃，ＶＧＰ＃は、ハイサイド電圧ＶＨおよびローサイド電圧ＶＬのいずれかを取り得る。
複数のＮＭＯＳトランジスタＭＮ０～ＭＮＭのバックゲートには、ローサイド電圧ＶＬが供給され、複数のＰＭＯＳトランジスタＭＰ０～ＭＰＭのバックゲートには、ハイサイド電圧ＶＨが供給される。
以上がマルチプレクサ５００の構成である。このマルチプレクサ５００によれば、電圧生成回路５２０を、複数の入力端子で共有化することができるため、アナログスイッチ回路３００を複数個並べてマルチプレクサを構成する場合に比べて、回路面積を削減できる。
図１４は、アナログスイッチ回路３００を備えるボリウム回路４００Ｂの回路図である。ボリウム回路４００Ｂは、抵抗分圧回路４１０、ボリウムコントローラ４２０Ｂ、マルチプレクサ５００＿１，５００＿２，ＭＵＸ１，ＭＵＸ２を備える。ボリウム回路４００Ｂは、オーディオＩＣに集積化される。
抵抗分圧回路４１０は、直列に接続される複数の抵抗素子を含み、一端にオーディオ入力信号ＶＡＵＸが印加される。
マルチプレクサ５００＿１は抵抗分圧回路４１０の上位の複数のタップに対応付けて設けられる。マルチプレクサＭＵＸ１は、抵抗分圧回路４１０の下位の複数のタップに対応付けて設けられる。マルチプレクサＭＵＸ２は、上位の複数のタップのうち、もっとも低いタップの電圧ＶＣと、マルチプレクサＭＵＸ１の出力電圧ＶＤを受ける。マルチプレクサ５００＿２は、マルチプレクサ５００＿１の出力電圧ＶＢと、マルチプレクサＭＵＸ２の出力ＶＥを受ける。
ボリウムコントローラ４２０Ｂは、ボリウムの設定値ＶＯＬに応じて、マルチプレクサ５００＿１，５００＿２，ＭＵＸ１，ＭＵＸ２を制御する。たとえば抵抗分圧回路４１０の分圧比が、０．５ｄＢ刻みで設計されており、０ｄＢ～－９．５ｄＢまでの上位のタップが、マルチプレクサ５００＿１と接続されている。この場合、マルチプレクサ５００＿１のサブ入力端子の個数Ｍは１９となる。マルチプレクサＭＵＸ１には、－１０ｄＢ以下の下位のタップの電圧が入力されている。
マルチプレクサ５００＿１およびマルチプレクサ５００＿２は、図１３のアーキテクチャを用いて構成される。したがってマルチプレクサ５００＿１は、電圧ＶＡ（＝ＶＡＵＤ）をメイン入力電圧として動作し、マルチプレクサ５００＿２は、マルチプレクサ５００＿１の出力電圧ＶＢをメイン入力電圧として動作する。
一方、マルチプレクサＭＵＸ１，ＭＵＸ２については、それらに入力される電圧の振幅が小さいため、ＣＭＯＳスイッチのバックゲート電圧を、一定レベル（たとえば±７．５Ｖ）に固定するとよい。
ボリウムコントローラ４１０Ｂはボリウムの設定値ＶＯＬが変更されると、変更前のボリウム値に対応するタップから変更後のボリウム値に対応するタップを、順に１ステップ（０．５ｄＢ）刻みで順に選択していく。
なお、マルチプレクサ５００＿２が正常に動作するためには、メイン入力端子ＩＮ０に常に電圧が印加されていなければならない。そこで、下位のタップ（－９．５ｄＢ以下）の電圧が選択される際に、マルチプレクサ５００＿１は、最下位のサブ入力端子ＩＮＭの電圧ＶＣを選択し、電圧ＶＣがマルチプレクサ５００＿２のメイン入力端子ＩＮ０に供給されるように動作する。
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
（変形例１）
実施の形態では、上側電源電圧ＶＤＤを正電圧、下側電源電圧ＶＳＳを負電圧としたが、その限りではない。たとえば上側電源電圧ＶＤＤを正電圧、下側電源電圧ＶＳＳを接地電圧（０Ｖ）としてもよいし、上側電源電圧ＶＤＤを接地電圧（０Ｖ）、下側電源電圧ＶＳＳを負電圧としてもよい。
（変形例２）
図２において、ＮＭＯＳトランジスタ３０２およびＰＭＯＳトランジスタ３０４のバックゲートに、ローサイド電圧ＶＬ、ハイサイド電圧ＶＨを印加しつつ、それらのゲートには、ハイサイド電圧ＶＨ、ローサイド電圧ＶＬとわずかに異なる電圧ＶＨ’，ＶＬ’を印加してもよい。たとえばＶＨ’，ＶＬ’は、ＶＨ，ＶＬをレベルシフトした電圧であってもよいし、ＶＨ，ＶＬを分圧した電圧であってもよい。
あるいは、ＮＭＯＳトランジスタ３０２およびＰＭＯＳトランジスタ３０４のゲートに、ローサイド電圧ＶＬ、ハイサイド電圧ＶＨを印加しつつ、それらのバックゲートには、ハイサイド電圧ＶＨ、ローサイド電圧ＶＬとわずかに異なる電圧ＶＨ’，ＶＬ’を印加してもよい。
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
３００ アナログスイッチ回路
ＩＮ 入力端子
ＯＵＴ 出力端子
ＣＮＴ 制御端子
ＶＤＤ 上側電源端子
ＶＳＳ 下側電源端子
３０２ ＮＭＯＳトランジスタ
３０４ ＰＭＯＳトランジスタ
３１０ コントローラ
３２０ 電圧生成回路
３２２ ハイサイド電圧生成回路
３２４ ローサイド電圧生成回路
３３０ ドライバ
３３２ 第１ドライバ
３３４ 第２ドライバ
Ｒ２１ 第１抵抗
Ｒ２２ 第２抵抗
Ｒ２３ 第３抵抗
Ｒ２４ 第４抵抗
Ｒ２５ 第５抵抗
Ｒ２６ 第６抵抗
Ｒ２７ 第７抵抗
Ｒ２８ 第８抵抗
ＮＯ１ 第１出力ノード
ＮＯ２ 第２出力ノード
Ｎ２１ 第１内部ノード
Ｎ２２ 第２内部ノード
Ｑ２１ 第１トランジスタ
Ｑ２２ 第２トランジスタ
４００ ボリウム回路
４１０ 抵抗分圧回路
５００ マルチプレクサ
５１０ コントローラ
５２０ 電圧生成回路
５３０ ドライバ

Claims (16)

  1. 制御信号に応じてオン状態とオフ状態が切り替え可能なアナログスイッチ回路であって、
    入力電圧を受けるメイン入力端子と、
    出力端子と、
    上側電源電圧を受ける上側電源端子と、
    下側電源電圧を受ける下側電源端子と、
    前記メイン入力端子と前記出力端子の間に並列に設けられたメインＮＭＯＳトランジスタおよびメインＰＭＯＳトランジスタと、
    前記上側電源電圧と前記入力電圧に応じたハイサイド電圧および前記入力電圧と前記下側電源電圧に応じたローサイド電圧を生成する電圧生成回路を含み、前記ハイサイド電圧および前記ローサイド電圧にもとづいて、前記メインＮＭＯＳトランジスタおよび前記メインＰＭＯＳトランジスタそれぞれのゲートおよびバックゲートを制御可能に構成されるコントローラと、
    を備え、
    前記ハイサイド電圧は、前記上側電源電圧と前記入力電圧を分圧した電圧であり、
    前記ローサイド電圧は、前記入力電圧と前記下側電源電圧を分圧した電圧であることを特徴とするアナログスイッチ回路。
  2. 制御信号に応じてオン状態とオフ状態が切り替え可能なアナログスイッチ回路であって、
    入力電圧を受けるメイン入力端子と、
    出力端子と、
    上側電源電圧を受ける上側電源端子と、
    下側電源電圧を受ける下側電源端子と、
    前記メイン入力端子と前記出力端子の間に並列に設けられたメインＮＭＯＳトランジスタおよびメインＰＭＯＳトランジスタと、
    前記上側電源電圧と前記入力電圧に応じたハイサイド電圧および前記入力電圧と前記下側電源電圧に応じたローサイド電圧を生成する電圧生成回路を含み、前記ハイサイド電圧および前記ローサイド電圧にもとづいて、前記メインＮＭＯＳトランジスタおよび前記メインＰＭＯＳトランジスタそれぞれのゲートおよびバックゲートを制御可能に構成されるコントローラと、
    を備え、
    前記ハイサイド電圧は、前記上側電源電圧を、前記入力電圧との差分に応じてオフセットした電圧であり、
    前記ローサイド電圧は、前記下側電源電圧を、前記入力電圧との差分に応じてオフセットした電圧であることを特徴とするアナログスイッチ回路。
  3. 制御信号に応じてオン状態とオフ状態が切り替え可能なアナログスイッチ回路であって、
    入力電圧を受けるメイン入力端子と、
    出力端子と、
    上側電源電圧を受ける上側電源端子と、
    下側電源電圧を受ける下側電源端子と、
    前記メイン入力端子と前記出力端子の間に並列に設けられたメインＮＭＯＳトランジスタおよびメインＰＭＯＳトランジスタと、
    前記上側電源電圧と前記入力電圧に応じたハイサイド電圧および前記入力電圧と前記下側電源電圧に応じたローサイド電圧を生成する電圧生成回路を含み、前記ハイサイド電圧および前記ローサイド電圧にもとづいて、前記メインＮＭＯＳトランジスタおよび前記メインＰＭＯＳトランジスタそれぞれのゲートおよびバックゲートを制御可能に構成されるコントローラと、
    を備え、
    前記ハイサイド電圧をＶＨ、前記ローサイド電圧をＶＬ、前記上側電源電圧をＶ ＤＤ 、前記下側電源電圧をＶ ＳＳ 、前記入力電圧をＶ ＩＮ とし、ａ １ ，ａ ２ ，ｂ １ ，ｂ ２ を非ゼロの定数、Ｖ Ｃ１ ，Ｖ Ｃ２ を定数とするとき、
    ＶＨ＝ａ １ ・Ｖ ＩＮ ＋ｂ １ ・Ｖ ＤＤ ＋Ｖｃ １
    ＶＬ＝ａ ２ ・Ｖ ＩＮ ＋ｂ ２ ・Ｖ ＳＳ ＋Ｖｃ ２
    を満たすことを特徴とするアナログスイッチ回路。
  4. 前記コントローラは、
    前記制御信号が第１レベルのときに、前記メインＮＭＯＳトランジスタのゲートに前記ハイサイド電圧を、前記メインＰＭＯＳトランジスタのゲートに前記ローサイド電圧を印加し、
    前記制御信号が第２レベルのときに、前記メインＮＭＯＳトランジスタのゲートに前記ローサイド電圧を、前記メインＰＭＯＳトランジスタのゲートに前記ハイサイド電圧を印加することを特徴とする請求項１から３のいずれかに記載のアナログスイッチ回路。
  5. 前記コントローラは、
    前記メインＮＭＯＳトランジスタのバックゲートに、前記ローサイド電圧を印加し、
    前記メインＰＭＯＳトランジスタのバックゲートに、前記ハイサイド電圧を印加することを特徴とする請求項１から３のいずれかに記載のアナログスイッチ回路。
  6. 前記上側電源電圧と前記入力電圧の電圧差が所定の第１しきい値より小さいときに、前記ハイサイド電圧を、前記入力電圧に依存しない第１固定電圧となり
    前記下側電源電圧と前記入力電圧の電圧差が所定の第２しきい値より小さいときに、前記ローサイド電圧を、前記入力電圧に依存しない第２固定電圧となることを特徴とする請求項１から５のいずれかに記載のアナログスイッチ回路。
  7. 前記第１固定電圧は前記上側電源電圧であり、
    前記第２固定電圧は前記下側電源電圧であることを特徴とする請求項６に記載のアナログスイッチ回路。
  8. 制御信号に応じてオン状態とオフ状態が切り替え可能なアナログスイッチ回路であって、
    入力電圧を受けるメイン入力端子と、
    出力端子と、
    上側電源電圧を受ける上側電源端子と、
    下側電源電圧を受ける下側電源端子と、
    前記メイン入力端子と前記出力端子の間に並列に設けられたメインＮＭＯＳトランジスタおよびメインＰＭＯＳトランジスタと、
    前記上側電源電圧と前記入力電圧に応じたハイサイド電圧および前記入力電圧と前記下側電源電圧に応じたローサイド電圧を生成する電圧生成回路を含み、前記ハイサイド電圧および前記ローサイド電圧にもとづいて、前記メインＮＭＯＳトランジスタおよび前記メインＰＭＯＳトランジスタそれぞれのゲートおよびバックゲートを制御可能に構成されるコントローラと、
    を備え、
    前記電圧生成回路は、
    前記上側電源端子と前記上側電源電圧が発生する第１出力ノードの間に設けられる第１抵抗と、
    前記上側電源端子と前記メイン入力端子の間に直列に設けられる第２抵抗および第３抵抗と、
    ベースが前記第２抵抗と前記第３抵抗を接続する第１内部ノードに接続され、コレクタが前記第１出力ノードに接続されるＮＰＮ型の第１トランジスタと、
    前記第１トランジスタのエミッタと、前記メイン入力端子の間に設けられる第４抵抗と、
    前記下側電源端子と前記ローサイド電圧が発生する第２出力ノードの間に設けられる第５抵抗と、
    前記下側電源端子と前記メイン入力端子の間に直列に設けられる第６抵抗および第７抵抗と、
    ベースが前記第６抵抗と前記第７抵抗を接続する第２内部ノードに接続され、コレクタが前記第２出力ノードに接続されるＰＮＰ型の第２トランジスタと、
    前記第２トランジスタのエミッタと、前記メイン入力端子の間に設けられる第８抵抗と、
    を含むことを特徴とするアナログスイッチ回路。
  9. 前記第１トランジスタおよび前記第２トランジスタは、ダーリントントランジスタであることを特徴とする請求項８に記載のアナログスイッチ回路。
  10. 制御信号に応じてオン状態とオフ状態が切り替え可能なアナログスイッチ回路であって、
    入力電圧を受けるメイン入力端子と、
    出力端子と、
    上側電源電圧を受ける上側電源端子と、
    下側電源電圧を受ける下側電源端子と、
    前記メイン入力端子と前記出力端子の間に並列に設けられたメインＮＭＯＳトランジスタおよびメインＰＭＯＳトランジスタと、
    前記上側電源電圧と前記入力電圧に応じたハイサイド電圧および前記入力電圧と前記下側電源電圧に応じたローサイド電圧を生成する電圧生成回路を含み、前記ハイサイド電圧および前記ローサイド電圧にもとづいて、前記メインＮＭＯＳトランジスタおよび前記メインＰＭＯＳトランジスタそれぞれのゲートおよびバックゲートを制御可能に構成されるコントローラと、
    を備え、
    前記電圧生成回路は、
    一端が前記上側電源端子に接続される第１抵抗と、
    前記上側電源電圧と前記入力電圧の差分に応じた電流を、前記第１抵抗に流す第１電流源と、
    一端が前記下側電源端子に接続される第２抵抗と、
    前記入力電圧と前記下側電源電圧の差分に応じた電流を、前記第２抵抗に流す第２電流源と、
    を含み、
    前記第１抵抗の他端に前記ハイサイド電圧が発生し、
    前記第２抵抗の他端に前記ローサイド電圧が発生することを特徴とするアナログスイッチ回路。
  11. 前記第１電流源は、前記上側電源電圧が所定の第１しきい値より低くなるとオフとなり、
    前記第２電流源は、前記下側電源電圧が所定の第２しきい値より低くなるとオフとなることを特徴とする請求項１０に記載のアナログスイッチ回路。
  12. 制御信号に応じて遮断、導通が切り替え可能なアナログスイッチ回路であって、
    入力電圧を受けるメイン入力端子と、
    出力端子と、
    上側電源電圧を受ける上側電源端子と、
    下側電源電圧を受ける下側電源端子と、
    前記メイン入力端子と前記出力端子の間に並列に設けられたメインＮＭＯＳトランジスタおよびメインＰＭＯＳトランジスタと、
    前記メインＮＭＯＳトランジスタのゲートに、ハイサイド電圧とローサイド電圧のうち前記制御信号に応じた一方を印加する第１ドライバと、
    前記メインＰＭＯＳトランジスタのゲートに、前記ハイサイド電圧と前記ローサイド電圧のうち前記制御信号に応じた他方を印加する第２ドライバと、
    前記上側電源端子と前記ハイサイド電圧が発生する第１出力ノードの間に設けられる第１抵抗と、
    前記上側電源端子と前記メイン入力端子の間に直列に設けられる第２抵抗および第３抵抗と、
    ベースが前記第２抵抗と前記第３抵抗を接続する第１内部ノードに接続され、コレクタが前記第１出力ノードに接続されるＮＰＮ型の第１トランジスタと、
    前記第１トランジスタのエミッタと、前記メイン入力端子の間に設けられる第４抵抗と、
    前記下側電源端子と前記ローサイド電圧が発生する第２出力ノードの間に設けられる第５抵抗と、
    前記下側電源端子と前記メイン入力端子の間に直列に設けられる第６抵抗および第７抵抗と、
    ベースが前記第６抵抗と前記第７抵抗を接続する第２内部ノードに接続され、コレクタが前記第２出力ノードに接続されるＰＮＰ型の第２トランジスタと、
    前記第２トランジスタのエミッタと、前記メイン入力端子の間に設けられる第８抵抗と、
    を備えることを特徴とするアナログスイッチ回路。
  13. それぞれが前記入力電圧を分圧した電圧を受ける少なくともひとつのサブメイン入力端子と、
    それぞれが前記少なくともひとつのサブメイン入力端子の対応するひとつと前記出力端子の間に設けられる、少なくともひとつのサブＮＭＯＳトランジスタと、
    それぞれが前記少なくともひとつのサブメイン入力端子の対応するひとつと前記出力端子の間に設けられる、少なくともひとつのサブＰＭＯＳトランジスタと、
    をさらに備え、
    前記少なくともひとつのサブＮＭＯＳトランジスタのバックゲートに、前記ローサイド電圧が印加され、前記少なくともひとつのサブＰＭＯＳトランジスタのバックゲートに、前記ハイサイド電圧が印加されることを特徴とする請求項１から１２のいずれかに記載のアナログスイッチ回路。
  14. 直列に接続される複数の抵抗素子を含み、一端に入力信号が印加される抵抗分圧回路と、
    前記抵抗分圧回路の複数のタップに対応して設けられる複数のアナログスイッチ回路と、
    前記複数のアナログスイッチ回路を制御するボリウムコントローラと、
    を備え、前記複数のアナログスイッチ回路の少なくともひとつは、請求項１から１２のいずれかに記載のアナログスイッチ回路であることを特徴とするボリウム回路。
  15. 直列に接続される複数の抵抗素子を含み、一端に入力信号が印加される抵抗分圧回路と、
    前記抵抗分圧回路の複数のタップの電圧を受ける請求項１３に記載のアナログスイッチ回路と、
    を備えることを特徴とするボリウム回路。
  16. 請求項１４または１５に記載のボリウム回路を備えることを特徴とする半導体集積回路。
JP2019117292A 2019-06-25 2019-06-25 アナログスイッチ回路、ボリウム回路、半導体集積回路 Active JP7337561B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019117292A JP7337561B2 (ja) 2019-06-25 2019-06-25 アナログスイッチ回路、ボリウム回路、半導体集積回路
US16/908,870 US11146226B2 (en) 2019-06-25 2020-06-23 Analog switch circuit, volume circuit, and semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019117292A JP7337561B2 (ja) 2019-06-25 2019-06-25 アナログスイッチ回路、ボリウム回路、半導体集積回路

Publications (2)

Publication Number Publication Date
JP2021005750A JP2021005750A (ja) 2021-01-14
JP7337561B2 true JP7337561B2 (ja) 2023-09-04

Family

ID=74044874

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019117292A Active JP7337561B2 (ja) 2019-06-25 2019-06-25 アナログスイッチ回路、ボリウム回路、半導体集積回路

Country Status (2)

Country Link
US (1) US11146226B2 (ja)
JP (1) JP7337561B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115514356A (zh) * 2021-06-23 2022-12-23 恩智浦美国有限公司 模拟开关布置
JP2023135496A (ja) 2022-03-15 2023-09-28 株式会社東芝 アナログスイッチ回路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004357169A (ja) 2003-05-30 2004-12-16 Toshiba Corp 可変抵抗回路
JP2009200825A (ja) 2008-02-21 2009-09-03 Toshiba Microelectronics Corp 半導体集積回路
JP6242408B2 (ja) 2013-03-14 2017-12-06 フェニックス コンタクト ゲーエムベーハー ウント コムパニー カーゲー ２つのインターフェイスを備える発光装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5949009A (ja) * 1982-09-13 1984-03-21 Sanyo Electric Co Ltd 信号減衰器
US5422588A (en) * 1993-06-14 1995-06-06 Analog Devices Inc. Low distortion CMOS switch system
US7750701B2 (en) * 2008-07-15 2010-07-06 International Business Machines Corporation Phase-locked loop circuits and methods implementing multiplexer circuit for fine tuning control of digitally controlled oscillators
US9729155B2 (en) * 2011-07-29 2017-08-08 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
JP5923919B2 (ja) * 2011-10-11 2016-05-25 株式会社ソシオネクスト 半導体装置及びアナログスイッチの制御方法
US8847672B2 (en) * 2013-01-15 2014-09-30 Triquint Semiconductor, Inc. Switching device with resistive divider
US9214932B2 (en) * 2013-02-11 2015-12-15 Triquint Semiconductor, Inc. Body-biased switching device
JP6467474B2 (ja) 2016-09-16 2019-02-13 旭化成エレクトロニクス株式会社 スイッチ装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004357169A (ja) 2003-05-30 2004-12-16 Toshiba Corp 可変抵抗回路
JP2009200825A (ja) 2008-02-21 2009-09-03 Toshiba Microelectronics Corp 半導体集積回路
JP6242408B2 (ja) 2013-03-14 2017-12-06 フェニックス コンタクト ゲーエムベーハー ウント コムパニー カーゲー ２つのインターフェイスを備える発光装置

Also Published As

Publication number Publication date
US11146226B2 (en) 2021-10-12
JP2021005750A (ja) 2021-01-14
US20200412317A1 (en) 2020-12-31

Similar Documents

Publication Publication Date Title
US6459322B1 (en) Level adjustment circuit and data output circuit thereof
US8324955B2 (en) Level shifter design
CN109213248B (zh) 负电源控制电路以及电源装置
JP7337561B2 (ja) アナログスイッチ回路、ボリウム回路、半導体集積回路
US9785177B1 (en) Symmetrical positive and negative reference voltage generation
US20210258002A1 (en) Pulse signal sending circuit
JP3240042B2 (ja) 半導体出力回路
US20080150583A1 (en) Buffer circuit
US8063689B2 (en) Output stage system
JP6399938B2 (ja) 差動出力バッファ
JP3764158B2 (ja) データ出力回路
JPH09130218A (ja) 演算増幅器およびディジタル信号伝達回路
CN108809295B (zh) 电平移位电路
US6784651B2 (en) Current source assembly controllable in response to a control voltage
JP4371645B2 (ja) 半導体装置
CN110518903B (zh) 一种电平移位电路
CN109787607B (zh) 基于低压器件的高压高速io电路
US20080238517A1 (en) Oscillator Circuit and Semiconductor Device
JPS6358493B2 (ja)
TWI630403B (zh) 核心電源偵測電路以及輸入／輸出控制系統
CN110890868A (zh) 电阻电路和可变增益放大电路
US10644699B2 (en) Lower voltage switching of current mode logic circuits
JP5038738B2 (ja) デューティ調整回路
CN111224661B (zh) 驱动装置
WO2005117261A1 (en) Pull up for high speed structures

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220516

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230314

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230426

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230808

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230823

R150 Certificate of patent or registration of utility model

Ref document number: 7337561

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150