JP7337561B2 - アナログスイッチ回路、ボリウム回路、半導体集積回路 - Google Patents
アナログスイッチ回路、ボリウム回路、半導体集積回路 Download PDFInfo
- Publication number
- JP7337561B2 JP7337561B2 JP2019117292A JP2019117292A JP7337561B2 JP 7337561 B2 JP7337561 B2 JP 7337561B2 JP 2019117292 A JP2019117292 A JP 2019117292A JP 2019117292 A JP2019117292 A JP 2019117292A JP 7337561 B2 JP7337561 B2 JP 7337561B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- power supply
- main
- terminal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G7/00—Volume compression or expansion in amplifiers
- H03G7/06—Volume compression or expansion in amplifiers having semiconductor devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0088—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using discontinuously variable devices, e.g. switch-operated
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0054—Gating switches, e.g. pass gates
Landscapes
- Electronic Switches (AREA)
- Attenuators (AREA)
Description
VSS≦VIN≦VDD
VIN≦VH≦VDD
VSS≦VL≦VIN
VH=(α×VDD+β×VIN)/(α+β) …(1)
VL=(γ×VIN+δ×VSS)/(γ+δ) …(2)
α、β、γ、δは定数である。α=δ、β=γとしてもよい。
VH=(α×VDD+β×VIN+Vc1)/(α+β) …(1’)
VL=(γ×VIN+δ×VSS+Vc2)/(γ+δ) …(2’)
VH=VDD-m(VDD-VIN) …(3)
VL=VSS+n(VIN-VSS) …(4)
m、nは定数である。
VH=VDD-m(VDD-VIN)+Vc1 …(3’)
VL=VSS+n(VIN-VSS)+Vc2 …(4’)
VH=a1・VIN+b1・VDD+Vc1…(5)
VL=a2・VIN+b2・VSS+Vc2…(6)
図6は、実施例1に係るコントローラ310Aの回路図である。コントローラ310Aは、ハイサイド電圧生成回路322A、ローサイド電圧生成回路324Aを含む。最も簡易には、ハイサイド電圧生成回路322A、ローサイド電圧生成回路324Aは、抵抗分圧回路で構成することができる。ハイサイド電圧生成回路322Aは、抵抗R11,R12を含む。ハイサイド電圧VHは、式(7)で表される。
VH=(R12・VDD+R11・VIN)/(R11+R12) …(7)
式(5)に対応付けると、
a1=R11/(R11+R12)
b1=R12/(R11+R12)
Vc1=0
となる。
VH=(R14・VSS+R13・VIN)/(R13+R14) …(8)
式(6)に対応付けると、
a2=R13/(R13+R14)
b2=R14/(R13+R14)
Vc2=0
となる。
図8は、実施例2に係るコントローラ310Bの回路図である。コントローラ310Bは、上側電源電圧VDDと入力電圧VINの電圧差が所定の第1しきい値より小さいときに、ハイサイド電圧VHを、入力電圧VINに依存しない固定電圧VH_FIXとする。この固定電圧VH_FIXは、上側電源電圧VDDとすることが望ましい。同様にコントローラ310Bは、下側電源電圧VSSと入力電圧VINの電圧差が所定の第2しきい値より小さいときに、ローサイド電圧VLを、入力電圧VINに依存しない固定電圧VL_FIXとする。この固定電圧VL_FIXは、下側電源電圧VSSとすることが望ましい。
V1=(VDD×R23+R22×VIN)/(R22+R23) …(9)
VE1=V1-VBE(Q1) …(10)
Ic1=(VE1-VIN)/R24 …(11)
VH=VDD-R21×Ic1 …(12)
V2=(VSS×R27+R26×VIN)/(R26+R27) …(14)
VE2=V2+VBE(Q2) …(15)
Ic2=(VIN-VE2)/R28 …(16)
VL=VSS+R25×Ic2 …(17)
図11は、実施例3に係るコントローラ310Cの回路図である。コントローラ310Cは、第1電流源CS1、第2電流源CS2、第1抵抗R31、第2抵抗R32を備える。第1抵抗R31、第2抵抗R32は、図8の抵抗R21、R25に対応する。
同様に、第2電流源CS2は、入力電圧VINと下側電源電圧VSSの差分に応じた電流Ic2を生成し、入力電圧VINと下側電源電圧VSSの差分が所定のしきい値より小さくなるとオフとなる。第2電流源CS2は、図8の抵抗R26,R27,R28および第2トランジスタQ2に対応付けることができる。
図12のボリウム回路400Aは、アナログスイッチ回路300それぞれが、コントローラ310を備えることとなり、タップTPの個数Nが増えると、回路面積が大きくなる。そこで、実施例4では、タップTPの個数が多い場合に好適な多入力アナログスイッチ回路(マルチプレクサ)500について説明する。
実施の形態では、上側電源電圧VDDを正電圧、下側電源電圧VSSを負電圧としたが、その限りではない。たとえば上側電源電圧VDDを正電圧、下側電源電圧VSSを接地電圧(0V)としてもよいし、上側電源電圧VDDを接地電圧(0V)、下側電源電圧VSSを負電圧としてもよい。
図2において、NMOSトランジスタ302およびPMOSトランジスタ304のバックゲートに、ローサイド電圧VL、ハイサイド電圧VHを印加しつつ、それらのゲートには、ハイサイド電圧VH、ローサイド電圧VLとわずかに異なる電圧VH’,VL’を印加してもよい。たとえばVH’,VL’は、VH,VLをレベルシフトした電圧であってもよいし、VH,VLを分圧した電圧であってもよい。
IN 入力端子
OUT 出力端子
CNT 制御端子
VDD 上側電源端子
VSS 下側電源端子
302 NMOSトランジスタ
304 PMOSトランジスタ
310 コントローラ
320 電圧生成回路
322 ハイサイド電圧生成回路
324 ローサイド電圧生成回路
330 ドライバ
332 第1ドライバ
334 第2ドライバ
R21 第1抵抗
R22 第2抵抗
R23 第3抵抗
R24 第4抵抗
R25 第5抵抗
R26 第6抵抗
R27 第7抵抗
R28 第8抵抗
NO1 第1出力ノード
NO2 第2出力ノード
N21 第1内部ノード
N22 第2内部ノード
Q21 第1トランジスタ
Q22 第2トランジスタ
400 ボリウム回路
410 抵抗分圧回路
500 マルチプレクサ
510 コントローラ
520 電圧生成回路
530 ドライバ
Claims (16)
- 制御信号に応じてオン状態とオフ状態が切り替え可能なアナログスイッチ回路であって、
入力電圧を受けるメイン入力端子と、
出力端子と、
上側電源電圧を受ける上側電源端子と、
下側電源電圧を受ける下側電源端子と、
前記メイン入力端子と前記出力端子の間に並列に設けられたメインNMOSトランジスタおよびメインPMOSトランジスタと、
前記上側電源電圧と前記入力電圧に応じたハイサイド電圧および前記入力電圧と前記下側電源電圧に応じたローサイド電圧を生成する電圧生成回路を含み、前記ハイサイド電圧および前記ローサイド電圧にもとづいて、前記メインNMOSトランジスタおよび前記メインPMOSトランジスタそれぞれのゲートおよびバックゲートを制御可能に構成されるコントローラと、
を備え、
前記ハイサイド電圧は、前記上側電源電圧と前記入力電圧を分圧した電圧であり、
前記ローサイド電圧は、前記入力電圧と前記下側電源電圧を分圧した電圧であることを特徴とするアナログスイッチ回路。 - 制御信号に応じてオン状態とオフ状態が切り替え可能なアナログスイッチ回路であって、
入力電圧を受けるメイン入力端子と、
出力端子と、
上側電源電圧を受ける上側電源端子と、
下側電源電圧を受ける下側電源端子と、
前記メイン入力端子と前記出力端子の間に並列に設けられたメインNMOSトランジスタおよびメインPMOSトランジスタと、
前記上側電源電圧と前記入力電圧に応じたハイサイド電圧および前記入力電圧と前記下側電源電圧に応じたローサイド電圧を生成する電圧生成回路を含み、前記ハイサイド電圧および前記ローサイド電圧にもとづいて、前記メインNMOSトランジスタおよび前記メインPMOSトランジスタそれぞれのゲートおよびバックゲートを制御可能に構成されるコントローラと、
を備え、
前記ハイサイド電圧は、前記上側電源電圧を、前記入力電圧との差分に応じてオフセットした電圧であり、
前記ローサイド電圧は、前記下側電源電圧を、前記入力電圧との差分に応じてオフセットした電圧であることを特徴とするアナログスイッチ回路。 - 制御信号に応じてオン状態とオフ状態が切り替え可能なアナログスイッチ回路であって、
入力電圧を受けるメイン入力端子と、
出力端子と、
上側電源電圧を受ける上側電源端子と、
下側電源電圧を受ける下側電源端子と、
前記メイン入力端子と前記出力端子の間に並列に設けられたメインNMOSトランジスタおよびメインPMOSトランジスタと、
前記上側電源電圧と前記入力電圧に応じたハイサイド電圧および前記入力電圧と前記下側電源電圧に応じたローサイド電圧を生成する電圧生成回路を含み、前記ハイサイド電圧および前記ローサイド電圧にもとづいて、前記メインNMOSトランジスタおよび前記メインPMOSトランジスタそれぞれのゲートおよびバックゲートを制御可能に構成されるコントローラと、
を備え、
前記ハイサイド電圧をVH、前記ローサイド電圧をVL、前記上側電源電圧をV DD 、前記下側電源電圧をV SS 、前記入力電圧をV IN とし、a 1 ,a 2 ,b 1 ,b 2 を非ゼロの定数、V C1 ,V C2 を定数とするとき、
VH=a 1 ・V IN +b 1 ・V DD +Vc 1
VL=a 2 ・V IN +b 2 ・V SS +Vc 2
を満たすことを特徴とするアナログスイッチ回路。 - 前記コントローラは、
前記制御信号が第1レベルのときに、前記メインNMOSトランジスタのゲートに前記ハイサイド電圧を、前記メインPMOSトランジスタのゲートに前記ローサイド電圧を印加し、
前記制御信号が第2レベルのときに、前記メインNMOSトランジスタのゲートに前記ローサイド電圧を、前記メインPMOSトランジスタのゲートに前記ハイサイド電圧を印加することを特徴とする請求項1から3のいずれかに記載のアナログスイッチ回路。 - 前記コントローラは、
前記メインNMOSトランジスタのバックゲートに、前記ローサイド電圧を印加し、
前記メインPMOSトランジスタのバックゲートに、前記ハイサイド電圧を印加することを特徴とする請求項1から3のいずれかに記載のアナログスイッチ回路。 - 前記上側電源電圧と前記入力電圧の電圧差が所定の第1しきい値より小さいときに、前記ハイサイド電圧を、前記入力電圧に依存しない第1固定電圧となり
前記下側電源電圧と前記入力電圧の電圧差が所定の第2しきい値より小さいときに、前記ローサイド電圧を、前記入力電圧に依存しない第2固定電圧となることを特徴とする請求項1から5のいずれかに記載のアナログスイッチ回路。 - 前記第1固定電圧は前記上側電源電圧であり、
前記第2固定電圧は前記下側電源電圧であることを特徴とする請求項6に記載のアナログスイッチ回路。 - 制御信号に応じてオン状態とオフ状態が切り替え可能なアナログスイッチ回路であって、
入力電圧を受けるメイン入力端子と、
出力端子と、
上側電源電圧を受ける上側電源端子と、
下側電源電圧を受ける下側電源端子と、
前記メイン入力端子と前記出力端子の間に並列に設けられたメインNMOSトランジスタおよびメインPMOSトランジスタと、
前記上側電源電圧と前記入力電圧に応じたハイサイド電圧および前記入力電圧と前記下側電源電圧に応じたローサイド電圧を生成する電圧生成回路を含み、前記ハイサイド電圧および前記ローサイド電圧にもとづいて、前記メインNMOSトランジスタおよび前記メインPMOSトランジスタそれぞれのゲートおよびバックゲートを制御可能に構成されるコントローラと、
を備え、
前記電圧生成回路は、
前記上側電源端子と前記上側電源電圧が発生する第1出力ノードの間に設けられる第1抵抗と、
前記上側電源端子と前記メイン入力端子の間に直列に設けられる第2抵抗および第3抵抗と、
ベースが前記第2抵抗と前記第3抵抗を接続する第1内部ノードに接続され、コレクタが前記第1出力ノードに接続されるNPN型の第1トランジスタと、
前記第1トランジスタのエミッタと、前記メイン入力端子の間に設けられる第4抵抗と、
前記下側電源端子と前記ローサイド電圧が発生する第2出力ノードの間に設けられる第5抵抗と、
前記下側電源端子と前記メイン入力端子の間に直列に設けられる第6抵抗および第7抵抗と、
ベースが前記第6抵抗と前記第7抵抗を接続する第2内部ノードに接続され、コレクタが前記第2出力ノードに接続されるPNP型の第2トランジスタと、
前記第2トランジスタのエミッタと、前記メイン入力端子の間に設けられる第8抵抗と、
を含むことを特徴とするアナログスイッチ回路。 - 前記第1トランジスタおよび前記第2トランジスタは、ダーリントントランジスタであることを特徴とする請求項8に記載のアナログスイッチ回路。
- 制御信号に応じてオン状態とオフ状態が切り替え可能なアナログスイッチ回路であって、
入力電圧を受けるメイン入力端子と、
出力端子と、
上側電源電圧を受ける上側電源端子と、
下側電源電圧を受ける下側電源端子と、
前記メイン入力端子と前記出力端子の間に並列に設けられたメインNMOSトランジスタおよびメインPMOSトランジスタと、
前記上側電源電圧と前記入力電圧に応じたハイサイド電圧および前記入力電圧と前記下側電源電圧に応じたローサイド電圧を生成する電圧生成回路を含み、前記ハイサイド電圧および前記ローサイド電圧にもとづいて、前記メインNMOSトランジスタおよび前記メインPMOSトランジスタそれぞれのゲートおよびバックゲートを制御可能に構成されるコントローラと、
を備え、
前記電圧生成回路は、
一端が前記上側電源端子に接続される第1抵抗と、
前記上側電源電圧と前記入力電圧の差分に応じた電流を、前記第1抵抗に流す第1電流源と、
一端が前記下側電源端子に接続される第2抵抗と、
前記入力電圧と前記下側電源電圧の差分に応じた電流を、前記第2抵抗に流す第2電流源と、
を含み、
前記第1抵抗の他端に前記ハイサイド電圧が発生し、
前記第2抵抗の他端に前記ローサイド電圧が発生することを特徴とするアナログスイッチ回路。 - 前記第1電流源は、前記上側電源電圧が所定の第1しきい値より低くなるとオフとなり、
前記第2電流源は、前記下側電源電圧が所定の第2しきい値より低くなるとオフとなることを特徴とする請求項10に記載のアナログスイッチ回路。 - 制御信号に応じて遮断、導通が切り替え可能なアナログスイッチ回路であって、
入力電圧を受けるメイン入力端子と、
出力端子と、
上側電源電圧を受ける上側電源端子と、
下側電源電圧を受ける下側電源端子と、
前記メイン入力端子と前記出力端子の間に並列に設けられたメインNMOSトランジスタおよびメインPMOSトランジスタと、
前記メインNMOSトランジスタのゲートに、ハイサイド電圧とローサイド電圧のうち前記制御信号に応じた一方を印加する第1ドライバと、
前記メインPMOSトランジスタのゲートに、前記ハイサイド電圧と前記ローサイド電圧のうち前記制御信号に応じた他方を印加する第2ドライバと、
前記上側電源端子と前記ハイサイド電圧が発生する第1出力ノードの間に設けられる第1抵抗と、
前記上側電源端子と前記メイン入力端子の間に直列に設けられる第2抵抗および第3抵抗と、
ベースが前記第2抵抗と前記第3抵抗を接続する第1内部ノードに接続され、コレクタが前記第1出力ノードに接続されるNPN型の第1トランジスタと、
前記第1トランジスタのエミッタと、前記メイン入力端子の間に設けられる第4抵抗と、
前記下側電源端子と前記ローサイド電圧が発生する第2出力ノードの間に設けられる第5抵抗と、
前記下側電源端子と前記メイン入力端子の間に直列に設けられる第6抵抗および第7抵抗と、
ベースが前記第6抵抗と前記第7抵抗を接続する第2内部ノードに接続され、コレクタが前記第2出力ノードに接続されるPNP型の第2トランジスタと、
前記第2トランジスタのエミッタと、前記メイン入力端子の間に設けられる第8抵抗と、
を備えることを特徴とするアナログスイッチ回路。 - それぞれが前記入力電圧を分圧した電圧を受ける少なくともひとつのサブメイン入力端子と、
それぞれが前記少なくともひとつのサブメイン入力端子の対応するひとつと前記出力端子の間に設けられる、少なくともひとつのサブNMOSトランジスタと、
それぞれが前記少なくともひとつのサブメイン入力端子の対応するひとつと前記出力端子の間に設けられる、少なくともひとつのサブPMOSトランジスタと、
をさらに備え、
前記少なくともひとつのサブNMOSトランジスタのバックゲートに、前記ローサイド電圧が印加され、前記少なくともひとつのサブPMOSトランジスタのバックゲートに、前記ハイサイド電圧が印加されることを特徴とする請求項1から12のいずれかに記載のアナログスイッチ回路。 - 直列に接続される複数の抵抗素子を含み、一端に入力信号が印加される抵抗分圧回路と、
前記抵抗分圧回路の複数のタップに対応して設けられる複数のアナログスイッチ回路と、
前記複数のアナログスイッチ回路を制御するボリウムコントローラと、
を備え、前記複数のアナログスイッチ回路の少なくともひとつは、請求項1から12のいずれかに記載のアナログスイッチ回路であることを特徴とするボリウム回路。 - 直列に接続される複数の抵抗素子を含み、一端に入力信号が印加される抵抗分圧回路と、
前記抵抗分圧回路の複数のタップの電圧を受ける請求項13に記載のアナログスイッチ回路と、
を備えることを特徴とするボリウム回路。 - 請求項14または15に記載のボリウム回路を備えることを特徴とする半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019117292A JP7337561B2 (ja) | 2019-06-25 | 2019-06-25 | アナログスイッチ回路、ボリウム回路、半導体集積回路 |
US16/908,870 US11146226B2 (en) | 2019-06-25 | 2020-06-23 | Analog switch circuit, volume circuit, and semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019117292A JP7337561B2 (ja) | 2019-06-25 | 2019-06-25 | アナログスイッチ回路、ボリウム回路、半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021005750A JP2021005750A (ja) | 2021-01-14 |
JP7337561B2 true JP7337561B2 (ja) | 2023-09-04 |
Family
ID=74044874
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019117292A Active JP7337561B2 (ja) | 2019-06-25 | 2019-06-25 | アナログスイッチ回路、ボリウム回路、半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US11146226B2 (ja) |
JP (1) | JP7337561B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115514356A (zh) * | 2021-06-23 | 2022-12-23 | 恩智浦美国有限公司 | 模拟开关布置 |
JP2023135496A (ja) | 2022-03-15 | 2023-09-28 | 株式会社東芝 | アナログスイッチ回路 |
EP4412085A1 (en) * | 2023-02-02 | 2024-08-07 | Nexperia B.V. | A pass gate circuit arranged for providing an input to an output based on a control signal, as well as a corresponding method and computer program product |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004357169A (ja) | 2003-05-30 | 2004-12-16 | Toshiba Corp | 可変抵抗回路 |
JP2009200825A (ja) | 2008-02-21 | 2009-09-03 | Toshiba Microelectronics Corp | 半導体集積回路 |
JP6242408B2 (ja) | 2013-03-14 | 2017-12-06 | フェニックス コンタクト ゲーエムベーハー ウント コムパニー カーゲー | 2つのインターフェイスを備える発光装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5949009A (ja) * | 1982-09-13 | 1984-03-21 | Sanyo Electric Co Ltd | 信号減衰器 |
US5422588A (en) * | 1993-06-14 | 1995-06-06 | Analog Devices Inc. | Low distortion CMOS switch system |
US7750701B2 (en) * | 2008-07-15 | 2010-07-06 | International Business Machines Corporation | Phase-locked loop circuits and methods implementing multiplexer circuit for fine tuning control of digitally controlled oscillators |
US9729155B2 (en) * | 2011-07-29 | 2017-08-08 | Crossbar, Inc. | Field programmable gate array utilizing two-terminal non-volatile memory |
JP5923919B2 (ja) * | 2011-10-11 | 2016-05-25 | 株式会社ソシオネクスト | 半導体装置及びアナログスイッチの制御方法 |
US8847672B2 (en) * | 2013-01-15 | 2014-09-30 | Triquint Semiconductor, Inc. | Switching device with resistive divider |
US9214932B2 (en) * | 2013-02-11 | 2015-12-15 | Triquint Semiconductor, Inc. | Body-biased switching device |
JP6467474B2 (ja) | 2016-09-16 | 2019-02-13 | 旭化成エレクトロニクス株式会社 | スイッチ装置 |
-
2019
- 2019-06-25 JP JP2019117292A patent/JP7337561B2/ja active Active
-
2020
- 2020-06-23 US US16/908,870 patent/US11146226B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004357169A (ja) | 2003-05-30 | 2004-12-16 | Toshiba Corp | 可変抵抗回路 |
JP2009200825A (ja) | 2008-02-21 | 2009-09-03 | Toshiba Microelectronics Corp | 半導体集積回路 |
JP6242408B2 (ja) | 2013-03-14 | 2017-12-06 | フェニックス コンタクト ゲーエムベーハー ウント コムパニー カーゲー | 2つのインターフェイスを備える発光装置 |
Also Published As
Publication number | Publication date |
---|---|
US20200412317A1 (en) | 2020-12-31 |
JP2021005750A (ja) | 2021-01-14 |
US11146226B2 (en) | 2021-10-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7337561B2 (ja) | アナログスイッチ回路、ボリウム回路、半導体集積回路 | |
US8324955B2 (en) | Level shifter design | |
EP1102402A1 (en) | Level adjustment circuit and data output circuit thereof | |
EP0405319B1 (en) | Delay circuit having stable delay time | |
CN109213248B (zh) | 负电源控制电路以及电源装置 | |
US11387821B2 (en) | Pulse signal sending circuit | |
US9785177B1 (en) | Symmetrical positive and negative reference voltage generation | |
JP3240042B2 (ja) | 半導体出力回路 | |
US20080150583A1 (en) | Buffer circuit | |
US8063689B2 (en) | Output stage system | |
JP6399938B2 (ja) | 差動出力バッファ | |
JP3764158B2 (ja) | データ出力回路 | |
JPH09130218A (ja) | 演算増幅器およびディジタル信号伝達回路 | |
CN108809295B (zh) | 电平移位电路 | |
US6784651B2 (en) | Current source assembly controllable in response to a control voltage | |
JP4371645B2 (ja) | 半導体装置 | |
CN110518903B (zh) | 一种电平移位电路 | |
CN109787607B (zh) | 基于低压器件的高压高速io电路 | |
US20080238517A1 (en) | Oscillator Circuit and Semiconductor Device | |
JPS6358493B2 (ja) | ||
TWI630403B (zh) | 核心電源偵測電路以及輸入/輸出控制系統 | |
US10644699B2 (en) | Lower voltage switching of current mode logic circuits | |
JP5038738B2 (ja) | デューティ調整回路 | |
CN111224661B (zh) | 驱动装置 | |
WO2005117261A1 (en) | Pull up for high speed structures |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220516 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20230208 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230314 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230426 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230808 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230823 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7337561 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |