JP5923919B2 - 半導体装置及びアナログスイッチの制御方法 - Google Patents

Description

本発明は，ＣＭＯＳアナログスイッチを有する半導体装置及びアナログスイッチの制御方法に関する。

ＣＭＯＳアナログスイッチは，並列に接続されたＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタを有し，逆相の制御信号をそれぞれのトランジスタのゲートに入力し，制御信号によってＮＭＯＳトランジスタとＰＭＯＳトランジスタとを導通状態（オン）と非導通状態（オフ）のいずれかに切り替えるスイッチである。入力電圧と出力電圧がグランドから電源電圧の間のいずれの電位であっても，導通状態と非導通状態を維持することができる。

一般に，ＮＭＯＳトランジスタは，ゲート・ソース間電圧が正の閾値電圧ＶｔｈＮを超えていれば導通状態になるが，閾値電圧ＶｔｈＮ未満になると非導通状態になる。したがって，ゲートに電源電圧ＶＤＤを印加した場合，ＮＭＯＳトランジスタは，ソースが０〜（ＶＤＤ−ＶｔｈＮ）の電圧であれば導通状態になるが，ソースが（ＶＤＤ−ＶｔｈＮ）〜ＶＤＤの電圧では非導通になる。逆に，ＰＭＯＳトランジスタは，ゲート・ソース間電圧が負の閾値電圧ＶｔｈＰを超えていれば（ソースよりゲートがＶｔｈＰ以上低い場合）導通状態になるが，その閾値電圧ＶｔｈＰ未満になると非導通状態になる。したがって，ゲートにグランド電圧ＶＳＳを印加した場合，ソースがＶｔｈＰ〜ＶＤＤの電圧であれば導通状態になるが，ソースが０〜ＶｔｈＰの電圧では非導通になる。

そこで，ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを並列に接続し，ＮＭＯＳトランジスタのゲートに電源電圧ＶＤＤをＰＭＯＳトランジスタのゲートにグランド電圧ＶＳＳを印加すれば，両トランジスタの両端のソース・ドレイン端子の電圧が０〜ＶＤＤのいずれの電圧であっても導通状態を維持することができる。

また，ゲート電極の下の基板領域にはバックゲート電圧が印加され，一般に，バックゲート電圧Ｖｂｇは，ＮＭＯＳトランジスタの場合は０Ｖ，ＰＭＯＳトランジスタの場合は電源電圧ＶＤＤである。

このようなＣＭＯＳアナログスイッチについては，特許文献１，２に記載されている。

特開平９−２５２２４１号公報 特開平１０−４１７９８号公報

しかしながら，ＭＯＳトランジスタは，ゲート電極と基板との間に設けられたゲート絶縁膜の耐圧（以下ゲート耐圧）が比較的低い。それに対して，ＣＭＯＳアナログスイッチの入出力端子に印加される電圧の範囲０Ｖ〜ＶＤＤが大きくなると，ゲート電圧Ｖｇとバックゲート電圧Ｖｂｇとの間の電圧差がゲート耐圧を超える場合がある。その場合，ＭＯＳトランジスタが破壊されてしまう。

そのため，バックゲート電圧Ｖｂｇを所定の電圧に制御してゲート電圧Ｖｇとバックゲート電圧Ｖｂｇとの間の電圧差がゲート耐圧を超えないようにすることが必要になる。

しかし，バックゲート電圧をグランド電圧ＶＳＳ，電源電圧ＶＤＤ以外の電圧にすると，ＣＭＯＳアナログスイッチの入出力端子に対して基板領域が順バイアスになり，リーク電流が発生し，入力端子の電圧が出力端子に伝達されなくなる。

そこで，本発明の目的は，広い電圧範囲の入力電圧に対しても適切に導通状態を形成することができるＣＭＯＳアナログスイッチを有する半導体装置及びアナログスイッチの制御方法を提供することにある。

半導体装置の第１の側面は，入力端子と出力端子との間にＰチャネルトランジスタとＮチャネルトランジスタとを並列に接続したアナログスイッチと，
前記入力端子に印加される入力電圧に応じて，前記Ｐチャネルトランジスタの第１ゲート電圧及び第１バックゲート電圧と，前記Ｎチャネルトランジスタの第２ゲート電圧及び第２バックゲート電圧とのそれぞれの電位を可変生成する可変電圧回路と，
前記アナログスイッチを導通または非導通に制御する制御信号を前記可変電圧回路に供給する制御回路とを有し，
前記可変電圧回路は，前記導通に制御する制御信号に応答して，前記可変生成される第１ゲート電圧と第２ゲート電圧とを前記ＰチャネルトランジスタとＮチャネルトランジスタのゲートにそれぞれ出力する。

第１の側面によれば，広い電圧範囲の入力電圧に対しても適切に導通状態を形成する半導体装置が提供される。

試験用チップの構成図である。 ＣＭＯＳアナログスイッチの回路図である。 ＣＭＯＳアナログスイッチのゲート電圧とバックゲート電圧の様々な例を示す図である。 ＣＭＯＳアナログスイッチのゲート電圧とバックゲート電圧の様々な例を示す図である。 ＣＭＯＳアナログスイッチのゲート電圧とバックゲート電圧の様々な例を示す図である。 ＣＭＯＳアナログスイッチのゲート電圧とバックゲート電圧の様々な例を示す図である。 本実施の形態におけるＣＭＯＳアナログスイッチ装置の回路図である。 本実施の形態におけるＣＭＯＳアナログスイッチ装置の入力電圧に対応したゲート電圧とバックゲート電圧を示す図である。 本実施の形態におけるＣＭＯＳアナログスイッチ装置を導通するための，入力電圧に対応したゲート電圧とバックゲート電圧を示すグラフ図である。 ３つの入力電圧範囲Ｍ１，Ｍ２，Ｍ３でのＰＭＯＳ，ＮＭＯＳトランジスタのオン抵抗を示す図である。 本実施の形態における一般化したＣＭＯＳアナログスイッチ装置の入力電圧範囲Ｍ１，Ｍ２，Ｍ３におけるゲート電圧とバックゲート電圧を示した図である。 図１２は，ＰＭＯＳトランジスタの入力電圧Vinに対するゲート電圧とバックゲート電圧を示した図である。 図１３は，ＮＭＯＳトランジスタの入力電圧Vinに対するゲート電圧とバックゲート電圧を示した図である。 図１２，図１３のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート電圧とバックゲート電圧とを重ねて示した図である。 一般化したＣＭＯＳアナログスイッチ装置の場合の３つの入力電圧の範囲Ｍ１，Ｍ２，Ｍ３でのＰＭＯＳ，ＮＭＯＳトランジスタのオン抵抗を示す図である。 一般化したＣＭＯＳアナログスイッチ装置のＰＭＯＳ，ＮＭＯＳトランジスタのゲート電圧とバックゲート電圧の変型例を示す図である。 一般化したＣＭＯＳアナログスイッチ装置のＰＭＯＳ，ＮＭＯＳトランジスタのゲート電圧とバックゲート電圧の変型例を示す図である。 可変電圧回路の回路図である。 図１８の可変電圧回路の動作を示すフローチャート図である。 入力電圧Vinが範囲Ｍ１の場合の可変電圧回路の状態を示す図である。 入力電圧Vinが範囲Ｍ２の場合の可変電圧回路の状態を示す図である。 入力電圧Vinが範囲Ｍ３の場合の可変電圧回路の状態を示す図である。

図１は，試験用チップの構成図である。ＬＳＩテストシステム１がインターフェースとして動作する試験用チップ２に接続され，試験用チップ２の入出力端子Ｅ１〜Ｅｎには，被試験装置ＤＵＴ１〜ＤＵＴｎの外部端子が接続されている。

試験用チップ２は，試験の制御を行う制御回路４を有し，制御回路４は入出力端子Ｅ１〜Ｅｎに出力信号を駆動するドライバ８と，入力信号を入力してＨ，Ｌレベルを検出するコンパレータ９とを介して入出力端子Ｅ１〜Ｅｎに接続される。また，試験用チップ２は，ＤＣ電圧測定部６を有し，ピンマトリクス１０内のアナログスイッチＡＳＷを介して入力端子Ｅ１〜Ｅｎに任意の組み合わせで接続される。アナログスイッチＡＳＷには，図示しない制御信号が制御回路４から供給され，任意の組み合わせのアナログスイッチＡＳＷが導通状態にされる。それにより，任意の組み合わせの入力端子がＤＣ電圧測定部６に接続される。

ＬＳＩテストシステム１は，試験用チップ２を介して，被試験装置ＤＵＴ１〜ＤＵＴｎに所定の信号を出力し，それに応答して出力される信号を入力する。また，ＬＳＩテストシステム１は，試験用チップ２内のＤＣ電圧測定部６により，被試験装置が出力する出力信号のＤＣ電圧を測定する。このＤＣ電圧測定部６は，図１に示されるとおり試験用チップ２内に設けられてもよいし，試験用チップ２とは別のチップ内に設けられても良い。

アナログスイッチＡＳＷは，後述するとおり，入出力端子ＩＮ，ＯＵＴ間にＰチャネルトランジスタ（以下ＰＭＯＳトランジスタ）とＮチャネルトランジスタ（以下ＮＭＯＳトランジスタ）のソース・ドレイン端子をそれぞれ接続し，図示しない逆相の制御信号をそれぞれのトランジスタのゲートに入力し，導通状態と非導通状態とに制御される。一般的には，ＰＭＯＳトランジスタのバックゲートには入力信号の最大電圧である電源電圧が印加され，ＮＭＯＳトランジスタのバックゲートには入力信号の最小電圧であるグランド電圧が印加される。そして，制御信号により，ＰＭＯＳトランジスタのゲートにグランド電圧が印加され，ＮＭＯＳトランジスタのゲートに電源電圧が印加されると，アナログスイッチＡＳＷは導通状態にされる。また，制御信号により，ＰＭＯＳトランジスタのゲートに電源電圧が印加され，ＮＭＯＳトランジスタのゲートにグランド電圧が印加されると，アナログスイッチＡＳＷは非導通状態にされる。

近年のＭＯＳトランジスタは，ソース・ドレイン間の耐圧が電源電圧以上あるものが開発されている。そのようなＭＯＳトランジスタをアナログスイッチＡＳＷのＣＭＯＳトランジスタに採用することで，アナログスイッチは，試験用チップ２内の電源電圧以上のＤＣ電圧を持つ入力信号をスイッチングすることができる。図１の例では，被試験装置ＤＵＴの出力信号のＤＣ電圧が試験用チップ２内の電源電圧以上であっても，アナログスイッチＡＳＷがオン，オフ動作可能である。

ところが，ＭＯＳトランジスタのゲート絶縁膜の耐圧であるゲート耐圧は，トランジスタの微細化によって低くなる傾向にある。しかし，ゲート電圧とバックゲート電圧との電圧差をゲート耐圧以下にする必要がある。したがって，従来のアナログスイッチのようなＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート電圧とバックゲート電圧がグランドと電源電圧では，電源電圧より高い電圧を有する入力信号をスイッチングすることはできない。その詳細について以下にて説明する。

図２は，ＣＭＯＳアナログスイッチの回路図である。また，図３，図４，図５，図６は，ＣＭＯＳアナログスイッチのゲート電圧とバックゲート電圧の様々な例を示す図である。前提として，ＮＭＯＳ，ＰＭＯＳトランジスタのゲート耐圧Vrが共に3.3V，入力電圧Vinが最小電圧Vminがグランド電位（0V），最大電圧Vmaxが5Vとする。また，それぞれの閾値電圧をVth(P),Vth(N)とする。
Vr＝３．３Ｖ
Vmin＝０Ｖ
Vmax＝５Ｖ
図２のＣＭＯＳアナログスイッチＡＳＷは，入力端子ＩＮと出力端子ＯＵＴとの間に，ＰＭＯＳトランジスタｐｃｈと，ＮＭＯＳトランジスタｎｃｈとが並列に接続されている。両トランジスタのゲートには逆相の制御信号が印加される。一般的な方法では，アナログスイッチを導通するためには，図２に示されるとおり，ＰＭＯＳトランジスタｐｃｈのゲートＧに入力電圧Vinの最小電圧Vmin=0Vが，そのバックゲートＢＧに入力電圧Vinの最大電圧Vmax=5Vが，ＮＭＯＳトランジスタｎｃｈのゲートＧに最大電圧Vmax=5Vが，そのバックゲートＢＧに最小電圧Vmin=0Vがそれぞれ印加される。この状態では，入力電圧Vinが0V〜5VのいずれであってもＰＭＯＳトランジスタｐｃｈとＮＭＯＳトランジスタｎｃｈの少なくとも一方は導通状態になる。具体的には，アナログスイッチが導通状態では入力端子ＩＮと出力端子ＯＵＴの電圧は共に入力電圧Vinになので，入力電圧VinがVth(P)〜5VでＰＭＯＳトランジスタが導通し，入力電圧Vinが0V〜（5V−Vth(N)）でＮＭＯＳトランジスタが導通する。

しかし，前提条件としてＰＭＯＳ，ＮＭＯＳトランジスタのゲート耐圧Vrが3.3Vであるので，上記のように，ゲートＧとバックゲートＢＧとの間が5Vでは，ゲート耐圧Vr以上でありトランジスタがゲート破壊を起こす。

図３には，ＣＭＯＳアナログスイッチと，入力電圧Vinに対するオン抵抗Ronの関係図とが示されている。図３に示されるように，ＰＭＯＳトランジスタのバックゲートＢＧをゲート耐圧Vrの3.3Vに，ＮＭＯＳトランジスタのゲートＧをゲート耐圧Vrの3.3Vにしたとする。その場合，図３の入力電圧・オン抵抗のグラフ図に示されるとおり，入力電圧VinがVth(P)〜3.3VではＰＭＯＳトランジスタpchは導通するが，入力電圧VinがVth(P)に近づくほどオン抵抗Ronは高くなる。一方，入力電圧Vinが0V〜(3.3V-Vth(N))ではＮＭＯＳトランジスタnchは導通するが，3.3V-Vth(N)に近づくほどオン抵抗Ronは高くなる。そのため，両トランジスタの合成オン抵抗Ronは，破線で示されるとおり，入力電圧Vinが0V〜3.3Vの範囲では低くなっている。

しかし，入力電圧Vinが3.3Vを超えると，ＰＭＯＳトランジスタのＰ型ドレイン，ソース領域とＮ型のバックゲート領域とのＰＮ接合が順バイアス状態になり，ドレイン，ソース領域からバックゲート領域に順方向リーク電流が流れる。その結果，アナログスイッチは入力電圧Vinの3.3V〜5Vの電圧を出力端子に伝達することができない。

図４は，ＰＭＯＳトランジスタpchではゲート電圧を1.7V(=5V-3.3V)にバックゲート電圧を5Vにし，ＮＭＯＳトランジスタnchではゲート電圧を3.3Vにバックゲート電圧を0Vにした例である。この場合は，両トランジスタのゲートとバックゲート間電圧は共にゲート耐圧Vr=3.3Vに保たれるのでゲート破壊は生じない。この例では，ＰＭＯＳトランジスタpchは，入力電圧Vinが（1.7V+Vth(P)）〜5Vで導通し，ＮＭＯＳトランジスタnchは，入力電圧Vinが0V〜(3.3V-Vth(N))で導通する。しかし，中間電位2.5V近辺では両トランジスタのオン抵抗Ronが大きくなり，合成オン抵抗も高くなり，双方向性のアナログスイッチとしては好ましくない。

図５は，図４と逆に，ＰＭＯＳトランジスタpchではゲート電圧を0Vにバックゲート電圧を3.3Vにし，ＮＭＯＳトランジスタnchではゲート電圧を5Vにバックゲート電圧を1.7Vにした例である。この例では，ＰＭＯＳトランジスタpchは，入力電圧VinがVth(P)〜5Vで導通し，ＮＭＯＳトランジスタnchは，入力電圧Vinが0V〜(5V-Vth(N))で導通する。しかし，図３と同様に，入力電圧Vinが3.3V〜5Vで，ＰＭＯＳトランジスタのＰ型ドレイン，ソース領域とＮ型のバックゲート領域とのＰＮ接合が順バイアス状態になり，ドレイン，ソース領域からバックゲート領域に順方向電流が流れる。一方，入力電圧Vinが0V〜1.7Vで，ＮＭＯＳトランジスタのＮ型ドレイン，ソース領域とＰ型のバックゲート領域とのＰＮ接合が順バイアスになり，バックゲート領域からドレイン，ソース領域に順方向リーク電流が流れる。

図６は，図３と逆に，ＰＭＯＳトランジスタpchではゲート電圧を1.7Vにバックゲート電圧を5Vにし，ＮＭＯＳトランジスタnchではゲート電圧を5Vにバックゲート電圧を1.7Vにした例である。この例では，ＰＭＯＳトランジスタpchは，入力電圧Vinが（1.7V+Vth(P)）〜5Vで導通し，ＮＭＯＳトランジスタnchは，入力電圧Vinが0V〜(5V-Vth(N))で導通する。しかし，図４と同様に，入力電圧Vinが0V〜1.7Vで，ＮＭＯＳトランジスタのＮ型ドレイン，ソース領域とＰ型のバックゲート領域とのＰＮ接合が順バイアスになり，バックゲート領域からドレイン，ソース領域に順方向リーク電流が流れる。

図７は，本実施の形態におけるＣＭＯＳアナログスイッチ装置の回路図である。このＣＭＯＳアナログスイッチ装置は，入力端子ＩＮと出力端子ＯＵＴとの間にＰチャネルトランジスタpchとＮチャネルトランジスタnchとを並列に接続したアナログスイッチＡＳＷと，入力端子に印加される入力電圧に応じて，ＰチャネルトランジスタのゲートＧｐの電圧及びバックゲートＢＧｐの電圧と，ＮチャネルトランジスタｎｃｈのゲートＧｎの電圧及びバックゲートＢＧｎの電圧のそれぞれの電位を可変生成する可変電圧回路２０と，アナログスイッチＡＳＷを導通または非導通に制御する制御信号φｓを可変電圧回路２０に供給する制御回路４とを有する。

そして，ＰＭＯＳトランジスタでは，入力電圧Vinの0V〜5Vの範囲の電位に応じて，ゲートGpの電圧を0〜1.7Vで可変制御し，バックゲートBGpの電圧を3.3〜5Vで可変制御し，且つ，ゲート電圧とバックゲート電圧との差をゲート耐圧Vr(Pch)に維持する。一方，ＮＭＯＳトランジスタでは，入力電圧Vinの0V〜5Vの範囲の電位に応じて，ゲートGnの電圧を3.3〜5Vで可変制御し，バックゲートBGnの電圧を0〜1.7Vで可変制御し，且つ，ゲート電圧とバックゲート電圧との差をゲート耐圧Vr(Nch)に維持する。このようにすることで，入力端子ＩＮに印加される入力電圧Vinが0〜5Vの電位であっても，ＣＭＯＳアナログスイッチＡＳＷは，ゲート破壊を生じることなく，且つソース，ドレイン領域のリーク電流を生じることなく，正常に導通状態になることができる。

図８は，本実施の形態におけるＣＭＯＳアナログスイッチ装置の入力電圧に対応したゲート電圧とバックゲート電圧を示す図である。また，図９は，本実施の形態におけるＣＭＯＳアナログスイッチ装置を導通するための，入力電圧に対応したゲート電圧とバックゲート電圧を示すグラフ図である。

図８には，入力電圧Vinが0〜1.7（=5-3.3）Vの範囲Ｍ１と，1.7〜3.3(=0+3.3)Vの範囲Ｍ２と，3.3〜5Vの範囲Ｍ３それぞれについて，ＰＭＯＳ，ＮＭＯＳトランジスタのゲート電圧とバックゲート電圧とが示されている。図９には，横軸の入力電圧Vinに対応して，縦軸のＰＭＯＳ，ＮＭＯＳトランジスタのゲート電圧Vg(pch)，Vg(nch)と，バックゲート電圧Vbg(pch)，Vbg(nch)とが示されている。破線がＰＭＯＳトランジスタのゲート電圧Vg(pch)，バックゲート電圧Vbg(pch)であり，実線がＮＭＯＳトランジスタのゲート電圧Vg(nch)，バックゲート電圧Vbg(nch)である。図９の横軸の0〜1.7V，1.7〜3.3V，3.3〜5Vが，図８のＭ１，Ｍ２，Ｍ３に対応する。

図９の破線で示されるＰＭＯＳトランジスタの場合は，入力電圧Vinが0〜3.3(=0+Vr(pch))の場合（図８の範囲Ｍ１，Ｍ２）は，バックゲート電圧Vbg(pch)をＰＭＯＳトランジスタのゲート耐圧Vr(pch)=3.3Vにし，ゲート電圧Vg(pch)をバックゲート電圧Vbg(pch)よりゲート耐圧Vr(pch)=3.3Vだけ低い0Vにする。これにより，バックゲート電圧Vbg(pch)=3.3Vは，入力電圧Vin=0〜3.3V以上に保たれドレイン，ソース領域からバックゲート領域への順方向のリーク電流は発生せず，ゲート・バックゲート間がゲート耐圧Vr(pch)以下に保たれてゲート破壊も起きずに，導通状態にすることができる。

そして，入力電圧Vinが3.3〜5Vの場合（図８の範囲Ｍ３）は，バックゲート電圧Vbg(pch)を入力電圧Vin（3.3〜5V）と同じにし，ゲート電圧Vg(pch)をバックゲート電圧Vbg(pch)よりゲート耐圧Vr(pch)=3.3Vだけ低くする。つまり，バックゲート電圧とゲート電圧とが入力電圧Vinに応じて上昇するように可変制御される。これにより，バックゲート電圧Vbg(pch)は入力電圧Vin以上であるので，リーク電流は発生せず，ゲート破壊も生じないで，導通状態を保つことができる。ＰＭＯＳトランジスタの閾値電圧Vth(pch)は-1V未満であるので，ゲート電圧Vg(pch)の0〜1.7Vは入力電圧Vinの3.3〜5Vよりその閾値電圧Vth(pch)以上低く，ＰＭＯＳトランジスタは導通状態を保つことができる。

一方，図９の実線で示されるＮＭＯＳトランジスタの場合は，入力電圧Vinが5〜1.7(=5-Vr(nch))の場合（図８の範囲Ｍ３，Ｍ２）は，バックゲート電圧Vbg(nch)を5VよりＮＭＯＳトランジスタのゲート耐圧Vr(npch)=3.3Vだけ低い電位1.7(=5-3.3)Vにし，ゲート電圧Vg(nch)をバックゲート電圧Vbg(nch)よりゲート耐圧Vr(nch)=3.3Vだけ高い5Vにする。これにより，バックゲート電圧Vbg(nch)=1.7Vは，入力電圧Vin=5〜1.7V以下に保たれて，ドレイン，ソース領域にバックゲート領域からの順方向のリーク電流は発生せず，ゲート・バックゲート間がゲート耐圧Vr(nch)以下に保たれてゲート破壊も起きずに，導通状態にすることができる。

そして，入力電圧Vinが1.7〜0Vの場合（図８の範囲Ｍ１）は，バックゲート電圧Vbg(nch)を入力電圧Vin（1.7〜0V）と同じにし，ゲート電圧Vg(nch)をバックゲート電圧Vbg(nch)よりゲート耐圧Vr(nch)=3.3Vだけ高くする。つまり，バックゲート電圧とゲート電圧とが入力電圧Vinに応じて下降するように可変制御される。これにより，バックゲート電圧Vbg(nch)は入力電圧Vin以下であるので，リーク電流は発生せず，ゲート破壊も生じないで，導通状態を保つことができる。ＮＭＯＳトランジスタの閾値電圧Vth(nch)は+1V未満であるので，ゲート電圧Vg(nch)の5〜3.3Vは入力電圧Vinの1.7〜0Vよりその閾値電圧Vth(nch)以上高く，ＮＭＯＳトランジスタは導通状態を保つことができる。

図９では，ＰＭＯＳとＮＭＯＳトランジスタの耐圧Vr(pch),Vr(nch)が共に3.3Vを前提にしているので，入力電圧Vinが5Vの場合のＰＭＯＳのゲート電圧Vg(pch)とＮＭＯＳのバックゲートVbg(nch)とが1.7Vと一致し，入力電圧Vinが0Vの場合のゲート電圧Vg(nch)とバックゲート電圧Vbg(pch)とが3.3Vと一致している。両トランジスタの耐圧が異なる場合は，一致しないことがある。

図１０は，上記の３つの入力電圧範囲Ｍ１，Ｍ２，Ｍ３でのＰＭＯＳ，ＮＭＯＳトランジスタのオン抵抗を示す図である。ＰＭＯＳトランジスタの場合，入力電圧Vinが範囲Ｍ１（0〜1.7V）と範囲Ｍ２（1.7〜3.3V）では，ゲート電圧Vg(pch)=0V，バックゲート電圧Vbg(pch)=3.3Vと固定され，範囲Ｍ３（3.3〜5V）では，入力電圧Vinに応じて，バックゲート電圧をVbg(pch)=Vin=3.3〜5Vと可変制御し，ゲート電圧をVg(pch)=Vin-Vr(pch)=0〜1.7Vと可変制御する。この可変制御によりドレイン，ソース領域でのリーク電流が防止される。

一方，ＮＭＯＳトランジスタの場合，入力電圧Vinが範囲Ｍ３（3.3〜5V）と範囲Ｍ２（1.7〜3.3V）では，ゲート電圧Vg(nch)=5V，バックゲート電圧Vbg(nch)=1.7Vと固定され，範囲Ｍ１（0〜1.7V）では，入力電圧Vinに応じて，バックゲート電圧がVbg(nch)=Vin=0〜1.7Vと可変制御し，ゲート電圧をVg(nch)=Vin-Vr(nch)=3.3〜5Vと可変制御する。この可変制御によりドレイン，ソース領域でのリーク電流が防止される。しかも，いずれの入力電圧の範囲でも，ＰＭＯＳとＮＭＯＳトランジスタの合成オン抵抗Ronを小さくすることができる。

上記の例では，入力電圧Vinの最大電圧Vmax=5Vに対して，ゲート耐圧Vr(pch),Vr(nch)=3.3Vが最大電圧の５０％を超えている。それに対して，入力電圧Vinが最小電圧Vmin=0V〜最大電圧Vmaxのいずれかであり，最大電圧Vmaxに対してゲート耐圧Vr(pch),Vr(nch)が５０％未満の例について，一般化したＣＭＯＳアナログスイッチ装置を説明する。

図１１は，本実施の形態における一般化したＣＭＯＳアナログスイッチ装置の入力電圧範囲Ｍ１，Ｍ２，Ｍ３におけるゲート電圧とバックゲート電圧を示した図である。図１２は，ＰＭＯＳトランジスタの入力電圧Vinに対するゲート電圧とバックゲート電圧を示した図である。図１３は，ＮＭＯＳトランジスタの入力電圧Vinに対するゲート電圧とバックゲート電圧を示した図である。

まず，図１２のＰＭＯＳトランジスタについて説明する。入力電圧Vinが0〜Vr(pch)では，ゲート電圧Vg(pch)=Vmin=0V，バックゲート電圧Vbg(pch)=Vmin+Vr(pch)=Vr(pch)と固定電位にされる。これにより，入力電圧Vinがゲート電圧Vg(pch)=0Vより閾値電圧Vth(pch)だけ高くなると導通し，しかも，バックゲート電圧は入力電圧以上であるのでリーク電流はなく，ゲート破壊もない。さらに，入力電圧VinがVr(pch)〜Vmaxでは，バックゲート電圧はVbg(pch)=Vinにし，ゲート電圧Vg(pch)はバックゲート電圧よりVr(pch)だけ低い電圧Vg(pch)=Vin-Vr(pch)と，入力電圧Vinに応じて変動する電圧に制御される。これにより，ゲート電圧Vg(pch)は入力電圧Vinより閾値電圧Vth(pch)以上低いのでＰＭＯＳトランジスタは導通し，しかも，バックゲート電圧は入力電圧以上であるのでリーク電流はなく，ゲート破壊もない。

次に，図１３のＮＭＯＳトランジスタについて説明する。入力電圧VinがVmax〜Vmax-Vr(nch)では，ゲート電圧Vg(nch)=Vmax，バックゲート電圧Vbg(nch)=Vmax-Vr(nch)と固定電位にされる。これにより，入力電圧Vinがゲート電圧Vg(nch)=Vmaxより閾値電圧Vth(nch)だけ低くなると導通し，しかも，バックゲート電圧は入力電圧以下であるのでリーク電流はなく，ゲート破壊もない。さらに，入力電圧VinがVmax-Vr(nch)〜Vminでは，バックゲート電圧をVbg(nch)=Vinに，ゲート電圧Vg(nch)はバックゲート電圧よりVr(nch)だけ高い電圧Vg(nch)=Vin+Vr(nch)にと，入力電圧Vinに応じて変動する電圧に制御される。これにより，ゲート電圧Vg(nch)は入力電圧Vinより閾値電圧Vth(nch)以上高いのでＮＭＯＳトランジスタは導通し，しかも，バックゲート電圧は入力電圧以下であるのでリーク電流はなく，ゲート破壊もない。

図１４は，図１２，図１３のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート電圧とバックゲート電圧とを重ねて示した図である。図１４では，ＰＭＯＳとＮＭＯＳトランジスタのゲート耐圧Vr(pch)，Vr(nch)が等しいVrであることを前提にして，図１２，図１３のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート電圧とバックゲート電圧とを重ねて示している。

図１５は，一般化したＣＭＯＳアナログスイッチ装置の場合の３つの入力電圧の範囲Ｍ１，Ｍ２，Ｍ３でのＰＭＯＳ，ＮＭＯＳトランジスタのオン抵抗を示す図である。図１５の例では，Vr(pch),Vr(nch)＜Vmax/2であるので，３つの入力電圧の範囲Ｍ１，Ｍ２，Ｍ３は，図１１に記載されるとおりであり，図１０での３つの入力電圧の範囲Ｍ１，Ｍ２，Ｍ３とは異なっている。

入力電圧が範囲Ｍ１の場合（0〜Vr(pch)）では，ＰＭＯＳトランジスタのゲート電圧とバックゲート電圧とは固定されているが，ＮＭＯＳトランジスタのバックゲート電圧は入力電圧Vinと等しく，ゲート電圧はそれよりゲート耐圧Vr(nch)だけ高く（Vin+Vr(nch)），入力電圧Vinに応じて変動する電位にされる。これにより，ＮＭＯＳトランジスタのリーク電流が回避される。

入力電圧が範囲Ｍ２の場合（Vr(pch)〜(Vmax-Vr(nch))では，ＰＭＯＳ，ＮＭＯＳトランジスタのバックゲート電圧は入力電圧Vinに等しく，ゲート電圧はそれぞれVin-Vr(pch)，Vin+Vr(nch)にされる。つまり，入力電圧Vinに応じて変動する電位である。これにより，ＰＭＯＳ，ＮＭＯＳトランジスタのいずれもリーク電流が回避される。

入力電圧が範囲Ｍ３の場合（(Vmax-Vr(nch))〜Vmax)では，ＰＭＯＳトランジスタのバックゲート電圧は入力電圧Vinに等しく，ゲート電圧はVin-Vr(pch)に制御される。これにより，ＰＭＯＳトランジスタのリーク電流は回避される。そして，ＮＭＯＳトランジスタでは，ゲート電圧はVmaxに，バックゲート電圧はVmax-Vr(nch)に固定される。

図１６，図１７は，一般化したＣＭＯＳアナログスイッチ装置のＰＭＯＳ，ＮＭＯＳトランジスタのゲート電圧とバックゲート電圧の変型例を示す図である。図１２，図１３と対比して以下説明する。

図１６のＰＭＯＳトランジスタの例では，入力電圧Vinが0V近傍の場合は，ゲート電圧Vg(pch)を0Vにし，バックゲート電圧Vbg(pch)はVr(pch)にする。ただし，入力電圧Vinが0V近傍より高く最大入力電圧Vmaxまでの間では，バックゲート電圧Vbg(pch)を入力電圧Vinより高くして，ドレイン，ソース領域とバックゲート領域との間のＰＮ接合が順バイアスにしないようにし，且つ，ゲート電圧Vg(pch)が入力電圧Vinより閾値電圧Vth(pch)だけ低くなるようにして，ゲート電圧Vg(pch)とバックゲート電圧Vbg(pch)間の電圧をゲート耐圧Vr(pch)以下になるようにする。つまり，バックゲート電圧もゲート電圧も入力電圧Vinに応じて可変制御する。

図１７のＮＭＯＳトランジスタの例では，図１６と逆に，入力電圧Vinが最大電圧Vmax近傍の場合は，ゲート電圧Vg(nch)をVmaxにし，バックゲート電圧Vbg(nch)はVmax-Vr(nch)にする。ただし，入力電圧VinがVmax近傍より低く最小入力電圧Vmin=0Vまでの間では，バックゲート電圧Vbg(nch)を入力電圧Vinより低くして，ドレイン，ソース領域とバックゲート領域との間のＰＮ接合が順バイアスにしないようにし，且つ，ゲート電圧Vg(nch)が入力電圧Vinより閾値電圧Vth(nch)だけ高くなるようにして，ゲート電圧Vg(nch)とバックゲート電圧Vbg(nch)間の電圧をゲート耐圧Vr(nch)以下にする。この場合も，ＰＭＯＳと同様に，バックゲート電圧もゲート電圧も入力電圧Vinに応じて可変制御する。

図１８は，可変電圧回路の回路図である。この可変電圧回路２０は，図８，９に示した入力電圧Vin=0〜5V，ＰＭＯＳ，ＮＭＯＳトランジスタのゲート耐圧が共にVr=3.3Vの例である。可変電圧回路２０は，図１でも示したとおり半導体チップ内に設けられ，その電源電圧は例えば3.3Vである。図１８の可変電圧回路２０は，入力電圧Vinの電圧範囲を検出する入力電圧検出回路を構成する２つのコンパレータCMP10,CMP20と，コンパレータCMP10の出力に応じてオン，オフ制御される１対の第１スイッチS10,S11と，コンパレータCMP20の出力に応じてオン，オフ制御される１対の第２スイッチS20,S21とを有する。

コンパレータCMP10は，入力電圧Vinを抵抗２R,R,Rで分圧した電圧を負極入力端子に入力し，電圧5V（＝Vmax）、電圧1.7V（＝Vmax-Vr(pch)）を同様の抵抗で分圧した電圧を正極入力端子に入力し，両者を比較し， Vin＜3.3Vであれば出力をLレベルにし，Vin＞3.3Vであれば出力をHレベルにする。つまり，Vin＜3.3VであればスイッチS10が導通しS11が非導通となり，ＰＭＯＳトランジスタpchのバックゲート電圧Vbg(pch)には3.3Vが印加され，一方，Vin＞3.3VであればスイッチS10が非導通となりS11が導通し，ＰＭＯＳトランジスタpchのバックゲート電圧Vbg(pch)には入力電圧Vinが印加される。

コンパレータCMP20は，入力電圧Vinを抵抗２R,R,Rで降圧した電圧を負極入力端子に入力し，電圧1.7V（＝Vmax-Vr(nch)）を同様の抵抗で降圧した電圧を正極入力端子に入力し，両者を比較し，Vin＞1.7Vであれば出力をHレベルにし，Vin＜1.7Vであれば出力をLレベルにする。つまり，Vin＞1.7VであればスイッチS20が導通しS21が非導通となり，ＮＭＯＳトランジスタnchのバックゲート電圧Vbg(nch)には1.7Vが印加され，一方，Vin＜1.7VであればスイッチS20が非導通となりS21が導通し，ＮＭＯＳトランジスタnchのバックゲート電圧Vbg(nch)には入力電圧Vinが印加される。

可変電圧回路２０は，ＰＭＯＳトランジスタ用の電圧シフト回路ＳＨＦ１と，ＰＭＯＳトランジスタｐｃｈを導通または非導通に制御する第３スイッチＳ３０とを有し，一方，ＮＭＯＳトランジスタ用の電圧シフト回路ＳＨＦ２と，ＮＭＯＳトランジスタｎｃｈを導通または非導通に制御する第４スイッチＳ４０とを有する。

電圧シフト回路ＳＨＦ１は，キャパシタＣ１と，充電用スイッチＳ５０，Ｓ５１と，電圧シフト用スイッチＳ５２，Ｓ５３とを有し，制御信号φs11によりオンに充電用スイッチＳ５０，Ｓ５１がされるとキャパシタＣ１が3.3Vに充電され，充電用スイッチＳ５０，Ｓ５１が制御信号φS11によりオフにされ，電圧シフト用スイッチＳ５２，Ｓ５３がオンになると，入力inより3.3V低い電圧が出力outに生成される。

第３スイッチＳ３０が，制御信号φs21に応答して端子B側に接続すると，ＰＭＯＳトランジスタのゲート電圧がバックゲート電圧より3.3V低くなりＰＭＯＳトランジスタは導通し，端子A側に接続すると，ゲート電圧がバックゲート電圧と同じになり非導通になる。

電圧シフト回路ＳＨＦ２は，キャパシタＣ２と，充電用スイッチＳ６０，Ｓ６１と，電圧シフト用スイッチＳ６２，Ｓ６３とを有し，制御信号φs12により充電用スイッチＳ６０，Ｓ６１がオンにされるとキャパシタＣ２が3.3Vに充電され，制御信号φS12により充電用スイッチＳ６０，Ｓ６１がオフにされ，電圧シフト用スイッチＳ６２，Ｓ６３がオンになると，入力inより3.3V高い電圧が出力outに生成される。

第４スイッチＳ４０が，制御信号φs22に応答して端子B側に接続すると，ＮＭＯＳトランジスタのゲート電圧がバックゲート電圧より3.3V高くなりＮＭＯＳトランジスタnchは導通し，端子A側に接続すると，ゲート電圧がバックゲート電圧と同じになり非導通になる。

図１９は，図１８の可変電圧回路の動作を示すフローチャート図である。図１８で示されるとおり，可変電圧回路２０は，制御回路４からの制御信号φs11〜φs22により制御される。まず，ゲートとバックゲート間の電圧を生成するキャパシタC1,C2の充電が制御信号φs11,φs12により行われる（S10）。具体的には，電圧シフト回路ＳＦＨ１では充電用スイッチＳ５０，Ｓ５１がオンになりキャパシタＣ１がゲート耐圧3.3Vに充電され，電圧シフト回路ＳＦＨ２では充電用スイッチＳ６０，Ｓ６１がオンになりキャパシタＣ２もゲート耐圧3.3Vに充電される。

そして，入力電圧Vinの電圧範囲を検出する入力電圧検出回路を構成する２つのコンパレータCMP10,CMP20が，それぞれ，入力電圧Vinがゲート耐圧3.3Vより高いか低いかと，最大入力電圧Vmax=5Vよりゲート耐圧3.3Vだけ低い電圧1.7V(=5-3.3)より高いか低いかとを検出している（S20）。すなわち，２つのコンパレータCMP10,CMP20の出力信号の組み合わせにより，入力電圧Vinが範囲Ｍ１（０≦Vin＜1.7V），Ｍ２（1.7V≦Vin＜3.3V），Ｍ３（3.3V≦Vin≦Vmax(5V)）を検出する（S21,S22,S23）。この検出により，１対の第１スイッチS10,S11がＰＭＯＳトランジスタのバックゲート電圧Vbg(pch)に3.3Vまたは入力Vinのいずれかを選択して出力し，１対の第２スイッチS20,S21がＮＭＯＳトランジスタのバックゲート電圧Vbg(nch)に1.7Vまたは入力Vinのいずれかを選択して出力する。

図２０は，入力電圧Vinが範囲Ｍ１の場合の可変電圧回路の状態を示す図である。入力電圧が０≦Vin＜1.7Vであるので，スイッチＳ１０がオン，Ｓ１１がオフとなり，バックゲート電圧Vbg(pch)は3.3Vになり，スイッチＳ２０がオフ，Ｓ２１がオンとなり，バックゲート電圧Vbg(nch)は入力電圧Vinになる。

図２１は，入力電圧Vinが範囲Ｍ２の場合の可変電圧回路の状態を示す図である。入力電圧が1.7V≦Vin＜3.3Vであるので，スイッチＳ１０がオン，Ｓ１１がオフとなり，バックゲート電圧Vbg(pch)は3.3Vになり，スイッチＳ２０がオン，Ｓ２１がオフとなり，バックゲート電圧Vbg(nch)は1.7Vになる。

図２２は，入力電圧Vinが範囲Ｍ３の場合の可変電圧回路の状態を示す図である。入力電圧が3.3V≦Vin≦Vmax(5V)であるので，スイッチＳ１０がオフ，Ｓ１１がオンとなり，バックゲート電圧Vbg(pch)は入力電圧Vinになり，スイッチＳ２０がオン，Ｓ２１がオフとなり，バックゲート電圧Vbg(nch)は1.7Vになる。

そして，制御信号φs11，φs12により，電圧シフト回路ＳＨＦ１内の充電用スイッチＳ５０，Ｓ５１をオフにし，電圧シフト用スイッチＳ５２，Ｓ５３をオンにし，電圧シフト回路ＳＨＦ２内の充電用スイッチＳ６０，Ｓ６１をオフにし，電圧シフト用スイッチＳ６２，Ｓ６３をオンにする（S30）。これにより，電圧シフト回路ＳＨＦ１の出力outはバックゲート電圧Vbg(pch)よりゲート耐圧3.3Vだけ低い電位になり，電圧シフト回路ＳＨＦ２の出力outはバックゲート電圧Vbg(nch)よりゲート耐圧3.3Vだけ高い電位になる。

最後に，制御回路からのアナログスイッチを導通または非導通に制御する制御信号φs21，φs22に応じて，第３スイッチS30が端子AまたはBに接続され，第４スイッチS40が端子AまたはBに接続される。両スイッチS30,S40が端子B側に接続されれば，ＰＭＯＳトランジスタpchのゲート電圧はVbg(pch)-3.3Vに，ＮＭＯＳトランジスタnchのゲート電圧はVbg(nch)+3.3Vになり，両トランジスタは導通状態になる。一方，両スイッチS30,S40が端子A側に接続されれば，ＰＭＯＳ，ＮＯＳトランジスタのゲート電圧はそれぞれのバックゲート電圧Vbg(pch)，Vbg(nch)になり，両トランジスタは非導通状態になる。

上記の工程S10とS30は，ＣＭＯＳアナログスイッチのスイッチングサイクル毎に行う必要はない。少なくとも，１回のスイッチングサイクルでは，工程S20とS40とが行われる。

以上の通り，本実施の形態のＣＭＯＳアナログスイッチ装置によれば，ゲート耐圧以上の電圧範囲の入力信号に対して適切な導通状態になることができる。したがって，電源電圧が低くゲート耐圧が低いＬＳＩチップ内に設けられたＣＭＯＳアナログスイッチが，電源電圧を超える高い入力電圧に対して，適切にスイッチングすることができる。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）
入力端子と出力端子との間にＰチャネルトランジスタとＮチャネルトランジスタとを並列に接続したアナログスイッチと，
前記入力端子に印加される入力電圧に応じて，前記Ｐチャネルトランジスタの第１ゲート電圧及び第１バックゲート電圧と，前記Ｎチャネルトランジスタの第２ゲート電圧及び第２バックゲート電圧とのそれぞれの電位を可変生成する可変電圧回路と，
前記アナログスイッチを導通または非導通に制御する制御信号を前記可変電圧回路に供給する制御回路とを有し，
前記可変電圧回路は，前記導通に制御する制御信号に応答して，前記可変生成される第１ゲート電圧と第２ゲート電圧とを前記ＰチャネルトランジスタとＮチャネルトランジスタのゲートにそれぞれ出力する半導体装置。

（付記２）
付記１において，
前記Ｐチャネルトランジスタはゲート絶縁膜が破壊されない最大許容電圧である第１ゲート耐圧を有し，前記Ｎチャネルトランジスタはゲート絶縁膜が破壊されない最大許容電圧である第２ゲート耐圧を有し，
前記可変電圧回路は，前記Ｐチャネルトランジスタに対して，前記第１バックゲート電圧を前記入力電圧以上にし，前記第１ゲート電圧を前記第１バックゲート電圧より前記第１ゲート耐圧だけ低くし，
前記可変電圧回路は，前記Ｎチャネルトランジスタに対して，前記第２バックゲート電圧を前記入力電圧以下にし，前記第２ゲート電圧を前記第２バックゲート電圧より前記第２ゲート耐圧だけ高くする半導体装置。

（付記３）
付記１または２において，
前記Ｐチャネルトランジスタはゲート絶縁膜が破壊されない最大許容電圧である第１ゲート耐圧を有し，前記Ｎチャネルトランジスタはゲート絶縁膜が破壊されない最大許容電圧である第２ゲート耐圧を有し，
前記入力電圧は最小電圧から最大電圧までの間の電位を有し，
前記可変電圧回路は，前記Ｐチャネルトランジスタに対して，前記入力電圧が前記最小電圧以上で且つ前記最小電圧より前記第１ゲート耐圧だけ高い第１電圧以下の第１の電圧範囲の場合に，前記第１ゲート電圧を前記最小電圧にし，前記第１バックゲート電圧を前記最小電圧より前記第１ゲート耐圧だけ高くし，前記入力電圧が前記第１電圧以上で且つ前記最大電圧以下の第２の電圧範囲の場合に，前記第１バックゲート電圧を前記入力電圧と同じにし，前記第１ゲート電圧を前記第１バックゲート電圧より前記第１ゲート耐圧だけ低くし，
前記可変電圧回路は，前記Ｎチャネルトランジスタに対して，前記入力電圧が前記最大電圧以下で且つ前記最大電圧より前記第２ゲート耐圧だけ低い第２電圧以上の第３の電圧範囲の場合に，前記第２ゲート電圧を前記最大電圧にし，前記第２バックゲート電圧を前記最大電圧より前記第２ゲート耐圧だけ低くし，前記入力電圧が前記第２電圧以下で且つ前記最小電圧以上の第４の電圧範囲の場合に，前記第２バックゲート電圧を前記入力電圧と同じにし，前記第２ゲート電圧を前記第２バックゲート電圧より前記第２ゲート耐圧だけ高くする半導体装置。

（付記４）
付記３において，
前記可変電圧回路は，
前記入力電圧が第１乃至第４の電圧範囲か否かを検出する入力電圧検出回路と，
前記入力電圧検出回路による第１または第２の電圧範囲の検出に応じて，前記第１バックゲート電圧の出力端子を前記最小電圧より前記第１ゲート耐圧だけ高い電圧に接続または前記入力端子に接続する第１スイッチと，
前記第１ゲート電圧の出力端子に前記第１バックゲート電圧の出力端子より前記第１ゲート耐圧だけ低い電圧を供給する第１電圧シフト回路と，
前記入力電圧検出回路により第３または第４の電圧範囲の検出に応じて，前記第２バックゲート電圧の出力端子を前記最大電圧より前記第２ゲート耐圧だけ低い電圧に接続または前記入力端子に接続する第２スイッチと，
前記第２ゲート電圧の出力端子に前記第２バックゲート電圧の出力端子より前記第２ゲート耐圧だけ高い電圧を供給する第２電圧シフト回路とを有する半導体装置。

（付記５）
付記４において，
前記可変電圧回路は，さらに，
前記導通または非導通に制御する制御信号に応答して，前記第１ゲート電圧の出力端子に，前記第１バックゲート電圧の出力端子より前記第１ゲート耐圧だけ低い電圧または前記第１バックゲート電圧をそれぞれ接続する第３スイッチと，
前記導通または非導通に制御する制御信号に応答して，前記第２ゲート電圧の出力端子に，前記前記第２バックゲート電圧の出力端子より前記第２ゲート耐圧だけ高い電圧または前記第２バックゲート電圧をそれぞれ接続する第４スイッチとを有する半導体装置。

（付記６）
付記１乃至５のいずれかに記載の半導体装置と，
被試験装置の外部端子に接続された入力端子と，
前記入力端子に前記半導体装置を介して接続され，前記アナログスイッチが導通したときに，前記被試験装置の外部端子の電圧を測定する電圧測定部とを有する試験用半導体装置。

（付記７）
入力端子と出力端子との間にＰチャネルトランジスタとＮチャネルトランジスタとを並列に接続したアナログスイッチの制御方法において，
前記Ｐチャネルトランジスタはゲート絶縁膜が破壊されない最大許容電圧である第１ゲート耐圧を有し，前記Ｎチャネルトランジスタはゲート絶縁膜が破壊されない最大許容電圧である第２ゲート耐圧を有し，
前記入力電圧は最小電圧から最大電圧までの間の電位を有し，
前記制御方法は，
前記入力電圧に応じて，前記Ｐチャネルトランジスタに対して，前記第１バックゲート電圧を前記入力電圧以上に制御し，前記第１ゲート電圧を前記第１バックゲート電圧より前記第１ゲート耐圧だけ低く制御し，
前記入力電圧に応じて，前記Ｎチャネルトランジスタに対して，前記第２バックゲート電圧を前記入力電圧以下に制御し，前記第２ゲート電圧を前記第２バックゲート電圧より前記第２ゲート耐圧だけ高く制御するアナログスイッチの制御方法。

（付記８）
入力端子と出力端子との間にＰチャネルトランジスタとＮチャネルトランジスタとを並列に接続したアナログスイッチの制御方法において，
前記Ｐチャネルトランジスタはゲート絶縁膜が破壊されない最大許容電圧である第１ゲート耐圧を有し，前記Ｎチャネルトランジスタはゲート絶縁膜が破壊されない最大許容電圧である第２ゲート耐圧を有し，
前記入力電圧は最小電圧から最大電圧までの間の電位を有し，
前記制御方法は，
前記Ｐチャネルトランジスタに対して，前記入力電圧が前記最小電圧以上で且つ前記最小電圧より前記第１ゲート耐圧だけ高い第１電圧以下の第１の電圧範囲の場合に，前記第１ゲート電圧を前記最小電圧にし，前記第１バックゲート電圧を前記最小電圧より前記第１ゲート耐圧だけ高くし，前記入力電圧が前記第１電圧以上で且つ前記最大電圧以下の第２の電圧範囲の場合に，前記第１バックゲート電圧を前記入力電圧と同じにし，前記第１ゲート電圧を前記第１バックゲート電圧より前記第１ゲート耐圧だけ低くし，
前記Ｎチャネルトランジスタに対して，前記入力電圧が前記最大電圧以下で且つ前記最大電圧より前記第２ゲート耐圧だけ低い第２電圧以上の第３の電圧範囲の場合に，前記第２ゲート電圧を前記最大電圧にし，前記第２バックゲート電圧を前記最大電圧より前記第２ゲート耐圧だけ低くし，前記入力電圧が前記第２電圧以下で且つ前記最小電圧以上の第４の電圧範囲の場合に，前記第２バックゲート電圧を前記入力電圧と同じにし，前記第２ゲート電圧を前記第２バックゲート電圧より前記第２ゲート耐圧だけ高くするアナログスイッチの制御方法。

ｐｃｈ：ＰＭＯＳトランジスタ ｎｃｈ：ＮＭＯＳトランジスタ
ＩＮ：入力端子 ＯＵＴ：出力端子
２０：可変電圧回路 ４：制御回路
φｓ：制御信号

Claims (6)

1. 入力端子と出力端子との間にＰチャネルトランジスタとＮチャネルトランジスタとを並列に接続したアナログスイッチと，
   前記入力端子に印加される入力電圧に応じて，前記Ｐチャネルトランジスタの第１ゲート電圧及び第１バックゲート電圧と，前記Ｎチャネルトランジスタの第２ゲート電圧及び第２バックゲート電圧とのそれぞれの電位を可変生成する可変電圧回路とを有し，
   前記Ｐチャネルトランジスタは第１ゲート耐圧を有し，前記Ｎチャネルトランジスタは第２ゲート耐圧を有し，
   前記入力電圧は最小電圧から最大電圧までの電位を有し，
   前記可変電圧回路は，前記Ｐチャネルトランジスタに対して，前記入力電圧が前記最小電圧以上で且つ前記最小電圧より第３電圧高い第１電圧以下の第１の電圧範囲の場合に，前記第１バックゲート電圧を前記最小電圧より第４電圧だけ高くし，前記入力電圧が前記第１電圧以上で且つ前記最大電圧以下の第２の電圧範囲の場合に，前記第１バックゲート電圧を前記入力電圧以上にし，前記入力電圧が前記第１または第２の電圧範囲の場合に，前記第１ゲート電圧を前記第１バックゲート電圧より前記第４電圧だけ低くし，
   前記可変電圧回路は，前記Ｎチャネルトランジスタに対して，前記入力電圧が前記最大電圧以下で且つ前記最大電圧より第５電圧だけ低い第２電圧以上の第３の電圧範囲の場合に，前記第２バックゲート電圧を前記最大電圧より第６電圧だけ低くし，前記入力電圧が前記第２電圧以下で且つ前記最小電圧以上の第４の電圧範囲の場合に，前記第２バックゲート電圧を前記入力電圧以下にし，前記入力電圧が前記第３または第４の電圧範囲の場合に，前記第２ゲート電圧を前記第２バックゲート電圧より前記第６電圧だけ高くし，
   前記第３及び第４電圧は，前記第１ゲート耐圧以下であり，
   前記第５及び第６電圧は、前記第２ゲート耐圧以下である半導体装置。
2. 請求項１において，
   前記可変電圧回路は，前記Ｐチャネルトランジスタに対して，前記入力電圧が前記第１の電圧範囲の場合に，前記第１ゲート電圧を前記最小電圧にし，前記第１バックゲート電圧を前記最小電圧より前記第１ゲート耐圧だけ高くし，前記入力電圧が前記第２の電圧範囲の場合に，前記第１バックゲート電圧を前記入力電圧と同じにし，前記第１ゲート電圧を前記第１バックゲート電圧より前記第１ゲート耐圧だけ低くし，
   前記可変電圧回路は，前記Ｎチャネルトランジスタに対して，前記入力電圧が前記第３の電圧範囲の場合に，前記第２ゲート電圧を前記最大電圧にし，前記第２バックゲート電圧を前記最大電圧より前記第２ゲート耐圧だけ低くし，前記入力電圧が前記第４の電圧範囲の場合に，前記第２バックゲート電圧を前記入力電圧と同じにし，前記第２ゲート電圧を前記第２バックゲート電圧より前記第２ゲート耐圧だけ高くする半導体装置。
3. 請求項２において，
   前記可変電圧回路は，
   前記入力電圧が第１乃至第４の電圧範囲か否かを検出する入力電圧検出回路と，
   前記入力電圧検出回路による第１または第２の電圧範囲の検出に応じて，前記第１バックゲート電圧の出力端子を前記最小電圧より前記第１ゲート耐圧だけ高い電圧に接続または前記入力端子に接続する第１スイッチと，
   前記第１ゲート電圧の出力端子に前記第１バックゲート電圧の出力端子より前記第１ゲート耐圧だけ低い電圧を供給する第１電圧シフト回路と，
   前記入力電圧検出回路により第３または第４の電圧範囲の検出に応じて，前記第２バックゲート電圧の出力端子を前記最大電圧より前記第２ゲート耐圧だけ低い電圧に接続または前記入力端子に接続する第２スイッチと，
   前記第２ゲート電圧の出力端子に前記第２バックゲート電圧の出力端子より前記第２ゲート耐圧だけ高い電圧を供給する第２電圧シフト回路とを有する半導体装置。
4. 請求項３において，
   さらに，前記アナログスイッチを導通または非導通に制御する制御信号を前記可変電圧回路に供給する制御回路とを有し，
   前記可変電圧回路は，さらに，
   前記導通または非導通に制御する制御信号に応答して，前記第１ゲート電圧の出力端子に，前記第１バックゲート電圧の出力端子より前記第１ゲート耐圧だけ低い電圧または前記第１バックゲート電圧をそれぞれ接続する第３スイッチと，
   前記導通または非導通に制御する制御信号に応答して，前記第２ゲート電圧の出力端子に，前記第２バックゲート電圧の出力端子より前記第２ゲート耐圧だけ高い電圧または前記第２バックゲート電圧をそれぞれ接続する第４スイッチとを有する半導体装置。
5. 請求項１に記載の半導体装置と，
   被試験装置の外部端子に接続された外部入力端子と，
   前記外部入力端子に前記半導体装置を介して接続され，前記アナログスイッチが導通したときに，前記被試験装置の外部端子の電圧を測定する電圧測定部とを有する試験用半導体装置。
6. 入力端子と出力端子との間にＰチャネルトランジスタとＮチャネルトランジスタとを並列に接続したアナログスイッチの制御方法において，
   前記Ｐチャネルトランジスタは第１ゲート耐圧を有し，前記Ｎチャネルトランジスタは第２ゲート耐圧を有し，
   前記入力端子に印加される入力電圧は最小電圧から最大電圧までの間の電位を有し，
   前記制御方法は，
   前記Ｐチャネルトランジスタに対して，前記入力電圧が前記最小電圧以上で且つ前記最小電圧より第３電圧高い第１電圧以下の第１の電圧範囲の場合に，前記Ｐチャネルトランジスタの第１バックゲート電圧を前記最小電圧より第４電圧だけ高くし，前記入力電圧が前記第１電圧以上で且つ前記最大電圧以下の第２の電圧範囲の場合に，前記第１バックゲート電圧を前記入力電圧以上に制御し，前記入力電圧が前記第１または第２の電圧範囲の場合に，前記Ｐチャネルトランジスタの第１ゲート電圧を前記第１バックゲート電圧より前記第４電圧だけ低く制御し，
   前記Ｎチャネルトランジスタに対して，前記入力電圧が前記最大電圧以下で且つ前記最大電圧より第５電圧だけ低い第２電圧以上の第３の電圧範囲の場合に，前記Ｎチャネルト
   ランジスタの第２バックゲート電圧を前記最大電圧より第６電圧だけ低くし，前記入力電圧が前記第２電圧以下で且つ前記最小電圧以上の第４の電圧範囲の場合に，前記第２バックゲート電圧を前記入力電圧以下に制御し，前記入力電圧が前記第３または第４の電圧範囲の場合に，前記Ｎチャネルトランジスタの第２ゲート電圧を前記第２バックゲート電圧より前記第６電圧だけ高く制御し，
   前記第３及び第４電圧は，前記第１ゲート耐圧以下であり，
   前記第５及び第６電圧は、前記第２ゲート耐圧以下であるアナログスイッチの制御方法。

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