JP7262202B2 - 半導体装置 - Google Patents

Description

本発明は、ＣＭＯＳスイッチに関する。

サンプルホールド回路、積分器、スイッチトキャパシタフィルタなどに、スイッチトキャパシタ回路が用いられる。スイッチトキャパシタ回路は、キャパシタとＣＭＯＳスイッチ（アナログスイッチ、トランスファゲートともいう）の組み合わせで構成される。

図１（ａ）、（ｂ）は、スイッチトキャパシタ回路の基本構成を示す回路図である。このスイッチトキャパシタ回路１０ｒはサンプルホールド回路であり、ホールド用のキャパシタＣ_ＯＵＴと、ＣＭＯＳスイッチＳＷ１を備える。ＣＭＯＳスイッチＳＷ１の一端には、入力電圧Ｖ_ＩＮが印加され、その他端はキャパシタＣ_ＯＵＴと接続される。ＣＭＯＳスイッチＳＷ１がオンすると、キャパシタＣ_ＯＵＴが入力電圧Ｖ_ＩＮで充電され（サンプル）、ＣＭＯＳスイッチＳＷ１をオフした後も、入力電圧Ｖ_ＩＮが保持される（ホールド）。

図１（ｂ）に示すように、ＣＭＯＳスイッチＳＷ１は、並列に接続されたＮＭＯＳ（N-channel MOS）トランジスタとＰＭＯＳ（P-channel MOS）トランジスタを含む。

駆動回路２０ｒが、クロックＣＫをハイレベル、相補クロックＣＫＢをローレベルとすると、ＣＭＯＳスイッチＳＷ１が導通状態となる。

図１（ｂ）に示すように、ＮＭＯＳトランジスタは、ゲートソース間、ゲートドレイン間、ゲート－基板（バックゲート）間に、寄生容量Ｃ_ＮＳ，Ｃ_ＮＤ，Ｃ_ＮＢを有している。同様にＰＭＯＳトランジスタは、ゲートソース間、ゲートドレイン間、ゲート－基板間に、寄生容量Ｃ_ＰＳ，Ｃ_ＰＤ，Ｃ_ＰＢを有している。

図２は、図１のスイッチトキャパシタ回路１０ｒの動作波形図である。時刻ｔ０にクロックＣＫがハイレベルに、相補クロックＣＫＢがローレベルに遷移すると、ＣＭＯＳスイッチＳＷ１がターンオンする。これによりキャパシタＣ_ＯＵＴが入力電圧Ｖ_ＩＮで充電され、出力電圧Ｖ_ＯＵＴが入力電圧Ｖ_ＩＮに近づく。続いて時刻ｔ１にクロックＣＫがローレベルに、相補クロックＣＫＢがハイレベルに遷移すると、ＣＭＯＳスイッチＳＷ１がターンオフする。このとき、寄生容量に起因するクロックフィードスルーおよびチャージインジェクションによって、出力電圧Ｖ_ＯＵＴと入力電圧Ｖ_ＩＮの間に誤差ΔＶ_ＯＵＴが発生する。

クロックフィードスルーとは、ＭＯＳトランジスタのターンオフのタイミングにおいて、ＭＯＳトランジスタのゲート信号（クロック信号）のエッジに含まれる高周波成分が、ゲートドレイン間容量Ｃ_ＰＤ，Ｃ_ＮＤを介して出力ノードに伝搬する現象である。具体的には、ＰＭＯＳトランジスタはターンオフするときに、出力電圧Ｖ_ＯＵＴをΔＶ_１、上昇させる。
ΔＶ_１＝Ｃ_ＰＤ／（Ｃ_ＯＵＴ＋Ｃ_ＰＤ）×Ｖ_ＤＤ …（１）

またＮＭＯＳトランジスタはターンオフするときに、出力電圧Ｖ_ＯＵＴをΔＶ_２、低下させる。
ΔＶ_２＝Ｃ_ＮＤ／（Ｃ_ＯＵＴ＋Ｃ_ＮＤ）×Ｖ_ＤＤ …（２）

またチャージインジェクションとは、ＭＯＳトランジスタのオン状態において、ＭＯＳトランジスタのゲート－基板（バックゲート）間の容量Ｃ_ＰＢに蓄積された電荷が、ターンオフに際して、出力電圧Ｖ_ＯＵＴに影響を及ぼす現象である。

ＰＭＯＳトランジスタはオン状態において、ゲート－基板間に、電荷Ｑ_Ｐ≒Ｃ_ＰＢ×（Ｖ_ＤＤ－Ｖ_ＴＰ）が蓄えられる。Ｖ_ＴＰはしきい値電圧である。ＰＭＯＳトランジスタをオフすると、その電荷Ｑの一部（係数をα_Ｐとする）α_Ｐ×Ｑ_ＰがキャパシタＣ_ＯＵＴに移動し、その結果、出力電圧Ｖ_ＯＵＴがΔＶ_３、上昇する。
ΔＶ_３＝α_Ｐ×Ｑ_Ｐ／Ｃ_ＯＵＴ＝α_Ｐ×Ｃ_ＰＢ×（Ｖ_ＤＤ－Ｖ_ＴＰ）／Ｃ_ＯＵＴ …（３）

ＮＭＯＳトランジスタでは逆の現象が発生し、これにより出力電圧Ｖ_ＯＵＴがΔＶ_４、低下する。
ΔＶ_４＝α_Ｎ×Ｑ_Ｎ／Ｃ_ＯＵＴ＝α_Ｎ×Ｃ_ＮＢ×（Ｖ_ＤＤ－Ｖ_ＴＮ）／Ｃ_ＯＵＴ …（４）

図２に示される出力電圧Ｖ_ＯＵＴと入力電圧Ｖ_ＩＮの誤差ΔＶ_ＯＵＴは、ΔＶ_１～ΔＶ_４の合計となる。式（１）、（２）から明らかなように、ゲートドレイン間容量Ｃ_ＰＤ，Ｃ_ＮＤを小さくすれば、クロックフィードスルーの影響を小さくでき、したがってゲート幅Ｗを小さくすればよい。

またチャージインジェクションの影響を小さくするには、式（３）、（４）から、ゲート基板間容量Ｃ_ＰＢ，Ｃ_ＮＢを小さくすればよく、したがってゲート幅Ｗ，ゲート長Ｌを短くすればよいことが分かる。

特開２０１１－１５０５６１号公報 特開２０１４－１７１０３５号公報

本発明者らは、ＣＭＯＳスイッチについて検討した結果、以下の課題を認識するに至った。

ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲートに入力されるクロックＣＫ，ＣＫＢは、電源電圧Ｖ_ＤＤをハイレベル、接地電圧Ｖ_ＳＳ（０Ｖ）をローレベルとして生成される。したがって、電源電圧Ｖ_ＤＤの変動は、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのゲート電圧の変動となる。

上述のように、クロックフィードスルーやチャージインジェクションを低減するためには、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのサイズを最小化する必要がある。同サイズのＮＭＯＳトランジスタとＰＭＯＳトランジスタを比較すると、それらの移動度の違いから、前者の方が駆動能力が高くなる（オン抵抗が小さい）。また、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのオン抵抗は、ゲート電圧、すなわち電源電圧Ｖ_ＤＤに依存する。

図３は、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのサイズが最小化された従来のＣＭＯＳスイッチのオン抵抗を示す図である。横軸は入力電圧を、縦軸はオン抵抗を示す。図３から分かるように、電源電圧Ｖ_ＤＤが５Ｖと２．８Ｖとでは、オン抵抗Ｒ_ＯＮが２倍以上異なる。オン抵抗Ｒ_ＯＮは、図１（ａ）のサンプルホールド回路において、キャパシタＣ_ＯＵＴの充電速度、ひいては回路の動作速度に影響を及ぼすため、変動が小さいことが望ましい。

本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、オン抵抗の電源電圧依存性を小さくしたサンプルホールド回路の提供にある。

本発明のある態様はサンプルホールド回路に関する。サンプルホールド回路は、少なくともひとつのキャパシタと、少なくともひとつのＣＭＯＳスイッチと、を備える。少なくともひとつのＣＭＯＳスイッチはそれぞれ、並列に接続されるＮＭＯＳトランジスタとＰＭＯＳトランジスタを含む。ＮＭＯＳトランジスタのゲート信号のハイレベルは、ＣＭＯＳスイッチが集積化されるチップの電源電圧よりも低い電圧レベルに調節されている。

本発明の別の態様もまた、サンプルホールド回路である。このサンプルホールド回路は、少なくともひとつのキャパシタと、少なくともひとつのＣＭＯＳスイッチと、を備える。少なくともひとつのＣＭＯＳスイッチはそれぞれ、並列に接続されるＮＭＯＳトランジスタとＰＭＯＳトランジスタを含む。ＮＭＯＳトランジスタのゲート信号のハイレベルは、ＰＭＯＳトランジスタのゲート信号のハイレベルより低い。

本発明のさらに別の態様は、半導体装置である。この半導体装置は、並列に接続されるＮＭＯＳトランジスタとＰＭＯＳトランジスタを含むＣＭＯＳスイッチと、ＮＭＯＳトランジスタのゲート信号のハイレベルを、ＣＭＯＳスイッチが集積化されるチップの電源電圧よりも低い電圧レベルに調節するゲート電圧調節回路と、を備える。

なお、以上の構成要素の任意の組合せ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明に係るサンプルホールド回路によれば、オン抵抗の電源電圧依存性を小さくできる。

図１（ａ）、（ｂ）は、スイッチトキャパシタ回路の基本構成を示す回路図である。 図１のスイッチトキャパシタ回路の動作波形図である。 ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのサイズが最小化された従来のＣＭＯＳスイッチのオン抵抗を示す図である。 実施の形態に係るサンプルホールド回路の基本構成を示す回路図である。 図４のサンプルホールド回路の動作波形図である。 図４のＣＭＯＳスイッチのオン抵抗を示す図である。 ゲート電圧調節回路の構成例の回路図である。 図８（ａ）、（ｂ）は、変形例に係るゲート電圧調節回路の回路図である。 差動形式のサンプルホールド回路の回路図である。 図９のサンプルホールド回路の動作波形図である。 図１１（ａ）は、図９のサンプルホールド回路のノイズ特性を示す波形図であり、図１１（ｂ）は、従来のサンプルホールド回路のノイズ特性を示す波形図である。 ＣＭＯＳスイッチを含むサンプルホールド回路の回路図である。 ＣＭＯＳスイッチの一般的なレイアウト図である。 実施の形態に係るＣＭＯＳスイッチのレイアウト図である。 図１４のＣＭＯＳスイッチのＡ－Ａ’線断面図である。 図１６（ａ）は、図１４のＣＭＯＳスイッチを備える差動形式のサンプルホールド回路の回路図であり、図１６（ｂ）は、ゲートクロックを示す図である。 図１７（ａ）、（ｂ）は、図１６（ａ）のサンプルホールド回路の動作波形図であり、図１７（ｃ）は、図１３のレイアウトを有するＣＭＯＳスイッチで構成されるサンプルホールド回路の動作は系図である。

（実施の形態の概要）
１． 本明細書に開示される一実施の形態は、サンプルホールド回路に関する。サンプルホールド回路は、少なくともひとつのキャパシタと、少なくともひとつのＣＭＯＳスイッチと、を備える。少なくともひとつのＣＭＯＳスイッチはそれぞれ、並列に接続されるＮＭＯＳトランジスタとＰＭＯＳトランジスタを含む。ＮＭＯＳトランジスタのゲート信号のハイレベルは、ＣＭＯＳスイッチが集積化されるチップの電源電圧よりも低い電圧レベルに調節されている。

この態様によると、ＮＭＯＳトランジスタのゲートのハイ電圧を電源電圧とした場合に比べて、ＮＭＯＳトランジスタのオン抵抗が高くなる。これにより、ＣＭＯＳスイッチ全体のオン抵抗の電源電圧依存性を小さくできる。

少なくともひとつのＣＭＯＳスイッチは複数であってもよい。サンプルホールド回路は、電源電圧より低い所定の内部電圧を生成する電圧源と、複数のインバータと、をさらに備えてもよい。複数のインバータはそれぞれ、対応するＰＭＯＳトランジスタのゲート信号を受ける入力端子と、内部電圧を受ける電源端子と、対応するＮＭＯＳトランジスタのゲートに接続される出力端子と、を有する複数のインバータと、をさらに備えてもよい。

電圧源は、ＣＭＯＳスイッチに近接して配置されるダミースイッチを含み、ダミースイッチのオン抵抗に応じて、内部電圧を調節可能に構成されてもよい。これにより、オン抵抗の電源電圧をさらに小さくできる。

一実施の形態に係るサンプルホールド回路を別の観点から見ると、以下の特徴が把握される。サンプルホールド回路は、少なくともひとつのキャパシタと、少なくともひとつのＣＭＯＳスイッチと、を備える。少なくともひとつのＣＭＯＳスイッチはそれぞれ、並列に接続されるＮＭＯＳトランジスタとＰＭＯＳトランジスタを含む。ＮＭＯＳトランジスタのゲート信号のハイレベルは、ＰＭＯＳトランジスタのゲート信号のハイレベルより低い。

ＰＭＯＳトランジスタのゲート信号のハイレベルは、ＣＭＯＳスイッチが集積化されるチップの電源電圧であり、ＮＭＯＳトランジスタのゲート信号のハイレベルは、ＣＭＯＳスイッチが集積化されるチップの電源電圧より低い所定電圧であってもよい。

２． 本明細書に開示される一実施の形態は、ＣＭＯＳスイッチに関する。ＣＭＯＳスイッチは、並列に接続されるＮＭＯＳトランジスタとＰＭＯＳトランジスタを含む。ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタは、半導体基板上に第１方向に隣接して配置される。ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタそれぞれのドレイン、ソースから、第１方向と直交する第２方向に配線が引き出される。ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタそれぞれのゲートは、第２方向と反対方向に、チャネル幅よりも長い寸法を有するように引き延ばされ、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタそれぞれのゲートの端部から第２方向と反対方向にゲートラインが引き出される。

この態様によると、ゲートを、チャネル幅より広く引き延ばすことにより、ゲートラインと、ドレイン（ソース）から引き出されるドレイン／ソース配線の間の距離を遠ざけることができ、それらの間の配線間容量を低減することによりクロストークを抑制できる。

また、ゲートラインと、ドレイン／ソース配線の間に、それらと直交する方向にシールドラインを形成し、ドレイン／ソース配線とシールドラインの間に寄生容量を生じさせることにより、ドレイン／ソース配線とゲートラインの間の結合を弱め、クロストークを一層低減できる。

加えて、ドレインとソースの対称性から、ドレイン配線とシールドライン間の寄生容量と、ソース配線とシールドライン間の寄生容量は実質的に等しくなり、寄生容量のアンバランスも解消される。

シールドラインは、低インピーダンスラインであることが好ましい。たとえばシールドラインは接地されてもよい。あるいはシールドラインは、容量の大きなバイパスコンデンサが接続される電源ラインであってもよい。

シールドラインは多層配線であってもよい。シールドラインを多層化することにより、クロックラインとドレイン／ソース配線とのクロストークを一層低減できる。

一実施の形態において、ＣＭＯＳスイッチは、サンプルホールド回路に用いることができる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

図４は、実施の形態に係るサンプルホールド回路１００の基本構成を示す回路図である。サンプルホールド回路１００は、少なくともひとつのキャパシタＣ_Ｓと、少なくともひとつのＣＭＯＳスイッチ１１０を備える。図４には最も簡素化されたサンプルホールド回路が示されており、キャパシタＣ_ＳおよびＣＭＯＳスイッチ１１０はそれぞれ１個ずつ設けられる。サンプルホールド回路１００は、半導体チップ２００に集積化される。半導体チップ２００をパッケージ化したものを半導体装置と称する。

ＣＭＯＳスイッチ１１０はそれぞれ、並列に接続されるＮＭＯＳトランジスタ１１２およびＰＭＯＳトランジスタ１１４を含む。

ＮＭＯＳトランジスタ１１２のゲート信号Ｖ_ＧＮのハイレベルは、ＣＭＯＳスイッチ１１０が集積化される半導体チップ２００の電源電圧Ｖ_ＤＤよりも低い所定の電圧レベルＶ_ＲＥＧに調節されている。なお、半導体チップ２００の電源電圧Ｖ_ＤＤは変動することが想定され、ここでいう電源電圧Ｖ_ＤＤは、たとえばその定格電圧、あるは最大電圧であってもよい。
Ｖ_ＲＥＧ＜Ｖ_ＤＤ
ＮＭＯＳトランジスタ１１２のゲート信号Ｖ_ＧＮのローレベルは、接地電圧Ｖ_ＳＳである。一方、ＰＭＯＳトランジスタ１１４のゲート信号Ｖ_ＧＰのハイレベルは、電源電圧Ｖ_ＤＤであり、そのローレベルは接地電圧Ｖ_ＳＳである。

ゲート電圧調節回路１２０は、ＮＭＯＳトランジスタ１１２のゲート信号Ｖ_ＧＮのハイレベルを、所定電圧Ｖ_ＲＥＧに低下させる。ＮＭＯＳトランジスタ１１２のゲート信号は、ＰＭＯＳトランジスタ１１４のゲート信号の相補信号である。たとえばＰＭＯＳトランジスタ１１４のゲートには、Ｖ_ＤＤ－Ｖ_ＳＳの２電圧間でスイッチングするクロック信号ＣＫが入力される。ゲート電圧調節回路１２０は、ＰＭＯＳトランジスタ１１４のゲートに入力されるクロックＣＫを論理反転し、さらにそのハイレベルを電源電圧Ｖ_ＤＤから内部電圧Ｖ_ＲＥＧに低下させる。

以上がサンプルホールド回路１００の構成である。続いてその動作を説明する。図５は、図４のサンプルホールド回路１００の動作波形図である。

図６は、図４のＣＭＯＳスイッチ１１０のオン抵抗を示す図である。ここではＶ_ＲＥＧ＝３Ｖであり、Ｖ_ＤＤ＝５Ｖと２．８Ｖのときの特性が示される。

電源電圧Ｖ_ＤＤが５Ｖであるとき、ＮＭＯＳトランジスタ１１２のゲート信号のハイレベルはＶ_ＲＥＧ＝３Ｖである。したがって、ゲート信号のハイレベルをＶ_ＤＤ＝５Ｖとした場合に比べて、ＮＭＯＳトランジスタ１１２のオン抵抗が増大する。ＣＭＯＳスイッチのオン抵抗Ｒ_ＯＮは、ＮＭＯＳトランジスタ１１２のオン抵抗とＰＭＯＳトランジスタ１１４のオン抵抗の合成抵抗であるから、ＮＭＯＳトランジスタ１１２のオン抵抗の増大により、ＣＭＯＳスイッチのオン抵抗Ｒ_ＯＮも増大する。

図３では、Ｖ_ＤＤ＝５Ｖのときの方がＶ_ＤＤ＝２．８Ｖのときよりもオン抵抗Ｒ_ＯＮは低いが、図６では、その関係が反転している。またＣＭＯＳスイッチのオン抵抗Ｒ_ＯＮがピークとなる入力電圧レベルも、図３ではＶ_ＩＮ＝３．４Ｖ付近であったのが、図６ではＶ_ＩＮ＝２．３Ｖまで低下している。

一方で電源電圧Ｖ_ＤＤが２．８Ｖまで低下した状態では、ＮＭＯＳトランジスタ１１２のゲート信号のハイレベルはＶ_ＲＥＧ＝３Ｖを維持できず、２．８Ｖとなるから、オン抵抗は、図３と実質的に同じである。

図３では、オン抵抗Ｒ_ＯＮのピークは、Ｖ_ＤＤ＝５Ｖのとき１６ｋΩ、Ｖ_ＤＤ＝２．８Ｖのとき４０ｋΩであったのに対して、図６では、Ｖ_ＤＤ＝５Ｖのとき４８ｋΩ、Ｖ_ＤＤ＝２．８Ｖのとき４０ｋΩであり、その変動幅あるいは変動量は図３に比べて格段に小さくなっている。

このように、実施の形態に係るサンプルホールド回路１００によれば、ＣＭＯＳスイッチのオン抵抗の電源電圧Ｖ_ＤＤの依存性を小さくできる。

本発明は、図４のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例や変形例を説明する。

図７は、ゲート電圧調節回路１２０の構成例の回路図である。ゲート電圧調節回路１２０は、電圧源１２２と、インバータ１２４を含む。電圧源１２２の構成は特に限定されないが、ここでは非反転アンプが例示され、内部電圧Ｖ_ＲＥＧ＝Ｖ_ＲＥＦ×（Ｒ１＋Ｒ２）／Ｒ１となる。インバータ１２４の上側電源端子には内部電圧Ｖ_ＲＥＧが、下側電源端子には接地電圧Ｖ_ＳＳが供給される。インバータ１２４は、ＰＭＯＳトランジスタ１１４のゲートに供給されるクロックＣＫを反転し、ＮＭＯＳトランジスタ１１２のゲートに供給する。インバータ１２４の出力は、クロックＣＫの反転信号ＣＫ＃であり、そのハイレベルはＶ_ＲＥＧ，ローレベルはＶ_ＳＳとなる。

図８（ａ）、（ｂ）は、変形例に係るゲート電圧調節回路１２０ａの回路図である。図８（ａ）のゲート電圧調節回路１２０ａは、可変電圧源１２６を含む。この可変電圧源１２６は、ＣＭＯＳスイッチのオン抵抗が一定になるように、基準電圧Ｖ_ＡＤＪを調節する。図８（ｂ）は、可変電圧源１２６の構成例を示す回路図である。可変電圧源１２６は、ダミースイッチ１２８を含む。ダミースイッチ１２８は、ＣＭＯＳスイッチ１１０のレプリカであり、ＣＭＯＳスイッチ１１０と近接配置される。ダミースイッチ１２８のＮＭＯＳトランジスタのゲートにはハイ電圧Ｖ_Ｈ（たとえば電源電圧Ｖ_ＤＤ）が、ＰＭＯＳトランジスタのゲートには、ロー電圧Ｖ_Ｌ（たとえば接地電圧Ｖ_ＳＳ）が供給される。

ダミースイッチ１２８はダミー負荷１２９と接続される。可変電圧源１２６は、ダミースイッチ１２８のオン抵抗に対して正の相関を有する基準電圧Ｖ_ＡＤＪを出力する。たとえば基準電圧Ｖ_ＡＪＤは、ダミースイッチ１２８の出力ノードＮ_１の電圧Ｖ_Ｎ１を反転アンプ１２７によって反転増幅し、基準電圧Ｖ_ＡＤＪを生成してもよい。電源電圧Ｖ_ＤＤの変動やプロセスばらつき、温度変動などにより、ＣＭＯＳスイッチ１１０のオン抵抗が変動すると、それに追従してダミースイッチ１２８のオン抵抗が変動し、基準電圧Ｖ_ＡＤＪが調節される。たとえばＣＭＯＳスイッチ１１０のオン抵抗が増大すると、ダミースイッチ１２８のオン抵抗も増大し、基準電圧Ｖ_ＡＤＪが高くなる。これにより内部電圧Ｖ_ＲＥＧが高くなり、ＣＭＯＳスイッチ１１０のオン抵抗が低下する。反対にＣＭＯＳスイッチ１１０のオン抵抗が低下すると、ダミースイッチ１２８のオン抵抗も低下し、基準電圧Ｖ_ＡＤＪが低くなる。これにより内部電圧Ｖ_ＲＥＧが低くなり、ＣＭＯＳスイッチ１１０のオン抵抗が増大する。

このようにダミースイッチを用いてＣＭＯＳスイッチ１１０のオン抵抗を監視することにより、プロセスばらつき、電源電圧変動、温度変動などの影響を低減し、さらにＣＭＯＳスイッチ１１０のオン抵抗を安定化できる。

図９は、差動形式のサンプルホールド回路１００Ｂの回路図である。サンプルホールド回路１００Ｂは、複数のＣＭＯＳスイッチ１１０Ａ、１１０Ｂと、複数のキャパシタＣ_Ｓ１～Ｃ_Ｓ３を含む。複数のＣＭＯＳスイッチ１１０Ａは、Ａ相クロックＣＫＡに応じて制御され、複数のＣＭＯＳスイッチ１１０Ｂは、Ｂ相クロックＣＫＢに応じて制御される。Ａ相クロックＣＫＡとＢ相クロックＣＫＢは逆相である。

複数のインバータ１２４Ａ，１２４Ｂは、複数のＣＭＯＳスイッチ１１０Ａ，１１０Ｂに対応する。インバータ１２４Ａは、その入力端子に、対応するＣＭＯＳスイッチ１１０ＡのＰＭＯＳトランジスタ１１４のゲート信号ＣＫＡを受ける。インバータ１２４Ａの電源端子には内部電圧Ｖ_ＲＥＧが供給され、その出力は、対応するＣＭＯＳスイッチ１１０ＡのＮＭＯＳトランジスタ１１２のゲートに接続される。インバータ１２４Ｂは、その入力端子に、対応するＣＭＯＳスイッチ１１０ＢのＰＭＯＳトランジスタ１１４のゲート信号ＣＫＢを受ける。インバータ１２４Ｂの電源端子には内部電圧Ｖ_ＲＥＧが供給され、その出力は、対応するＣＭＯＳスイッチ１１０ＢのＮＭＯＳトランジスタ１１２のゲートに接続される。

インバータ１２４Ａは、すべてのＣＭＯＳスイッチ１１０Ａに共通に１個設けてもよいし、ＣＭＯＳスイッチ１１０Ａごとに１個のインバータ１２４Ａを設けてもよい。インバータ１２４Ｂも同様であり、すべてのＣＭＯＳスイッチ１１０Ｂに共通に１個のインバータ１２４Ｂを設けてもよいし、ＣＭＯＳスイッチ１１０Ｂごとに１個のインバータ１２４Ｂを設けてもよい。

図１０は、図９のサンプルホールド回路１００Ｂの動作波形図である。図９のサンプルホールド回路１００Ｂによれば、ＣＭＯＳスイッチのオン抵抗の電源電圧依存性を低減できる。

それに加えて、図９のサンプルホールド回路１００Ｂではノイズ特性も改善できる。図１１（ａ）は、図９のサンプルホールド回路のノイズ特性を示す波形図である。併せて図１１（ｂ）に、従来のサンプルホールド回路を差動形式で構成した回路のノイズ特性を示す。なお図１１（ａ）、（ｂ）の出力電圧は、差動成分（ＳＨＯ_＋－ＳＨＯ_－）を示す。図１１（ａ）、（ｂ）の対比から明らかなように、図９のサンプルホールド回路１００Ｂによれば、スイッチングノイズの振幅を大幅に低減できる。

続いて、ＣＭＯＳスイッチのレイアウトについて説明する。

図１２は、ＣＭＯＳスイッチ２０を含むサンプルホールド回路１０の回路図である。サンプルホールド回路１０は、ＣＭＯＳスイッチ２０およびキャパシタＣ_Ｓを含む。ＣＭＯＳスイッチ２０の一端には、入力電圧Ｖ_ＩＮが印加され、その他端はハイインピーダンスライン１２と接続される。ハイインピーダンスライン１２には、キャパシタＣ_Ｓが接続されている。ＣＭＯＳスイッチ２０がオンすると、キャパシタＣ_Ｓが入力電圧Ｖ_ＩＮで充電され（サンプル）、ＣＭＯＳスイッチ２０をオフした後も、入力電圧Ｖ_ＩＮが保持される（ホールド）。

ＣＭＯＳスイッチ２０は、並列に接続されたＮＭＯＳ（N-channel MOS）トランジスタとＰＭＯＳ（P-channel MOS）トランジスタを含む。ＮＭＯＳトランジスタ２２のゲートと、ＰＭＯＳトランジスタ２４のゲートには、相補的なクロックＣＫ，ＣＫ＃が入力される。

ハイインピーダンスライン１２と、ゲートライン１４，１６，１８は近接するため、それらの間には寄生容量Ｃ_Ｐ１，Ｃ_Ｐ２が生ずる。寄生容量Ｃ_Ｐ１，Ｃ_Ｐ２は、ＭＯＳトランジスタのゲートソース間容量やゲートドレイン間容量に加えて配線間容量を含む。図１３は、ＣＭＯＳスイッチ２０の一般的なレイアウト図である。図１３には、配線間容量ＣＬ_１～ＣＬ_６が示される。

図１２において、寄生容量Ｃ_Ｐ１，Ｃ_Ｐ２を介したクロストークは、ハイインピーダンスライン１２の電圧変動、キャパシタＣ_Ｓの電荷の移動を引き起こし、ノイズの原因となる。入力ライン１３とゲートライン１４，１６，１８の間にも寄生容量についても同様である。

従来では、クロックラインにシールド配線を用いることにより、クロストークを抑制するなどの対策をとっていた。しかしながらＣＭＯＳスイッチの用途によっては、この対策では不十分な場合もあった。

また図１３に示すように、レイアウトの対称性を確保することが難しく、配線間容量ＣＬ_１～ＣＬ_６がばらつくという問題がある。これは、複数のＣＭＯＳスイッチを組み合わせて回路を形成する際に、特性を劣化させる要因となる。

以下では、クロストークを低減でき、あるいは、寄生容量の対称性を改善することが可能なＣＭＯＳスイッチの構成について説明する。このＣＭＯＳスイッチは、上述のサンプルホールド回路に好適に組み込むことができるが、その用途はサンプルホールド回路に限定されるものではない。

図１４は、実施の形態に係るＣＭＯＳスイッチ３００のレイアウト図である。ＣＭＯＳスイッチ３００は、電気的に並列に接続されるＮＭＯＳトランジスタ３１０とＰＭＯＳトランジスタ３３０を含む。ＮＭＯＳトランジスタ３１０、ＰＭＯＳトランジスタ３３０は、半導体基板上に第１方向（図中、ｘ方向）に隣接して配置される。またＮＭＯＳトランジスタ３１０、ＰＭＯＳトランジスタ３３０のドレイン、ゲート、ソースは、第１方向（またはその逆）に配置される。なお、ドレインＤ、ソースＳの区別は便宜的なものであり、それらは入れ替えることが可能である。図中、塗りつぶしはコンタクトを表す。

ＮＭＯＳトランジスタ３１０およびＰＭＯＳトランジスタ３３０それぞれのドレインＤ、ソースＳから、第１方向と直交する第２方向（図中、ｙ方向）に配線Ｗ１～Ｗ４が引き出される。

ＮＭＯＳトランジスタ３１０およびＰＭＯＳトランジスタ３３０それぞれのゲート３１２，３３２は、第２方向と反対方向（図中、ｙ軸負方向）に、チャネル幅Ｗよりも長い寸法ｄ（ゲート幅と称する）を有するように引き延ばされる。一般的な素子構造では、ゲート幅ｄとチャネル幅Ｗは一致するが、本実施の形態では、それらは不一致であり、ｄ＞Ｗとなっている。チャネル幅Ｗは、不純物が拡散されるドレイン領域、ソース領域の幅で規定される。

また、ＮＭＯＳトランジスタ３１０のゲート３１２の端部、ＰＭＯＳトランジスタ３３０のゲート３３２の端部それぞれから、第２方向と反対方向（ｙ軸負方向）にゲートラインＷＧ１，ＷＧ２が引き出される。

シールドラインＷＳは、ＮＭＯＳトランジスタ３１０、ＰＭＯＳトランジスタ３３０それぞれのゲート３１２，３３２と交差して第１方向（ｘ軸方向）に伸びるように形成される。つまりシールドラインＷＳは、ドレイン（Ｄ）およびソース（Ｓ）のコンタクトと、ゲート（Ｇ）のコンタクトと、の電気的な結合を遮断する。シールドラインＷＳは接地され、その電位が固定される。

図１５は、図１４のＣＭＯＳスイッチ３００のＡ－Ａ’線断面図である。シールドラインＷＳは多層配線構造を有する。この例では、シールドラインＷＳは、第１層に形成される配線３４０、第２層に形成される配線３４２およびそれらを接続するビアホール３４４を含む。

以上がＣＭＯＳスイッチ３００の構成である。続いてその利点を説明する。

このＣＭＯＳスイッチ３００では、ＮＭＯＳトランジスタ３１０、ＰＭＯＳトランジスタ３３０のゲート３１２，３３２が、チャネル幅Ｗより広く引き延ばされている。その結果、ゲートコンタクトをドレインコンタクト（ソースコンタクト）から遠ざけ、ゲートラインＷＧ１，ＷＧ２と、ドレイン／ソース配線Ｗ１～Ｗ４との間の距離を長くできる。これにより、ゲートラインＷＧ１およびＷＧ２と、ドレイン／ソース配線Ｗ１～Ｗ４の間の配線間容量を低減でき、クロストークを抑制できる。

加えて、ゲートラインＷＧ１，ＷＧ２と、ドレイン／ソース配線Ｗ１～Ｗ４の間に、それらと直交する方向にシールドラインＷＳが形成される。その結果、ドレイン／ソース配線Ｗ１～Ｗ４は、対ゲートラインに代えて、対シールドラインＷＳの間に寄生容量を有することとなる。これによりドレイン／ソース配線Ｗ１～Ｗ４とゲートラインＷＧ１，ＷＧ２の間の結合を弱め、クロストークを一層低減できる。

加えて、ＮＭＯＳトランジスタ３１０に着目すると、ドレインとソースの対称性から、ドレイン配線Ｗ２とシールドラインＷＳ間の寄生容量と、ソース配線Ｗ１とシールドラインＷＳ間の寄生容量は実質的に等しくなり、寄生容量のアンバランスも解消される。ＰＭＯＳトランジスタ３３０側も同様である。さらに図１４のＣＭＯＳスイッチ３００を複数並べる場合にも、その対称性を維持することが可能である。

また図１５に示すように、シールドラインＷＳを多層化することにより、ゲートラインと、ドレイン配線（ソース配線）の間のクロストークを一層低減できる。

図１６（ａ）は、図１４のＣＭＯＳスイッチ３００を備える差動形式のサンプルホールド回路の回路図であり、図１６（ｂ）は、ゲートクロックを示す図である。図１６のサンプルホールド回路４００は、複数のキャパシタＣ_Ｓ１～Ｃ_Ｓ３と、複数のＣＭＯＳスイッチ３００を備える。複数のＣＭＯＳスイッチ３００は、図１６（ｂ）に示す相補的なゲートクロックＣ，Ｄによって駆動される。複数のＣＭＯＳスイッチ３００は、図１４のレイアウトで構成される。

図１７（ａ）、（ｂ）は、図１６（ａ）のサンプルホールド回路４００の動作波形図である。図１７（ａ）はサンプルホールド回路４００の出力電圧であり、図１７（ｂ）はゲートクロックＣを示す。比較のために、図１７（ｃ）に図１３のレイアウトを有するＣＭＯＳスイッチ２０で構成されるサンプルホールド回路の出力電圧波形を示す。なお、サンプルホールド回路の出力電圧は、差動成分（ＳＨＯ_＋－ＳＨＯ_－）を表している。

理想的には出力電圧は一定である。ところが図１７（ｃ）を参照すると、従来の設計手法では、ゲートクロックと同期して、サンプルホールド回路の出力電圧がΔＶ≒２μＶ程度の振幅で変動する。

これに対して、図１４のＣＭＯＳスイッチ３００を用いてサンプルホールド回路４００を構成することにより、クロストークの影響が低減されるため、図１７（ａ）に示すように出力電圧の変動幅ΔＶを０．２μＶ程度に抑制できる。

特に、図１４のＣＭＯＳスイッチ３００では、配線間容量が、ドレイン側とソース側とで対称性を有する。また、図１４のＣＭＯＳスイッチ３００を複数並べる場合にも、その対称性を維持することが容易である。この利点は、図１６（ａ）のサンプルホールド回路４００のように、対称性が要求される複数のＣＭＯＳスイッチを備える回路に特に好適である。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（変形例１）
シールドラインＷＳは、容量の大きなバイパスコンデンサが接続される電源ラインであってもよい。

（変形例２）
ゲート３１２，３３２のゲート幅ｄをさらに広くして、第２方向に２本のシールド配線ＷＳを隣接して形成してもよい。

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

（付記）
本明細書には以下の技術思想が開示される。
［項目１］
並列に接続されるＮＭＯＳトランジスタとＰＭＯＳトランジスタを含むＣＭＯＳスイッチであって、
前記ＮＭＯＳトランジスタおよび前記ＰＭＯＳトランジスタは、半導体基板上に第１方向に隣接して配置され、
前記ＮＭＯＳトランジスタおよび前記ＰＭＯＳトランジスタそれぞれのドレイン、ソースから、前記第１方向と直交する第２方向に配線が引き出され、
前記ＮＭＯＳトランジスタおよび前記ＰＭＯＳトランジスタそれぞれのゲートは、前記第２方向と反対方向に、チャネル幅よりも長い寸法を有するように引き延ばされており、
前記ＮＭＯＳトランジスタおよび前記ＰＭＯＳトランジスタそれぞれの前記ゲートの端部から前記第２方向と反対方向にゲートラインが引き出され、
前記ゲートと交差して前記第１方向に伸びるシールドラインが形成されることを特徴とするＣＭＯＳスイッチ。
［項目２］
前記シールドラインは接地されることを特徴とする項目１に記載のＣＭＯＳスイッチ。
［項目３］
前記シールドラインは多層配線であることを特徴とする項目１または２に記載のＣＭＯＳスイッチ。
［項目４］
項目１から３のいずれかに記載のＣＭＯＳスイッチを含むことを特徴とするサンプルホールド回路。

１００ サンプルホールド回路
Ｃ_Ｓ キャパシタ
１１０ ＣＭＯＳスイッチ
１１２ ＮＭＯＳトランジスタ
１１４ ＰＭＯＳトランジスタ
１２０ ゲート電圧調節回路
１２２ 電圧源
１２４ インバータ
１２６ 可変電圧源
１２８ ダミースイッチ
１３０ ゲート信号生成回路
２００ 半導体チップ
３００ ＣＭＯＳスイッチ
３１０ ＮＭＯＳトランジスタ
３１２ ゲート
３１４ ソース
３１６ ドレイン
３３０ ＰＭＯＳトランジスタ
３３２ ゲート
３３４ ソース
３３６ ドレイン
ＷＳ シールドライン
ＷＧ１，ＷＧ２ ゲートライン
Ｗ１，Ｗ２，Ｗ３，Ｗ４ 配線

Claims (10)

1. サンプルホールド回路を備え、
   前記サンプルホールド回路は、
   少なくともひとつのキャパシタと、
   少なくともひとつのＣＭＯＳスイッチと、
   を含み、
   前記少なくともひとつのＣＭＯＳスイッチはそれぞれ、並列に接続されるＮＭＯＳトランジスタとＰＭＯＳトランジスタを含み、
   前記ＮＭＯＳトランジスタのゲート信号のハイレベルは、前記ＣＭＯＳスイッチが集積化されるチップの電源電圧の定格電圧または最大電圧よりも低い電圧レベルに調節されており、
   前記ＰＭＯＳトランジスタのゲート信号のローレベルは、接地電圧であり、
   前記ＮＭＯＳトランジスタのバックゲートには前記接地電圧が供給され、前記ＰＭＯＳトランジスタのバックゲートには前記電源電圧が供給されていることを特徴とする半導体装置。
2. 前記少なくともひとつのＣＭＯＳスイッチは複数であり、
   前記電源電圧の定格電圧または最大電圧より低い所定の内部電圧を生成する電圧源と、
   それぞれが、対応するＰＭＯＳトランジスタのゲート信号を受ける入力端子と、前記内部電圧を受ける電源端子と、対応するＮＭＯＳトランジスタのゲートに接続される出力端子と、を有する複数のインバータと、
   をさらに備えることを特徴とする請求項１に記載の半導体装置。
3. 前記電圧源は、前記ＣＭＯＳスイッチに近接して配置されるダミースイッチを含み、前記ダミースイッチのオン抵抗に応じて、前記内部電圧を調節可能に構成されることを特徴とする請求項２に記載の半導体装置。
4. 前記ＰＭＯＳトランジスタのゲート信号の前記ハイレベルは、前記電源電圧であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
5. 並列に接続されるＮＭＯＳトランジスタとＰＭＯＳトランジスタを含むＣＭＯＳスイッチと、
   前記ＮＭＯＳトランジスタのゲート信号のハイレベルを、前記ＣＭＯＳスイッチが集積化されるチップの電源電圧の定格電圧または最大電圧よりも低い電圧レベルに調節するゲート電圧調節回路と、
   を備え、
   前記ＰＭＯＳトランジスタのゲート信号のローレベルは、接地電圧であり、
   前記ＮＭＯＳトランジスタのバックゲートには接地電圧が供給され、前記ＰＭＯＳトランジスタのバックゲートには前記電源電圧が供給されていることを特徴とする半導体装置。
6. 前記ゲート電圧調節回路は、基準電圧を増幅するアンプを含み、前記ＮＭＯＳトランジスタのゲートを駆動するドライバの電源端子に、前記アンプの出力電圧が供給されることを特徴とする請求項５に記載の半導体装置。
7. 前記ゲート電圧調節回路は、前記ＣＭＯＳスイッチに近接して配置されるダミースイッチを含み、前記ダミースイッチのオン抵抗に応じて、前記ＮＭＯＳトランジスタのゲート信号のハイレベルを調節することを特徴とする請求項５または６に記載の半導体装置。
8. 前記ＮＭＯＳトランジスタおよび前記ＰＭＯＳトランジスタは、半導体基板上に第１方向に隣接して配置され、
   前記ＮＭＯＳトランジスタおよび前記ＰＭＯＳトランジスタそれぞれのドレイン、ソースから、前記第１方向と直交する第２方向に配線が引き出され、
   前記ＮＭＯＳトランジスタおよび前記ＰＭＯＳトランジスタそれぞれのゲートは、前記第２方向と反対方向に、チャネル幅よりも長い寸法を有するように引き延ばされており、
   前記ＮＭＯＳトランジスタおよび前記ＰＭＯＳトランジスタそれぞれの前記ゲートの端部から前記第２方向と反対方向にゲートラインが引き出され、
   前記ゲートと交差して前記第１方向に伸びるシールドラインが形成されることを特徴とする請求項１から７のいずれかに記載の半導体装置。
9. 前記シールドラインは接地されることを特徴とする請求項８に記載の半導体装置。
10. 前記シールドラインは多層配線であることを特徴とする請求項８または９に記載の半導体装置。

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