JP7262202B2 - 半導体装置 - Google Patents

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Description

本発明は、CMOSスイッチに関する。
サンプルホールド回路、積分器、スイッチトキャパシタフィルタなどに、スイッチトキャパシタ回路が用いられる。スイッチトキャパシタ回路は、キャパシタとCMOSスイッチ(アナログスイッチ、トランスファゲートともいう)の組み合わせで構成される。
図1(a)、(b)は、スイッチトキャパシタ回路の基本構成を示す回路図である。このスイッチトキャパシタ回路10rはサンプルホールド回路であり、ホールド用のキャパシタCOUTと、CMOSスイッチSW1を備える。CMOSスイッチSW1の一端には、入力電圧VINが印加され、その他端はキャパシタCOUTと接続される。CMOSスイッチSW1がオンすると、キャパシタCOUTが入力電圧VINで充電され(サンプル)、CMOSスイッチSW1をオフした後も、入力電圧VINが保持される(ホールド)。
図1(b)に示すように、CMOSスイッチSW1は、並列に接続されたNMOS(N-channel MOS)トランジスタとPMOS(P-channel MOS)トランジスタを含む。
駆動回路20rが、クロックCKをハイレベル、相補クロックCKBをローレベルとすると、CMOSスイッチSW1が導通状態となる。
図1(b)に示すように、NMOSトランジスタは、ゲートソース間、ゲートドレイン間、ゲート-基板(バックゲート)間に、寄生容量CNS,CND,CNBを有している。同様にPMOSトランジスタは、ゲートソース間、ゲートドレイン間、ゲート-基板間に、寄生容量CPS,CPD,CPBを有している。
図2は、図1のスイッチトキャパシタ回路10rの動作波形図である。時刻t0にクロックCKがハイレベルに、相補クロックCKBがローレベルに遷移すると、CMOSスイッチSW1がターンオンする。これによりキャパシタCOUTが入力電圧VINで充電され、出力電圧VOUTが入力電圧VINに近づく。続いて時刻t1にクロックCKがローレベルに、相補クロックCKBがハイレベルに遷移すると、CMOSスイッチSW1がターンオフする。このとき、寄生容量に起因するクロックフィードスルーおよびチャージインジェクションによって、出力電圧VOUTと入力電圧VINの間に誤差ΔVOUTが発生する。
クロックフィードスルーとは、MOSトランジスタのターンオフのタイミングにおいて、MOSトランジスタのゲート信号(クロック信号)のエッジに含まれる高周波成分が、ゲートドレイン間容量CPD,CNDを介して出力ノードに伝搬する現象である。具体的には、PMOSトランジスタはターンオフするときに、出力電圧VOUTをΔV、上昇させる。
ΔV=CPD/(COUT+CPD)×VDD …(1)
またNMOSトランジスタはターンオフするときに、出力電圧VOUTをΔV、低下させる。
ΔV=CND/(COUT+CND)×VDD …(2)
またチャージインジェクションとは、MOSトランジスタのオン状態において、MOSトランジスタのゲート-基板(バックゲート)間の容量CPBに蓄積された電荷が、ターンオフに際して、出力電圧VOUTに影響を及ぼす現象である。
PMOSトランジスタはオン状態において、ゲート-基板間に、電荷Q≒CPB×(VDD-VTP)が蓄えられる。VTPはしきい値電圧である。PMOSトランジスタをオフすると、その電荷Qの一部(係数をαとする)α×QがキャパシタCOUTに移動し、その結果、出力電圧VOUTがΔV、上昇する。
ΔV=α×Q/COUT=α×CPB×(VDD-VTP)/COUT …(3)
NMOSトランジスタでは逆の現象が発生し、これにより出力電圧VOUTがΔV、低下する。
ΔV=α×Q/COUT=α×CNB×(VDD-VTN)/COUT …(4)
図2に示される出力電圧VOUTと入力電圧VINの誤差ΔVOUTは、ΔV~ΔVの合計となる。式(1)、(2)から明らかなように、ゲートドレイン間容量CPD,CNDを小さくすれば、クロックフィードスルーの影響を小さくでき、したがってゲート幅Wを小さくすればよい。
またチャージインジェクションの影響を小さくするには、式(3)、(4)から、ゲート基板間容量CPB,CNBを小さくすればよく、したがってゲート幅W,ゲート長Lを短くすればよいことが分かる。
特開2011-150561号公報 特開2014-171035号公報
本発明者らは、CMOSスイッチについて検討した結果、以下の課題を認識するに至った。
NMOSトランジスタとPMOSトランジスタのゲートに入力されるクロックCK,CKBは、電源電圧VDDをハイレベル、接地電圧VSS(0V)をローレベルとして生成される。したがって、電源電圧VDDの変動は、NMOSトランジスタおよびPMOSトランジスタのゲート電圧の変動となる。
上述のように、クロックフィードスルーやチャージインジェクションを低減するためには、NMOSトランジスタ、PMOSトランジスタのサイズを最小化する必要がある。同サイズのNMOSトランジスタとPMOSトランジスタを比較すると、それらの移動度の違いから、前者の方が駆動能力が高くなる(オン抵抗が小さい)。また、NMOSトランジスタとPMOSトランジスタのオン抵抗は、ゲート電圧、すなわち電源電圧VDDに依存する。
図3は、NMOSトランジスタ、PMOSトランジスタのサイズが最小化された従来のCMOSスイッチのオン抵抗を示す図である。横軸は入力電圧を、縦軸はオン抵抗を示す。図3から分かるように、電源電圧VDDが5Vと2.8Vとでは、オン抵抗RONが2倍以上異なる。オン抵抗RONは、図1(a)のサンプルホールド回路において、キャパシタCOUTの充電速度、ひいては回路の動作速度に影響を及ぼすため、変動が小さいことが望ましい。
本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、オン抵抗の電源電圧依存性を小さくしたサンプルホールド回路の提供にある。
本発明のある態様はサンプルホールド回路に関する。サンプルホールド回路は、少なくともひとつのキャパシタと、少なくともひとつのCMOSスイッチと、を備える。少なくともひとつのCMOSスイッチはそれぞれ、並列に接続されるNMOSトランジスタとPMOSトランジスタを含む。NMOSトランジスタのゲート信号のハイレベルは、CMOSスイッチが集積化されるチップの電源電圧よりも低い電圧レベルに調節されている。
本発明の別の態様もまた、サンプルホールド回路である。このサンプルホールド回路は、少なくともひとつのキャパシタと、少なくともひとつのCMOSスイッチと、を備える。少なくともひとつのCMOSスイッチはそれぞれ、並列に接続されるNMOSトランジスタとPMOSトランジスタを含む。NMOSトランジスタのゲート信号のハイレベルは、PMOSトランジスタのゲート信号のハイレベルより低い。
本発明のさらに別の態様は、半導体装置である。この半導体装置は、並列に接続されるNMOSトランジスタとPMOSトランジスタを含むCMOSスイッチと、NMOSトランジスタのゲート信号のハイレベルを、CMOSスイッチが集積化されるチップの電源電圧よりも低い電圧レベルに調節するゲート電圧調節回路と、を備える。
なお、以上の構成要素の任意の組合せ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
本発明に係るサンプルホールド回路によれば、オン抵抗の電源電圧依存性を小さくできる。
図1(a)、(b)は、スイッチトキャパシタ回路の基本構成を示す回路図である。 図1のスイッチトキャパシタ回路の動作波形図である。 NMOSトランジスタ、PMOSトランジスタのサイズが最小化された従来のCMOSスイッチのオン抵抗を示す図である。 実施の形態に係るサンプルホールド回路の基本構成を示す回路図である。 図4のサンプルホールド回路の動作波形図である。 図4のCMOSスイッチのオン抵抗を示す図である。 ゲート電圧調節回路の構成例の回路図である。 図8(a)、(b)は、変形例に係るゲート電圧調節回路の回路図である。 差動形式のサンプルホールド回路の回路図である。 図9のサンプルホールド回路の動作波形図である。 図11(a)は、図9のサンプルホールド回路のノイズ特性を示す波形図であり、図11(b)は、従来のサンプルホールド回路のノイズ特性を示す波形図である。 CMOSスイッチを含むサンプルホールド回路の回路図である。 CMOSスイッチの一般的なレイアウト図である。 実施の形態に係るCMOSスイッチのレイアウト図である。 図14のCMOSスイッチのA-A’線断面図である。 図16(a)は、図14のCMOSスイッチを備える差動形式のサンプルホールド回路の回路図であり、図16(b)は、ゲートクロックを示す図である。 図17(a)、(b)は、図16(a)のサンプルホールド回路の動作波形図であり、図17(c)は、図13のレイアウトを有するCMOSスイッチで構成されるサンプルホールド回路の動作は系図である。
(実施の形態の概要)
1. 本明細書に開示される一実施の形態は、サンプルホールド回路に関する。サンプルホールド回路は、少なくともひとつのキャパシタと、少なくともひとつのCMOSスイッチと、を備える。少なくともひとつのCMOSスイッチはそれぞれ、並列に接続されるNMOSトランジスタとPMOSトランジスタを含む。NMOSトランジスタのゲート信号のハイレベルは、CMOSスイッチが集積化されるチップの電源電圧よりも低い電圧レベルに調節されている。
この態様によると、NMOSトランジスタのゲートのハイ電圧を電源電圧とした場合に比べて、NMOSトランジスタのオン抵抗が高くなる。これにより、CMOSスイッチ全体のオン抵抗の電源電圧依存性を小さくできる。
少なくともひとつのCMOSスイッチは複数であってもよい。サンプルホールド回路は、電源電圧より低い所定の内部電圧を生成する電圧源と、複数のインバータと、をさらに備えてもよい。複数のインバータはそれぞれ、対応するPMOSトランジスタのゲート信号を受ける入力端子と、内部電圧を受ける電源端子と、対応するNMOSトランジスタのゲートに接続される出力端子と、を有する複数のインバータと、をさらに備えてもよい。
電圧源は、CMOSスイッチに近接して配置されるダミースイッチを含み、ダミースイッチのオン抵抗に応じて、内部電圧を調節可能に構成されてもよい。これにより、オン抵抗の電源電圧をさらに小さくできる。
一実施の形態に係るサンプルホールド回路を別の観点から見ると、以下の特徴が把握される。サンプルホールド回路は、少なくともひとつのキャパシタと、少なくともひとつのCMOSスイッチと、を備える。少なくともひとつのCMOSスイッチはそれぞれ、並列に接続されるNMOSトランジスタとPMOSトランジスタを含む。NMOSトランジスタのゲート信号のハイレベルは、PMOSトランジスタのゲート信号のハイレベルより低い。
PMOSトランジスタのゲート信号のハイレベルは、CMOSスイッチが集積化されるチップの電源電圧であり、NMOSトランジスタのゲート信号のハイレベルは、CMOSスイッチが集積化されるチップの電源電圧より低い所定電圧であってもよい。
2. 本明細書に開示される一実施の形態は、CMOSスイッチに関する。CMOSスイッチは、並列に接続されるNMOSトランジスタとPMOSトランジスタを含む。NMOSトランジスタおよびPMOSトランジスタは、半導体基板上に第1方向に隣接して配置される。NMOSトランジスタおよびPMOSトランジスタそれぞれのドレイン、ソースから、第1方向と直交する第2方向に配線が引き出される。NMOSトランジスタおよびPMOSトランジスタそれぞれのゲートは、第2方向と反対方向に、チャネル幅よりも長い寸法を有するように引き延ばされ、NMOSトランジスタおよびPMOSトランジスタそれぞれのゲートの端部から第2方向と反対方向にゲートラインが引き出される。
この態様によると、ゲートを、チャネル幅より広く引き延ばすことにより、ゲートラインと、ドレイン(ソース)から引き出されるドレイン/ソース配線の間の距離を遠ざけることができ、それらの間の配線間容量を低減することによりクロストークを抑制できる。
また、ゲートラインと、ドレイン/ソース配線の間に、それらと直交する方向にシールドラインを形成し、ドレイン/ソース配線とシールドラインの間に寄生容量を生じさせることにより、ドレイン/ソース配線とゲートラインの間の結合を弱め、クロストークを一層低減できる。
加えて、ドレインとソースの対称性から、ドレイン配線とシールドライン間の寄生容量と、ソース配線とシールドライン間の寄生容量は実質的に等しくなり、寄生容量のアンバランスも解消される。
シールドラインは、低インピーダンスラインであることが好ましい。たとえばシールドラインは接地されてもよい。あるいはシールドラインは、容量の大きなバイパスコンデンサが接続される電源ラインであってもよい。
シールドラインは多層配線であってもよい。シールドラインを多層化することにより、クロックラインとドレイン/ソース配線とのクロストークを一層低減できる。
一実施の形態において、CMOSスイッチは、サンプルホールド回路に用いることができる。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Aが、部材Bと接続された状態」とは、部材Aと部材Bが物理的に直接的に接続される場合のほか、部材Aと部材Bが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
図4は、実施の形態に係るサンプルホールド回路100の基本構成を示す回路図である。サンプルホールド回路100は、少なくともひとつのキャパシタCと、少なくともひとつのCMOSスイッチ110を備える。図4には最も簡素化されたサンプルホールド回路が示されており、キャパシタCおよびCMOSスイッチ110はそれぞれ1個ずつ設けられる。サンプルホールド回路100は、半導体チップ200に集積化される。半導体チップ200をパッケージ化したものを半導体装置と称する。
CMOSスイッチ110はそれぞれ、並列に接続されるNMOSトランジスタ112およびPMOSトランジスタ114を含む。
NMOSトランジスタ112のゲート信号VGNのハイレベルは、CMOSスイッチ110が集積化される半導体チップ200の電源電圧VDDよりも低い所定の電圧レベルVREGに調節されている。なお、半導体チップ200の電源電圧VDDは変動することが想定され、ここでいう電源電圧VDDは、たとえばその定格電圧、あるは最大電圧であってもよい。
REG<VDD
NMOSトランジスタ112のゲート信号VGNのローレベルは、接地電圧VSSである。一方、PMOSトランジスタ114のゲート信号VGPのハイレベルは、電源電圧VDDであり、そのローレベルは接地電圧VSSである。
ゲート電圧調節回路120は、NMOSトランジスタ112のゲート信号VGNのハイレベルを、所定電圧VREGに低下させる。NMOSトランジスタ112のゲート信号は、PMOSトランジスタ114のゲート信号の相補信号である。たとえばPMOSトランジスタ114のゲートには、VDD-VSSの2電圧間でスイッチングするクロック信号CKが入力される。ゲート電圧調節回路120は、PMOSトランジスタ114のゲートに入力されるクロックCKを論理反転し、さらにそのハイレベルを電源電圧VDDから内部電圧VREGに低下させる。
以上がサンプルホールド回路100の構成である。続いてその動作を説明する。図5は、図4のサンプルホールド回路100の動作波形図である。
図6は、図4のCMOSスイッチ110のオン抵抗を示す図である。ここではVREG=3Vであり、VDD=5Vと2.8Vのときの特性が示される。
電源電圧VDDが5Vであるとき、NMOSトランジスタ112のゲート信号のハイレベルはVREG=3Vである。したがって、ゲート信号のハイレベルをVDD=5Vとした場合に比べて、NMOSトランジスタ112のオン抵抗が増大する。CMOSスイッチのオン抵抗RONは、NMOSトランジスタ112のオン抵抗とPMOSトランジスタ114のオン抵抗の合成抵抗であるから、NMOSトランジスタ112のオン抵抗の増大により、CMOSスイッチのオン抵抗RONも増大する。
図3では、VDD=5Vのときの方がVDD=2.8Vのときよりもオン抵抗RONは低いが、図6では、その関係が反転している。またCMOSスイッチのオン抵抗RONがピークとなる入力電圧レベルも、図3ではVIN=3.4V付近であったのが、図6ではVIN=2.3Vまで低下している。
一方で電源電圧VDDが2.8Vまで低下した状態では、NMOSトランジスタ112のゲート信号のハイレベルはVREG=3Vを維持できず、2.8Vとなるから、オン抵抗は、図3と実質的に同じである。
図3では、オン抵抗RONのピークは、VDD=5Vのとき16kΩ、VDD=2.8Vのとき40kΩであったのに対して、図6では、VDD=5Vのとき48kΩ、VDD=2.8Vのとき40kΩであり、その変動幅あるいは変動量は図3に比べて格段に小さくなっている。
このように、実施の形態に係るサンプルホールド回路100によれば、CMOSスイッチのオン抵抗の電源電圧VDDの依存性を小さくできる。
本発明は、図4のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例や変形例を説明する。
図7は、ゲート電圧調節回路120の構成例の回路図である。ゲート電圧調節回路120は、電圧源122と、インバータ124を含む。電圧源122の構成は特に限定されないが、ここでは非反転アンプが例示され、内部電圧VREG=VREF×(R1+R2)/R1となる。インバータ124の上側電源端子には内部電圧VREGが、下側電源端子には接地電圧VSSが供給される。インバータ124は、PMOSトランジスタ114のゲートに供給されるクロックCKを反転し、NMOSトランジスタ112のゲートに供給する。インバータ124の出力は、クロックCKの反転信号CK#であり、そのハイレベルはVREG,ローレベルはVSSとなる。
図8(a)、(b)は、変形例に係るゲート電圧調節回路120aの回路図である。図8(a)のゲート電圧調節回路120aは、可変電圧源126を含む。この可変電圧源126は、CMOSスイッチのオン抵抗が一定になるように、基準電圧VADJを調節する。図8(b)は、可変電圧源126の構成例を示す回路図である。可変電圧源126は、ダミースイッチ128を含む。ダミースイッチ128は、CMOSスイッチ110のレプリカであり、CMOSスイッチ110と近接配置される。ダミースイッチ128のNMOSトランジスタのゲートにはハイ電圧V(たとえば電源電圧VDD)が、PMOSトランジスタのゲートには、ロー電圧V(たとえば接地電圧VSS)が供給される。
ダミースイッチ128はダミー負荷129と接続される。可変電圧源126は、ダミースイッチ128のオン抵抗に対して正の相関を有する基準電圧VADJを出力する。たとえば基準電圧VAJDは、ダミースイッチ128の出力ノードNの電圧VN1を反転アンプ127によって反転増幅し、基準電圧VADJを生成してもよい。電源電圧VDDの変動やプロセスばらつき、温度変動などにより、CMOSスイッチ110のオン抵抗が変動すると、それに追従してダミースイッチ128のオン抵抗が変動し、基準電圧VADJが調節される。たとえばCMOSスイッチ110のオン抵抗が増大すると、ダミースイッチ128のオン抵抗も増大し、基準電圧VADJが高くなる。これにより内部電圧VREGが高くなり、CMOSスイッチ110のオン抵抗が低下する。反対にCMOSスイッチ110のオン抵抗が低下すると、ダミースイッチ128のオン抵抗も低下し、基準電圧VADJが低くなる。これにより内部電圧VREGが低くなり、CMOSスイッチ110のオン抵抗が増大する。
このようにダミースイッチを用いてCMOSスイッチ110のオン抵抗を監視することにより、プロセスばらつき、電源電圧変動、温度変動などの影響を低減し、さらにCMOSスイッチ110のオン抵抗を安定化できる。
図9は、差動形式のサンプルホールド回路100Bの回路図である。サンプルホールド回路100Bは、複数のCMOSスイッチ110A、110Bと、複数のキャパシタCS1~CS3を含む。複数のCMOSスイッチ110Aは、A相クロックCKAに応じて制御され、複数のCMOSスイッチ110Bは、B相クロックCKBに応じて制御される。A相クロックCKAとB相クロックCKBは逆相である。
複数のインバータ124A,124Bは、複数のCMOSスイッチ110A,110Bに対応する。インバータ124Aは、その入力端子に、対応するCMOSスイッチ110AのPMOSトランジスタ114のゲート信号CKAを受ける。インバータ124Aの電源端子には内部電圧VREGが供給され、その出力は、対応するCMOSスイッチ110AのNMOSトランジスタ112のゲートに接続される。インバータ124Bは、その入力端子に、対応するCMOSスイッチ110BのPMOSトランジスタ114のゲート信号CKBを受ける。インバータ124Bの電源端子には内部電圧VREGが供給され、その出力は、対応するCMOSスイッチ110BのNMOSトランジスタ112のゲートに接続される。
インバータ124Aは、すべてのCMOSスイッチ110Aに共通に1個設けてもよいし、CMOSスイッチ110Aごとに1個のインバータ124Aを設けてもよい。インバータ124Bも同様であり、すべてのCMOSスイッチ110Bに共通に1個のインバータ124Bを設けてもよいし、CMOSスイッチ110Bごとに1個のインバータ124Bを設けてもよい。
図10は、図9のサンプルホールド回路100Bの動作波形図である。図9のサンプルホールド回路100Bによれば、CMOSスイッチのオン抵抗の電源電圧依存性を低減できる。
それに加えて、図9のサンプルホールド回路100Bではノイズ特性も改善できる。図11(a)は、図9のサンプルホールド回路のノイズ特性を示す波形図である。併せて図11(b)に、従来のサンプルホールド回路を差動形式で構成した回路のノイズ特性を示す。なお図11(a)、(b)の出力電圧は、差動成分(SHO-SHO)を示す。図11(a)、(b)の対比から明らかなように、図9のサンプルホールド回路100Bによれば、スイッチングノイズの振幅を大幅に低減できる。
続いて、CMOSスイッチのレイアウトについて説明する。
図12は、CMOSスイッチ20を含むサンプルホールド回路10の回路図である。サンプルホールド回路10は、CMOSスイッチ20およびキャパシタCを含む。CMOSスイッチ20の一端には、入力電圧VINが印加され、その他端はハイインピーダンスライン12と接続される。ハイインピーダンスライン12には、キャパシタCが接続されている。CMOSスイッチ20がオンすると、キャパシタCが入力電圧VINで充電され(サンプル)、CMOSスイッチ20をオフした後も、入力電圧VINが保持される(ホールド)。
CMOSスイッチ20は、並列に接続されたNMOS(N-channel MOS)トランジスタとPMOS(P-channel MOS)トランジスタを含む。NMOSトランジスタ22のゲートと、PMOSトランジスタ24のゲートには、相補的なクロックCK,CK#が入力される。
ハイインピーダンスライン12と、ゲートライン14,16,18は近接するため、それらの間には寄生容量CP1,CP2が生ずる。寄生容量CP1,CP2は、MOSトランジスタのゲートソース間容量やゲートドレイン間容量に加えて配線間容量を含む。図13は、CMOSスイッチ20の一般的なレイアウト図である。図13には、配線間容量CL~CLが示される。
図12において、寄生容量CP1,CP2を介したクロストークは、ハイインピーダンスライン12の電圧変動、キャパシタCの電荷の移動を引き起こし、ノイズの原因となる。入力ライン13とゲートライン14,16,18の間にも寄生容量についても同様である。
従来では、クロックラインにシールド配線を用いることにより、クロストークを抑制するなどの対策をとっていた。しかしながらCMOSスイッチの用途によっては、この対策では不十分な場合もあった。
また図13に示すように、レイアウトの対称性を確保することが難しく、配線間容量CL~CLがばらつくという問題がある。これは、複数のCMOSスイッチを組み合わせて回路を形成する際に、特性を劣化させる要因となる。
以下では、クロストークを低減でき、あるいは、寄生容量の対称性を改善することが可能なCMOSスイッチの構成について説明する。このCMOSスイッチは、上述のサンプルホールド回路に好適に組み込むことができるが、その用途はサンプルホールド回路に限定されるものではない。
図14は、実施の形態に係るCMOSスイッチ300のレイアウト図である。CMOSスイッチ300は、電気的に並列に接続されるNMOSトランジスタ310とPMOSトランジスタ330を含む。NMOSトランジスタ310、PMOSトランジスタ330は、半導体基板上に第1方向(図中、x方向)に隣接して配置される。またNMOSトランジスタ310、PMOSトランジスタ330のドレイン、ゲート、ソースは、第1方向(またはその逆)に配置される。なお、ドレインD、ソースSの区別は便宜的なものであり、それらは入れ替えることが可能である。図中、塗りつぶしはコンタクトを表す。
NMOSトランジスタ310およびPMOSトランジスタ330それぞれのドレインD、ソースSから、第1方向と直交する第2方向(図中、y方向)に配線W1~W4が引き出される。
NMOSトランジスタ310およびPMOSトランジスタ330それぞれのゲート312,332は、第2方向と反対方向(図中、y軸負方向)に、チャネル幅Wよりも長い寸法d(ゲート幅と称する)を有するように引き延ばされる。一般的な素子構造では、ゲート幅dとチャネル幅Wは一致するが、本実施の形態では、それらは不一致であり、d>Wとなっている。チャネル幅Wは、不純物が拡散されるドレイン領域、ソース領域の幅で規定される。
また、NMOSトランジスタ310のゲート312の端部、PMOSトランジスタ330のゲート332の端部それぞれから、第2方向と反対方向(y軸負方向)にゲートラインWG1,WG2が引き出される。
シールドラインWSは、NMOSトランジスタ310、PMOSトランジスタ330それぞれのゲート312,332と交差して第1方向(x軸方向)に伸びるように形成される。つまりシールドラインWSは、ドレイン(D)およびソース(S)のコンタクトと、ゲート(G)のコンタクトと、の電気的な結合を遮断する。シールドラインWSは接地され、その電位が固定される。
図15は、図14のCMOSスイッチ300のA-A’線断面図である。シールドラインWSは多層配線構造を有する。この例では、シールドラインWSは、第1層に形成される配線340、第2層に形成される配線342およびそれらを接続するビアホール344を含む。
以上がCMOSスイッチ300の構成である。続いてその利点を説明する。
このCMOSスイッチ300では、NMOSトランジスタ310、PMOSトランジスタ330のゲート312,332が、チャネル幅Wより広く引き延ばされている。その結果、ゲートコンタクトをドレインコンタクト(ソースコンタクト)から遠ざけ、ゲートラインWG1,WG2と、ドレイン/ソース配線W1~W4との間の距離を長くできる。これにより、ゲートラインWG1およびWG2と、ドレイン/ソース配線W1~W4の間の配線間容量を低減でき、クロストークを抑制できる。
加えて、ゲートラインWG1,WG2と、ドレイン/ソース配線W1~W4の間に、それらと直交する方向にシールドラインWSが形成される。その結果、ドレイン/ソース配線W1~W4は、対ゲートラインに代えて、対シールドラインWSの間に寄生容量を有することとなる。これによりドレイン/ソース配線W1~W4とゲートラインWG1,WG2の間の結合を弱め、クロストークを一層低減できる。
加えて、NMOSトランジスタ310に着目すると、ドレインとソースの対称性から、ドレイン配線W2とシールドラインWS間の寄生容量と、ソース配線W1とシールドラインWS間の寄生容量は実質的に等しくなり、寄生容量のアンバランスも解消される。PMOSトランジスタ330側も同様である。さらに図14のCMOSスイッチ300を複数並べる場合にも、その対称性を維持することが可能である。
また図15に示すように、シールドラインWSを多層化することにより、ゲートラインと、ドレイン配線(ソース配線)の間のクロストークを一層低減できる。
図16(a)は、図14のCMOSスイッチ300を備える差動形式のサンプルホールド回路の回路図であり、図16(b)は、ゲートクロックを示す図である。図16のサンプルホールド回路400は、複数のキャパシタCS1~CS3と、複数のCMOSスイッチ300を備える。複数のCMOSスイッチ300は、図16(b)に示す相補的なゲートクロックC,Dによって駆動される。複数のCMOSスイッチ300は、図14のレイアウトで構成される。
図17(a)、(b)は、図16(a)のサンプルホールド回路400の動作波形図である。図17(a)はサンプルホールド回路400の出力電圧であり、図17(b)はゲートクロックCを示す。比較のために、図17(c)に図13のレイアウトを有するCMOSスイッチ20で構成されるサンプルホールド回路の出力電圧波形を示す。なお、サンプルホールド回路の出力電圧は、差動成分(SHO-SHO)を表している。
理想的には出力電圧は一定である。ところが図17(c)を参照すると、従来の設計手法では、ゲートクロックと同期して、サンプルホールド回路の出力電圧がΔV≒2μV程度の振幅で変動する。
これに対して、図14のCMOSスイッチ300を用いてサンプルホールド回路400を構成することにより、クロストークの影響が低減されるため、図17(a)に示すように出力電圧の変動幅ΔVを0.2μV程度に抑制できる。
特に、図14のCMOSスイッチ300では、配線間容量が、ドレイン側とソース側とで対称性を有する。また、図14のCMOSスイッチ300を複数並べる場合にも、その対称性を維持することが容易である。この利点は、図16(a)のサンプルホールド回路400のように、対称性が要求される複数のCMOSスイッチを備える回路に特に好適である。
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
(変形例1)
シールドラインWSは、容量の大きなバイパスコンデンサが接続される電源ラインであってもよい。
(変形例2)
ゲート312,332のゲート幅dをさらに広くして、第2方向に2本のシールド配線WSを隣接して形成してもよい。
実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。
(付記)
本明細書には以下の技術思想が開示される。
[項目1]
並列に接続されるNMOSトランジスタとPMOSトランジスタを含むCMOSスイッチであって、
前記NMOSトランジスタおよび前記PMOSトランジスタは、半導体基板上に第1方向に隣接して配置され、
前記NMOSトランジスタおよび前記PMOSトランジスタそれぞれのドレイン、ソースから、前記第1方向と直交する第2方向に配線が引き出され、
前記NMOSトランジスタおよび前記PMOSトランジスタそれぞれのゲートは、前記第2方向と反対方向に、チャネル幅よりも長い寸法を有するように引き延ばされており、
前記NMOSトランジスタおよび前記PMOSトランジスタそれぞれの前記ゲートの端部から前記第2方向と反対方向にゲートラインが引き出され、
前記ゲートと交差して前記第1方向に伸びるシールドラインが形成されることを特徴とするCMOSスイッチ。
[項目2]
前記シールドラインは接地されることを特徴とする項目1に記載のCMOSスイッチ。
[項目3]
前記シールドラインは多層配線であることを特徴とする項目1または2に記載のCMOSスイッチ。
[項目4]
項目1から3のいずれかに記載のCMOSスイッチを含むことを特徴とするサンプルホールド回路。
100 サンプルホールド回路
キャパシタ
110 CMOSスイッチ
112 NMOSトランジスタ
114 PMOSトランジスタ
120 ゲート電圧調節回路
122 電圧源
124 インバータ
126 可変電圧源
128 ダミースイッチ
130 ゲート信号生成回路
200 半導体チップ
300 CMOSスイッチ
310 NMOSトランジスタ
312 ゲート
314 ソース
316 ドレイン
330 PMOSトランジスタ
332 ゲート
334 ソース
336 ドレイン
WS シールドライン
WG1,WG2 ゲートライン
W1,W2,W3,W4 配線

Claims (10)

  1. サンプルホールド回路を備え、
    前記サンプルホールド回路は、
    少なくともひとつのキャパシタと、
    少なくともひとつのCMOSスイッチと、
    を含み、
    前記少なくともひとつのCMOSスイッチはそれぞれ、並列に接続されるNMOSトランジスタとPMOSトランジスタを含み、
    前記NMOSトランジスタのゲート信号のハイレベルは、前記CMOSスイッチが集積化されるチップの電源電圧の定格電圧または最大電圧よりも低い電圧レベルに調節されており、
    前記PMOSトランジスタのゲート信号のローレベルは、接地電圧であり、
    前記NMOSトランジスタのバックゲートには前記接地電圧が供給され、前記PMOSトランジスタのバックゲートには前記電源電圧が供給されていることを特徴とする半導体装置。
  2. 前記少なくともひとつのCMOSスイッチは複数であり、
    前記電源電圧の定格電圧または最大電圧より低い所定の内部電圧を生成する電圧源と、
    それぞれが、対応するPMOSトランジスタのゲート信号を受ける入力端子と、前記内部電圧を受ける電源端子と、対応するNMOSトランジスタのゲートに接続される出力端子と、を有する複数のインバータと、
    をさらに備えることを特徴とする請求項1に記載の半導体装置。
  3. 前記電圧源は、前記CMOSスイッチに近接して配置されるダミースイッチを含み、前記ダミースイッチのオン抵抗に応じて、前記内部電圧を調節可能に構成されることを特徴とする請求項2に記載の半導体装置。
  4. 前記PMOSトランジスタのゲート信号の前記ハイレベルは、前記電源電圧であることを特徴とする請求項1から3のいずれかに記載の半導体装置。
  5. 並列に接続されるNMOSトランジスタとPMOSトランジスタを含むCMOSスイッチと、
    前記NMOSトランジスタのゲート信号のハイレベルを、前記CMOSスイッチが集積化されるチップの電源電圧の定格電圧または最大電圧よりも低い電圧レベルに調節するゲート電圧調節回路と、
    を備え、
    前記PMOSトランジスタのゲート信号のローレベルは、接地電圧であり、
    前記NMOSトランジスタのバックゲートには接地電圧が供給され、前記PMOSトランジスタのバックゲートには前記電源電圧が供給されていることを特徴とする半導体装置。
  6. 前記ゲート電圧調節回路は、基準電圧を増幅するアンプを含み、前記NMOSトランジスタのゲートを駆動するドライバの電源端子に、前記アンプの出力電圧が供給されることを特徴とする請求項5に記載の半導体装置。
  7. 前記ゲート電圧調節回路は、前記CMOSスイッチに近接して配置されるダミースイッチを含み、前記ダミースイッチのオン抵抗に応じて、前記NMOSトランジスタのゲート信号のハイレベルを調節することを特徴とする請求項5または6に記載の半導体装置。
  8. 前記NMOSトランジスタおよび前記PMOSトランジスタは、半導体基板上に第1方向に隣接して配置され、
    前記NMOSトランジスタおよび前記PMOSトランジスタそれぞれのドレイン、ソースから、前記第1方向と直交する第2方向に配線が引き出され、
    前記NMOSトランジスタおよび前記PMOSトランジスタそれぞれのゲートは、前記第2方向と反対方向に、チャネル幅よりも長い寸法を有するように引き延ばされており、
    前記NMOSトランジスタおよび前記PMOSトランジスタそれぞれの前記ゲートの端部から前記第2方向と反対方向にゲートラインが引き出され、
    前記ゲートと交差して前記第1方向に伸びるシールドラインが形成されることを特徴とする請求項1から7のいずれかに記載の半導体装置。
  9. 前記シールドラインは接地されることを特徴とする請求項8に記載の半導体装置。
  10. 前記シールドラインは多層配線であることを特徴とする請求項8または9に記載の半導体装置。
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