KR101049705B1 - 신호 출력 회로 및 그것을 이용한 선택기 회로 - Google Patents

Abstract

선택기 회로에 적합화된 신호 출력 회로는, 제어 신호의 활성 레벨에서 입력 신호의 전파를 활성화하고 제어 신호의 비활성 레벨에서 입력 신호의 전파를 비활성화하는 인버터 회로, 및 제어 신호의 비활성 레벨에서 입력 신호의 레벨에 관계없이 소정의 전위로 인버터 회로의 입력 단자를 유지하는 제어 회로로 구성된다. 이는, 입력 신호의 고속 및 고정밀 전파를 달성한다. 선택기 회로는 제어 신호에 응답하여 제 1 입력 신호 및 제 2 입력 신호 중 하나를 선택적으로 출력하도록 복수의 신호 출력 회로를 이용하여 형성된다.

게이트 신호, 제어 신호, 활성 레벨, 비활성 레벨, 인버터 회로

Description

신호 출력 회로 및 그것을 이용한 선택기 회로{SIGNAL OUTPUT CIRCUIT AND SELECTOR CIRCUIT USING THE SAME}

본 발명은 입력 신호들을 선택적으로 출력하기 위한 신호 출력 회로에 관한 것이다. 또한, 본 발명은 신호 출력 회로를 이용하는 선택기 회로에 관한 것이다.

본 출원은, 일본 특허 출원 제2008-134776호에 대한 우선권을 주장하며, 상기 출원의 내용 전체가 본 명세서에 참조로서 통합되어 있다.

종래에, 클록 인버터 회로 (clocked inverter circuit) 는 입력 신호들을 선택적으로 출력하기 위한 신호 출력 회로로서 기능한다. 도 5 는, (PMOS 트랜지스터로서 지칭되는) P-채널 MOS 트랜지스터 (51) 및 (NMOS 트랜지스터로서 지칭되는) N-채널 MOS 트랜지스터 (52) 로 구성된 CMOS 인버터를 포함하는 클록 인버터 회로의 예를 나타낸다.

도 5 의 클록 인버터 회로는 PMOS 트랜지스터 (51) 와 VDD 전력-공급 라인 사이에 접속된 PMOS 트랜지스터 (50), NMOS 트랜지스터 (52) 의 소스와 접지 사이에 접속된 NMOS 트랜지스터 (53), 입력 단자 (500) 에서의 입력 신호 IN1 의 위상 을 반전시키고 그 위상이 반전된 신호를 CMOS 인버터에 공급하는 인버터 (54), 및 입력 단자 (501) 에서의 선택 신호 SEL1 의 위상을 반전시키는 인버터 (55) 를 더 포함한다.

선택 신호 SEL1 은 NMOS 트랜지스터 (53) 의 게이트에 직접 공급되는 한편, 선택 신호 SEL1 은 인버터 (55) 에 의해 반전된 후 PMOS 트랜지스터 (50) 의 게이트에 공급된다.

선택 신호 SEL1 이 하이 레벨 (high level) 에 도달하면, PMOS 트랜지스터 (50) 및 NMOS 트랜지스터 (53) 모두는 턴-온되어, 공급 전압 (VDD) 이 (PMOS 트랜지스터 (51) 및 NMOS 트랜지스터 (52) 를 포함하는) CMOS 인버터에 공급되어 이에 따라 CMOS 인버터가 활성화된다.

CMOS 인버터의 활성화로 인해, 입력 신호 IN1 은 인버터 (54) 및 CMOS 인버터에 의해 출력 단자 (502) 에 출력된다.

선택 신호 SEL1 이 로우 레벨 (low level) 에 도달하면, PMOS 트랜지스터 (50) 및 NMOS 트랜지스터 (53) 모두는 턴-오프되어, 출력 단자 (502) 가 VDD 의 전력-공급 라인 및 접지로부터 접속-해제되고 이에 따라 입력 신호 IN1 의 레벨에 관계없이 높은 임피던스에 놓인다.

도 6 은, PMOS 트랜지스터 (60 및 61) 및 NMOS 트랜지스터 (62 및 63) 가 VDD 의 전력-공급 라인과 접지 사이에 직렬로 접속된, 클록 인버터 회로의 다른 예를 나타낸다. PMOS 트랜지스터 (60) 의 게이트는 NMOS 트랜지스터 (63) 의 게이트에 접속된다. 입력 단자 (600) 에서의 입력 신호 IN1 은 인버터 (64) 를 통과하여 트랜지스터 (60 및 63) 의 게이트에 공급된다.

PMOS 트랜지스터 (61) 의 드레인 및 NMOS 트랜지스터 (62) 의 드레인은 출력 단자 (602) 에 접속된다. 입력 단자 (601) 에서의 선택 신호 SEL1 은 NMOS 트랜지스터 (62) 의 게이트에 직접 공급되는 한편, 이 선택 신호는 인버터 (65) 에 의해 반전된 후 PMOS 트랜지스터 (61) 의 게이트에 공급된다.

선택 신호 SEL1 이 하이 레벨에 도달하면, PMOS 트랜지스터 (61) 및 NMOS 트랜지스터 (62) 모두는 턴-온되어, 공급 전압 (VDD) 이 트랜지스터 (60 및 63) 를 포함하는 CMOS 인버터에 공급되어 이에 따라 활성화된다.

CMOS 인버터의 활성화로 인해, 입력 단자 (600) 에서의 입력 신호 IN1 은 인버터 (64) 및 CMOS 인버터에 의해 출력 단자 (602) 에 출력된다.

선택 신호 SEL1 이 로우 레벨에 도달하면, PMOS 트랜지스터 (61) 및 NMOS 트랜지스터 (62) 모두는 턴-오프되어, 출력 단자 (602) 가 VDD 의 전력-공급 라인 및 접지로부터 접속-해제되어 이에 따라 높은 임피던스에 놓인다.

도 7 은, 도 5 에 도시된 클록 인버터 회로의 2 세트를 이용하는 선택기 회로의 예를 도시하고, 이들의 출력 단자들은 선택 신호 SEL1 에 응답하여 2 개의 입력 신호 (IN1 및 IN2) 중 하나를 선택적으로 출력하도록 서로 접속된다.

구체적으로, PMOS 트랜지스터 (70 및 71) 및 NMOS 트랜지스터 (72 및 73) 는 VDD 의 전력-공급 라인과 접지 사이에 직렬로 접속되고, 여기서, 트랜지스터 (71 및 72) 를 이용하여 CMOS 인버터가 형성되고 이들의 게이트는 서로 접속된다.

입력 단자 (700) 에서의 입력 신호 IN1 은 인버터 (78-1) 를 통해서 (트랜지 스터 (71 및 72) 를 포함하는) CMOS 인버터에 공급된다.

또한, PMOS 트랜지스터 (74 및 75) 및 NMOS 트랜지스터 (76 및 77) 는 VDD 의 전력 공급 라인 및 접지 사이에서 직렬로 접속되고, 여기서, 트랜지스터 (75 및 76) 를 이용하여 CMOS 인버터가 형성되며, 이들의 게이트들은 서로 접속된다.

입력 단자 (702) 에서의 입력 신호 IN2 는 인버터 (78-3) 를 통해서 (트랜지스터 (75 및 76) 를 포함하는) CMOS 인버터에 공급된다.

트랜지스터 (71 및 72) 를 포함하는 CMOS 인버터의 출력 단자는 트랜지스터 (75 및 76) 를 포함하는 CMOS 인버터의 출력 단자에 접속되어, 이에 따라 출력 단자 (703) 를 형성한다.

입력 단자 (701) 에서의 선택 신호 SEL1 은 NMOS 트랜지스터 (73) 의 게이트 및 PMOS 트랜지스터 (74) 의 게이트에 공급되는 한편, 이 선택 신호는 인버터 (78-2) 에 의해 반전된 후 PMOS 트랜지스터 (70) 의 게이트 및 NMOS 트랜지스터 (77) 의 게이트에 공급된다.

도 7 의 선택기 회로는 선택 신호 SEL1 에 응답하여 입력 신호 IN1 및 IN2 상에서 스위칭하고, 이에 따라, 출력 단자 (703) 에서 출력 신호 OUT 를 출력한다.

입력 신호 IN1 및 IN2 를 전파시키는데 이용된 "전파 (propagating)" 트랜지스터 (71, 72, 75 및 76) 는 출력 단자 (703) 의 내부에서 접속되고, 입력 신호 IN1 및 IN2 를 차단시키는데 이용된 "차단 (blocking)" 트랜지스터 (70, 73, 74 및 77) 는 출력 단자 (703) 의 외부에서 접속된다.

선택 신호 SEL1 이 하이 레벨에 도달하면, 차단 트랜지스터 (70 및 73) 는 턴-온되고 다른 차단 트랜지스터 (74 및 77) 는 턴-오프되어, 이에 따라, 출력 신호 OUT 로서 출력 단자 (703) 에 입력 신호 IN1 가 선택적으로 전파되는 것을 허용한다.

턴-온된 차단 트랜지스터 (70 및 73) 모두의 게이트 용량 및 드레인-확산-층 용량이 공급 전압 VDD 및 접지 레벨에서 이미 충전 및 방전되었기 때문에, 전송 트랜지스터 (71 또는 72) 의 게이트 용량 및 출력 단자 (703) 에서 발생하는 기생 용량을 충전하고 방전시키는 것이 필요하다. 이는, 입력 신호 IN1 가 고속으로 선택적으로 전파되는 이점을 증명한다.

전술한 바와 같이, 현재 선택되지 않은 입력 신호 IN2 의 특정 레벨은 (인버터 (78-3) 의 출력 단자에 대응하는) 노드 N2 의 전위를 변경하여 전파 트랜지스터 (75 및 76) 중 하나를 턴-온시킬 수도 있고, 이에 따라, 출력 단자 (703) 에 접속되어 기생 용량을 형성한다.

일반적으로, PMOS 트랜지스터의 이동성은 NMOS 트랜지스터의 이동성보다 낮고; 따라서, PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 클록 인버터 회로에서, PMOS 트랜지스터의 게이트 폭은 NMOS 트랜지스터의 게이트 폭 "W" 보다 PN (PN 은 "2" 내지 "3" 의 범위임) 배 더 커야만 한다 (즉, PN×W). "선택되지 않은" 입력 신호 IN2 의 레벨에 기초하여, 상이한 게이트 용량을 갖는 PMOS 트랜지스터 (75) 및 NMOS 트랜지스터 (76) 중 하나가 턴-온되어 "선택된" 입력 신호 IN1 에 대해 전파 시간을 변화시킨다.

선택되지 않은 입력 신호 IN2 의 레벨 전환으로 인해 발생하는 노드 N2 의 전위 변화와 동시에 현재 선택된 입력 신호 IN1 가 입력 단자 (701) 에서 출력 단자 (703) 로 전파되는 경우, 트랜지스터 (75 및 76) 의 게이트 용량은 노드 N2 의 전위 변화로 인해 커플링되어 커플링 잡음을 형성하고, 출력 단자 (703) 에서 컨벌루팅되고 (convoluted), 이에 따라, 출력 단자 (703) 에서 나타나는 신호 파형을 변형한다.

즉, 선택되지 않은 입력 신호 IN2 의 레벨 전환은 입력 단자 (700) 에서 출력 단자 (703) 으로 전파되는 선택된 입력 신호 IN1 의 전파 시간을 변경하고, 이에 따라, 전파 정밀도를 저하시킨다. 선택기 회로가 DLL 또는 PLL 에 적용될 때, 이러한 낮은 전파 정밀도는 출력 지터 (output jitter) 를 유발한다.

도 8 은, 입력 신호의 전파 정밀도에 초점을 맞추도록 설계되고, 도 6 의 2 세트의 클록 인버터 회로를 이용하여 형성된 선택기 회로의 다른 예를 나타내고, 이들의 출력 단자들은 서로 접속되어 선택 신호 SEL1 에 응답하여 입력 신호 IN1 및 IN2 중 하나를 선택적으로 출력한다.

구체적으로, PMOS 트랜지스터 (80 및 81) 및 NMOS 트랜지스터 (82 및 83) 는 VDD 의 전력-공급 라인과 접지 사이에 직렬로 접속되고, 여기서, 게이트들이 서로 접속되어 있는 트랜지스터 (80 및 83) 를 이용하여 CMOS 인버터가 형성된다.

입력 단자 (800) 에서 입력 신호 IN1 은 인버터 (88-1) 를 통해서 트랜지스터 (80 및 83) 를 포함하는 CMOS 인버터의 입력 단자에 공급된다.

또한, PMOS 트랜지스터 (84 및 85) 및 NMOS 트랜지스터 (86 및 87) 는 전력-공급 라인 VDD 와 접지 사이에 직렬로 접속되고, 여기서, 게이트들이 서로 접속되 어 있는 트랜지스터 (84 및 87) 을 이용하여 CMOS 인버터가 형성된다.

입력 단자 (802) 에서 입력 신호 IN2 는 트랜지스터 (84 및 87) 를 포함하는 CMOS 인버터의 입력 단자에 공급된다.

트랜지스터 (80 및 83) 를 포함하는 CMOS 인버터의 출력 단자는 트랜지스터 (84 및 87) 를 포함하는 CMOS 인버터의 출력 단자에 접속되고, 이에 따라, 출력 단자 (803) 를 형성한다.

입력 단자 (801) 에서 선택 신호 SEL1 은 NMOS 트랜지스터 (82) 의 게이트 및 PMOS 트랜지스터 (85) 의 게이트에 직접 공급되는 한편, 이 신호는 인버터 (88-2) 에 의해 반전된 후 PMOS 트랜지스터 (81) 의 게이트 및 NMOS 트랜지스터 (86) 의 게이트에 공급된다.

도 8 의 선택기 회로는 입력 신호 IN1 및 IN2 상에서 전환하여 선택 신호 SEL1 에 응답하여 출력 단자 (803) 에서 출력 신호 OUT 를 출력한다.

도 7 의 선택기 회로에 비해, 도 8 의 선택기 회로는, 입력 신호 IN1 및 IN2 를 전파하는데 이용된 "전파" 트랜지스터 (80, 83, 84, 및 87) 가 출력 단자 (803) 의 외부에 접속되고, 입력 신호 IN1 및 IN2 를 차단하는데 이용된 "차단" 트랜지스터 (81, 82, 85, 및 86) 는 출력 단자 (803) 의 내부에 접속되도록 설계된다.

선택 신호 SEL1 이 하이 레벨에 도달하는 경우, 차단 트랜지스터 (81 및 82) 모두가 턴-온되고, 다른 차단 트랜지스터 (85 및 86) 는 턴-오프되어, 이에 따라, 입력 신호 IN1 가 출력 신호 OUT 로서 출력 단자 (803) 에 선택적으로 전파될 수 있게 한다.

턴-오프된 차단 트랜지스터 (85 및 86) 모두가 출력 단자 (803) 의 내부에서 접속되기 때문에, 선택되지 않은 입력 신호 IN2 의 레벨 전환은 출력 단자 (803) 에서 출력 신호 OUT 에 영향을 주지 않고, 입력 단자 (800) 에서 출력 단자 (803) 로 전파하는 선택된 입력 신호 IN1 의 전파 시간은 일정하게 유지되어, 이에 따라, 높은 전파 정밀도를 확보한다.

입력 단자 (800) 에서 출력 단자 (803) 로 전파하는 선택된 입력 신호 IN1 의 전파 도중에, 전파 트랜지스터 (80 또는 83) 의 게이트 용량을 충전 및 방전하면서 차단 트랜지스터 (81 또는 82) 의 게이트 용량을 또한 충전 및 방전하여, 이에 따라 선택된 입력 신호 IN1 에 대한 전파 속도를 감소시키는 것이 필요하다.

트랜지스터들의 게이트 폭을 증가시킴으로써 전파 속도를 증가시키는 것이 가능하여 구동 성능을 개선하고, 이에 따라, 충전 및 방전이 수행된 게이트 용량들을 균형있게 증가시키며; 따라서, 그 효과는 제한된다. 특히, 선택기 회로가 전력 소비를 감소시키기 위해 낮은 전압에서 고속으로 동작하는 DLL 및 PLL 과 같은 회로 소자에 적용되는 경우, 선택된 입력 신호는 낮은 충/방전 속도로 인해 레일-투-레일 방식으로 전파하지 않고, 이에 따라, 듀티 사이클의 편차를 증가시켜 출력 지터를 유발할 수도 있다.

전술한 상황을 고려하여, 다양한 기술들이 특허 문헌 1 내지 특허 문헌 3 과 같은 다양한 문헌에서 개발되고 기재되어 있다.

특허 문헌 1 : 일본 미심사 특허 출원 공보 H05-315922호

특허 문헌 2 : 일본 미심사 특허 출원 공보 H11-136112호

특허 문헌 3 : 일본 미심사 특허 출원 공보 제2006-157286호

특허 문헌 1 은 스위칭 회로 및 제어 회로로 구성된 신호 선택기 회로를 포함하는 CMOS 반도체 집적 회로를 교시한다. 스위칭 회로는, 그 제 1 단자들이 개별적인 입력 단자에 접속되고 그 제 2 단자들이 단일의 출력 단자에 모두 접속된 복수의 CMOS 전송 게이트를 포함한다. 제어 회로는, 2 개 이상의 CMOS 전송 게이트들이 스위칭 회로의 출력 신호를 제어하기 위해 출력 제어 신호의 로직들의 조합에 기초하여 동시에 턴-온되지 않도록, 스위칭 회로를 제어한다.

특허 문헌 2 는 선택기로서 기능하는 MOS 트랜지스터들을 포함하는 로직 회로를 교시한다.

특허 문헌 3 은 입력 신호들 중 하나를 선택적으로 출력하기 위한 선택기 회로를 교시한다.

특허 문헌 1 의 CMOS 반도체 집적 회로는 입력 단자로부터 출력 단자로 전파하는 선택 신호의 신호 전파 시간을 최소화하여 이에 따라 동작 속도를 개선시키도록 설계되어 있다.

선택기 회로로서 기능하는 특허 문헌 2 의 로직 회로는 출력 단자에서 발생하는 기생 용량을 감소시키기 위해 출력 단자와 고-전위 전력 공급부 사이에 놓인 도통-저항을 감소시켜서 이에 따라 고속의 동작을 확보하도록 설계되어 있다.

특허 문헌 3 의 선택기 회로는 적재 용량 (load capacity) 을 감소시킴으로써 신호 파형의 러스트 (rust) 및 선택 신호의 전파 지연을 억제하도록 설계되어 있다.

본 발명의 발명자는 특허 문헌 1 내지 특허 문헌 3 에 개시된 전술한 모든 기술들이 신호 전파 속도를 증가시키는데만 도움을 주고, 신호 전파 정밀도의 개선을 고려하지는 않는다는 것을 인식하였다.

본 발명은 전술한 문제를 해결하거나 또는 적어도 부분적으로 그 문제를 개선시키도록 시도한다.

본 발명의 일 실시형태에서, 신호 출력 회로는, 게이트 신호 및 제어 신호를 수신하고 제어 신호의 활성 레벨에서 게이트 신호를 전파하게 하고 제어 신호의 비활성 레벨에서 입력 신호를 차단하는 인버터 회로, 및 제어 신호의 비활성 레벨에서 입력 신호의 레벨에 관계없이 소정의 전위로 인버터 회로의 입력 단자를 유지하는 제어 회로로 구성된다.

본 발명의 다른 실시형태에서, 선택기 회로는, 제 1 입력 신호 및 제 1 제어 신호를 수신하고 제 1 제어 신호의 활성 레벨에서 제 1 입력 신호의 전파를 활성화하고 제 1 제어 신호의 비활성 레벨에서 제 1 입력 신호의 전파를 비활성화하는 제 1 인버터 회로, 제 2 입력 신호 및 제 2 제어 신호를 수신하고 제 2 제어 신호의 활성 레벨에서 제 2 입력 신호의 전파를 활성화하고 제 2 제어 신호의 비활성 레벨에서 제 2 입력 신호의 전파를 비활성화하는 제 2 인버터 회로, 및 제 1 제어 신호의 비활성 레벨에서 제 1 입력 신호의 레벨에 관계없이 소정의 전위로 제 1 인버터 회로의 입력 단자를 유지시키고 제 2 제어 신호의 비활성 레벨에서 제 2 입력 신호의 레벨에 관계없이 소정의 전위로 제 2 인버터 회로의 입력 단자를 유지시키는 제어 회로로 구성된다.

본 발명은 이하의 효과를 증명한다.

(1) 신호 출력 회로에서, 제어 회로는, 전력-공급 라인 또는 접지와 관련하여 인버터 회로와 직렬로 접속된 트랜지스터를 포함하고, 여기서 이 트랜지스터는 전력-공급 라인에 의해 충전되고 또는 사전에 접지로 방전된다. 따라서, 인버터 회로에 포함된 트랜지스터들의 게이트 용량들 및 출력 단자의 기생 용량을 간단하게 충전 및 방전하는 것만이 필요하기 때문에, 입력 단자로부터 출력 단자로 전파되는 입력 신호의 고속 및 고정밀 전파가 달성 가능하다.

(2) 선택기 회로에서, 제 1 제어 신호 및 제 2 제어 신호 중 하나는 활성 레벨에 놓이고 다른 하나는 비활성 레벨에 놓이며, 여기서, 제 1 입력 신호 및 제 2 입력 신호 중 하나가 선택되어 출력 단자에 출력된다. 선택되지 않은 입력 신호의 레벨 전환이 출력 단자의 전위에 영향을 주지 않기 때문에, 선택된 입력 신호의 전파 시간은 고정가능하다. 따라서, 선택된 입력 신호와 관련하여 고속 및 고정밀 전파를 달성하는 것이 가능하다.

본 발명의 전술한 특징 및 이점은 첨부된 도면과 관련하여 취해진 특정한 바람직한 실시형태의 이하의 설명으로부터 더욱 명백해질 것이다.

본 발명은 예시적인 실시형태들을 참조하여 본 명세서에서 설명될 것이다. 당업자들은, 수많은 대안적인 실시형태들이 본 발명의 교시를 이용하여 달성될 수 있고 본 발명은 설명의 목적을 위해 예시된 실시형태에 제한되지 않는다는 것을 인식할 것이다.

기본적으로, 본 발명은, 복수의 입력 신호 및 적어도 하나의 제어 신호에 기초하여 동작하는 클록 인버터 회로를 갖는 신호 출력 회로에 대해 설명되며, 여기서 신호 출력 회로는 제어 신호의 활성 레벨에서 활성화되지만 제어 신호의 비활성 레벨에서는 비활성화된다. 본 발명의 신호 출력 회로는 입력 신호의 레벨에 관계없이 지정 노드에서 소정의 전위를 유지하기 위한 제어 회로를 포함한다.

1. 제 1 실시형태

도 1 은, PMOS 트랜지스터 (10) 및 NMOS 트랜지스터 (11) 를 포함하는 CMOS 인버터, 및 NMOS 트랜지스터 (12) 및 입력 신호 IN1 와 선택 신호 SEL1 을 수신하는 NAND 게이트 (13) 를 포함하는 제어 회로로 구성된, 본 발명의 제 1 실시형태에 따른 신호 출력 회로를 도시한다. PMOS 트랜지스터 (10) 의 소스는 전력-공급 라인 (공급 전압 VDD 는 제 1 레벨로서 지칭됨) 에 접속되고, 그 드레인은 출력 단자 (102) 에 접속되며, 그 게이트는 NMOS 트랜지스터 (11) 의 게이트에 접속된다. NMOS 트랜지스터 (12) 의 드레인은 NMOS 트랜지스터 (11) 의 소스에 접속되고, 그 소스는 접지 (접지 전위 VSS 는 제 2 레벨로서 지칭됨) 에 접속되며, 그 게이트는 제어 신호로서 기능하는 선택 신호 SEL1 을 수신한다. NAND 게이트 (13) 는 입력 신호 IN1 및 선택 신호 SEL1 에 기초하여 NAND 동작을 수행하고, 여기서, NAND 동작의 결과는 CMOS 인버터에 공급된다. 도 1 에서, PMOS 트랜지스터 (10) 및 NMOS 트랜지스터 (11 및 12) 를 이용하여 클록 인버터 회로가 형성된다.

입력 단자 (101) 에서 선택 신호 SEL1 이 로우 레벨 (또를 비활성 레벨) 에 도달하면, NMOS 트랜지스터 (12) 는 턴-오프되어, NAND 게이트 (13) 의 출력 전위는 하이 레벨에서 유지되고, 여기서, PMOS 트랜지스터 (10) 는 CMOS 인버터로부터 공급 전압 VDD 를 접속-해제하도록 턴-오프되어, 이에 따라 비활성화된다. 이 단계에서, 입력 단자 (100) 에서의 입력 신호 IN1 가 NAND 게이트 (13) 를 통해서 CMOS 인버터에 공급될 때에도, CMOS 인버터는 입력 신호 IN1 에 대해 스위칭 동작을 수행하지 않는다.

선택 신호 SEL1 이 하이 레벨 (또는 활성 레벨) 에 도달하면, 공급 전압 VDD 가 트랜지스터 (10 및 11) 를 포함하는 CMOS 인버터에 공급되도록, NMOS 트랜지스터 (12) 는 턴-온된다. 이 상태에서, 입력 신호 IN1 가 NAND 게이트 (13) 및 CMOS 인버터를 통해서 출력 단자 (102) 를 향해 전파되도록, CMOS 인버터는 활성화된다.

전술한 바와 같이, 스위치로서 기능하는 NMOS 트랜지스터는 CMOS 인버터와 직렬로 접속되고 접지 전위 VSS 에서 사전에 방전되며, 여기서, 입력 단자 (100) 에서 출력 단자 (102) 로의 입력 신호 IN1 의 전파 도중에 (CMOS 인버터에 포함된) 트랜지스터 (10 및 11) 의 게이트 용량 및 출력 단자 (102) 의 기생 용량을 간단하게 충전 및 방전시키는 것이 필요하다. 이는, 입력 신호 IN1 의 고속 전파를 달성한다.

2. 제 2 실시형태

도 2 는, PMOS 트랜지스터 (21) 및 NMOS 트랜지스터 (22) 를 포함하는 CMOS 인버터, 그리고 PMOS 트랜지스터 (20), 인버터 (23), 및 NOR 게이트 (24) 를 포함하는 제어 회로로 구성된, 본 발명의 제 2 실시형태에 따른 신호 출력 회로를 도시한다. PMOS 트랜지스터 (21) 의 드레인은 출력 단자 (202) 에 접속된다. NMOS 트랜지스터 (22) 의 드레인은 PMOS 트랜지스터 (21) 의 드레인에 접속되고, 그 게이트는 PMOS 트랜지스터 (21) 에 접속되며, 그 소스는 (접지 전위 VSS 를 갖는) 접지 에 접속된다. PMOS 트랜지스터 (20) 의 소스는 (공급 전압 VDD 를 갖는) 전력-공급 라인에 접속되고, 그 드레인은 PMOS 트랜지스터 (21) 의 소스에 접속된다. 인버터 (23) 는 (제어 신호로서 기능하는) 선택 신호 SEL1 을 반전하여 PMOS 트랜지스터 (20) 의 게이트에 반전된 선택 신호를 출력한다. NOR 게이트 (24) 는 입력 단자 (201) 에서의 입력 신호 IN1 및 (인버터 (23) 로부터 출력된) 반전된 선택 신호에 기초하여 NOR 동작을 수행하고, NOR 동작의 결과는 CMOS 인버터에 공급된다. 이러한 접속에서, PMOS 트랜지스터 (20 및 21) 및 NMOS 트랜지스터 (22) 를 이용하여 클록 인버터 회로가 형성된다.

입력 단자 (200) 에서의 선택 신호 SEL1 이 로우 레벨 (또는 비활성 레벨) 에 도달하는 경우, NOR 게이트 (24) 의 출력 전위가 로우 레벨에 유지되도록 PMOS 트랜지스터 (20) 가 턴-오프되고, 여기서, NMOS 트랜지스터 (22) 는 턴-오프되어 CMOS 인버터로의 공급 전압 VDD 를 접속-해제한다. 이 상태에서, 입력 신호 IN1 이 NOR 게이트 (24) 를 통해서 CMOS 인버터에 공급될 때도 입력 신호 IN1 에 대해 스위칭 동작이 수행되지 않도록 CMOS 인버터는 비활성화된다.

선택 신호 SEL1 이 하이 레벨 (또는 활성 레벨) 에 도달하면, 공급 전압 VDD 은 트랜지스터 (21 및 22) 를 포함하는 CMOS 인버터에 공급되도록 PMOS 트랜지스터 (20) 가 턴-온된다. 이 상태에서, NOR 게이트 (24) 및 CMOS 인버터를 통해서 입력 단자 (201) 로부터 출력 단자 (202) 로 입력 신호 IN1 가 전파되도록 CMOS 인버터가 활성화된다.

전술한 바와 같이, 스위치로서 기능하는 PMOS 트랜지스터 (20) 는 CMOS 인버터와 직렬로 접속되고 사전에 공급 전압 VDD 으로 충전되며, 입력 단자 (201) 에서 출력 단자 (202) 로의 입력 신호 IN1 의 전파 도중에 (CMOS 인버터에 포함된) 트랜지스터 (21 및 22) 의 게이트 용량 및 출력 단자 (202) 에서의 기생 용량을 간단하게 충전 및 방전할 필요가 있다. 이는, 입력 신호 IN1 의 고속 전파를 달성한다.

3. 제 3 실시형태

도 3 은, 도 1 의 신호 출력 회로의 2 세트를 이용하여 형성된 본 발명의 제 3 실시형태에 따른 선택기 회로를 도시하고, 여기서, 그 출력 단자는 서로 접속되어, 입력 단자 (301) 에서의 선택 신호 SEL1 에 응답하여 입력 단자 (300 및 302) 에서의 입력 신호 IN1 및 IN2 중 하나를 선택적으로 출력한다.

즉, 도 3 의 선택기 회로는, 선택 신호 SEL1 을 반전하여 반전된 선택 신호를 출력하는 인버터 (38) 를 통해서 함께 접속된, (제 1 CMOS 인버터를 포함하는) 제 1 신호 선택기 회로 및 (제 2 CMOS 인버터를 포함하는) 제 2 신호 출력 회로를 포함한다.

구체적으로, 제 1 CMOS 인버터는, 그 소스가 (공급 전압 VDD 가 제 1 레벨로서 지칭되는) 전력-공급 라인에 접속되고 그 드레인이 출력 단자 (303) 에 접속된 PMOS 트랜지스터 (30), 그 드레인이 PMOS 트랜지스터 (30) 의 드레인에 접속되고 그 게이트가 PMOS 트랜지스터 (30) 의 게이트에 접속된 NMOS 트랜지스터 (31) 로 구성된다. 제 1 CMOS 인버터는, 그 드레인이 NMOS 트랜지스터 (31) 의 소스에 접속되고 그 소스가 접지 (접지 레벨 VSS 는 제 2 레벨로 지칭됨) 에 접속되고 그 게이트가 선택 신호 SEL1 을 수신하는 NMOS 트랜지스터 (32) 와 직렬로 접속된다. NAND 게이트 (36) 는 입력 신호 IN1 및 선택 신호 SEL1 에 대해 NAND 동작을 수행하여 제 1 CMOS 인버터에 NAND 동작의 결과를 출력한다.

제 2 CMOS 인버터는, 그 소스가 VDD 의 전력-공급 라인에 접속되고 그 드레인이 출력 단자 (303) 에 접속된 PMOS 트랜지스터 (33), 및 그 드레인이 PMOS 트랜지스터 (33) 의 드레인에 접속되고 그 게이트가 PMOS 트랜지스터 (33) 의 게이트에 접속된 NMOS 트랜지스터 (34) 로 구성된다. 제 2 CMOS 인버터는, 그 드레인이 NMOS 트랜지스터 (34) 의 소스에 접속되고 그 소스가 접지에 접속되며 그 게이트가 인버터 (38) 로부터 출력된 반전된 선택 신호를 수신하는, NMOS 트랜지스터 (35) 와 직렬로 접속된다. NAND 게이트 (37) 는 입력 신호 IN2 및 반전된 선택 신호에 대해 NAND 동작을 수행하여 NAND 동작의 결과를 제 2 CMOS 인버터에 출력한다.

선택 신호 SEL1 이 하이 레벨 (또는 활성 레벨) 에 도달할 때, NAND 게이트 (36) 는 현재 선택된 입력 신호 IN1 이 (NAND 게이트 (36) 의 출력 단자에 대응하 는) 노드 N1 에 전파되게 한다. 이러한 상태에서, NMOS 트랜지스터 (32) 는 (트랜지스터 (30 및 31) 를 포함하는) 제 1 CMOS 인버터를 활성화시키도록 턴-온되어, 이에 따라, 입력 신호 IN1 가 출력 신호 OUT 로서 출력 단자 (303) 에 전파되게 한다.

NAND 게이트 (37) 가 반전된 선택 신호를 수신하기 때문에, (NAND 게이트 (37) 의 출력 단자에 대응하는) 노드 N2 에서의 전위가 하이 레벨에 고정된다. 이 상태에서, PMOS 트랜지스터 (33) 는 턴-오프되고, 그 게이트가 반전된 선택 신호를 수신하는 NMOS 트랜지스터 (35) 는 턴-오프되어, 현재 선택되지 않은 입력 신호 IN2 의 레벨 전환은 출력 단자 (303) 에서의 전위에 영향을 미치지 않는다.

NMOS 트랜지스터 (32) 의 게이트 용량 및 드레인-확산-층 용량이 미리 접지 전위 VSS 로 방전되기 때문에, 입력 단자 (300) 에서 출력 단자 (303) 로의 선택된 입력 신호 IN1 의 전파 도중에 (제 1 CMOS 인버터에 포함된) 트랜지스터 (30 또는 31) 의 게이트 용량 및 출력 단자 (303) 에서의 기생 용량을 간단하게 충전 및 방전시킬 필요가 있다. 이는, 입력 신호 IN1 의 고속 전파를 달성한다.

선택되지 않은 입력 신호 IN2 의 레벨 전환이 출력 단자 (303) 의 전위에 영향을 주지 않기 때문에, 입력 단자 (300) 로부터 출력 단자 (303) 로 전파하는 선택된 입력 신호 IN1 에 대한 "일정한" 전파 시간을 확보하는 것이 가능하여, 이에 따라, 선택된 입력 신호 IN1 에 대한 높은 전파 정밀도를 달성한다. 결론적으로, 도 3 의 선택기 회로는 선택된 입력 신호에 대해 고속 및 고정밀 전파를 달성한다.

도 7 및 도 8 에 도시된 전술한 선택기 회로에서, PMOS 트랜지스터의 게이트 폭은 PMOS 트랜지스터와 NMOS 트랜지스터 사이에 동일한 구동 성능을 확보하기 위해 NMOS 트랜지스터의 게이트 폭 W 보다 PN 배 큰, 즉, PN×W 이다. 도 3 의 선택기 회로에서, PMOS 트랜지스터는 NMOS 트랜지스터와 캐스케이드 접속 (cascade connection) 되지 않으므로, 따라서, NMOS 트랜지스터와 동일한 구동 성능을 확보하도록 PMOS 트랜지스터의 게이트 폭을 PN×W/2 로 설정하는 것은 충분하다.

구체적으로, (선택된 입력 신호 IN1 의 전파에 이용되는 제 1 CMOS 인버터에 포함된) PMOS 트랜지스터 (30) 의 게이트 용량 및 드레인-확산-층 용량은 전술한 용량의 약 1/2 로 되도록 감소되고, (선택되지 않은 입력 신호 IN2 에 적합화된 제 2 CMOS 인버터에 포함된) PMOS 트랜지스터 (33) 의 드레인-확산-층 용량은 전술한 용량의 약 1/2 로 감소되는 것이 충분하다. 따라서, 전술한 선택기 회로와 비교하여, 도 3 의 선택기 회로에서의 PMOS 트랜지스터 (30 및 33) 를 충전 및 방전하는 것이 가능하다.

입력 단자 (300) 로부터 노드 N1 로의 경로 및 노드 N1 로부터 출력 단자 (303) 로의 경로는 하나의 PMOS 트랜지스터 및 2 개의 NMOS 트랜지스터를 포함하는 캐스코드 접속 (cascode connection) 과 각각 관련된다. 이는, 선택된 입력 신호에 대해 선두-에지 (leading-edge) 전파가 후미-에지 (trailing-dege) 와 대칭적으로 발생하는 전술한 선택기 회로의 이점을 유지한다.

4. 제 4 실시형태

도 4 는, 도 1 의 신호 출력 회로의 3 세트로 구성되며, 그 출력 단자들이 서로 접속되어 있고 개별적인 제어 신호를 수신하는 하나의 제어 신호는 다른 제어 신호들이 비활성화되는 동안 활성화되는, 즉 제 1, 제 2, 및 제 3 신호 출력 회로로 구성된, 본 발명의 제 4 실시형태에 따른 선택기 회로를 도시한다. 이들 신호 출력 회로는 도 1 의 신호 출력 회로와 동일한 구성을 갖기 때문에, 그 상세한 설명은 필요에 따라 생략되거나 또는 간략화된다.

제 1 신호 출력 회로는, PMOS 트랜지스터 (40) 및 NMOS 트랜지스터 (41) 를 포함하는 제 1 CMOS 인버터, 제 1 CMOS 인버터와 접지 사이에 접속된 NMOS 트랜지스터 (42), 및 NAND 게이트 (49-1) 로 구성된다. NAND 게이트 (49-1) 는 입력 단자 (400) 에서의 입력 신호 IN1 및 입력 단자 (401) 에서의 선택 신호 SEL1 을 수신한다. 선택 신호 SEL1 은 NMOS 트랜지스터 (42) 의 게이트에 공급된다.

제 2 신호 출력 회로는, PMOS 트랜지스터 (43) 및 NMOS 트랜지스터 (44) 를 포함하는 제 2 CMOS 인버터, 제 2 CMOS 인버터와 접지 사이에 접속된 NMOS 트랜지스터 (45), 및 NAND 게이트 (49-2) 로 구성된다. NAND 게이트 (49-2) 는 입력 단자 (402) 에서의 입력 신호 IN2 및 입력 단자 (403) 에서의 선택 신호 SEL2 를 수신한다. 선택 신호 SEL2 는 NMOS 트랜지스터 (45) 의 게이트에 공급된다.

제 3 신호 출력 회로는, PMOS 트랜지스터 (46) 및 NMOS 트랜지스터 (47) 를 포함하는 제 3 CMOS 인버터, 제 3 CMOS 인버터와 접지 사이에 접속된 NMOS 트랜지스터 (48), 및 NAND 게이트 (49-3) 로 구성된다. NAND 게이트 (49-3) 는 입력 단자 (404) 에서의 입력 신호 IN3 및 입력 단자 (405) 에서의 선택 신호 SEL3 를 수신한다. 선택 신호 SEL3 는 NMOS 트랜지스터 (48) 의 게이트에 공급된다.

선택 신호 SEL1, SEL2, 및 SEL3 중 하나는 하이 레벨 (또는 활성 레벨) 에 놓이고, 다른 선택 신호들은 로우 레벨 (또는 비활성 레벨) 에 각각 놓인다.

선택 신호 SEL1, SEL2, 및 SEL3 중 하나가 하이 레벨에 도달하면, 이에 대응하여 입력 신호 IN1, IN2, 및 IN3 중 하나가 선택되어 출력 신호 OUT 로서 출력 단자 (406) 에 출력된다.

도 4 의 선택기 회로는, 선택 신호 SEL1 에 응답하여 2 개의 입력 신호 IN1 및 IN2 중 하나를 선택적으로 출력하는 도 3 의 선택기 회로와 비교하여, 도 4 의 선택기 회로가 3 개의 신호 출력 회로에 독립적으로 공급된 3 개의 선택 신호 SEL1, SEL2, 및 SEL3 에 응답하여 3 개의 입력 신호 IN1, IN2, 및 IN3 중 하나를 선택적으로 출력하도록 설계된 것을 제외하고는, 그 구성 및 동작의 관점에서 도 3 의 선택기 회로와 기본적으로 유사하다.

도 4 의 선택기 회로는 도 3 의 선택기 회로와 유사한 특징 및 효과를 갖는다. 따라서, 도 4 의 선택기 회로는 선택된 입력 신호에 대해 고속 및 고정밀 전파를 달성한다.

5. 제 5 실시형태

도 9 는 도 3 의 선택기 회로를 부분적으로 변형함으로써 생성된 본 발명의 제 5 실시형태에 따른 선택기 회로를 나타낸다. 이는, (제 1 클록 인버터 회로를 포함하는) 제 1 신호 출력 회로 및 (제 2 클록 인버터 회로를 포함하는) 제 2 신호 출력 회로로 구성된 도 9 의 선택기 회로는 도 3 의 선택기 회로로부터 인버터 (38) 를 배제하도록 설계되어 있다. 도 9 의 선택기 신호에서, 제 1 CMOS 인버터가 (그 공급 전압 VDD 이 제 1 레벨로서 지칭되는) 전력-공급 라인과 (그 접지 전위가 제 2 레벨로서 지칭되는) 접지 사이의 제 1 도전형 MOS 트랜지스터 (예를 들어, NMOS 트랜지스터) 와 직렬로 접속되도록 제 1 신호 출력 회로가 형성되고, 제 2 CMOS 인버터가 제 2 도전형 MOS 트랜지스터 (예를 들어, PMOS 트랜지스터) 와 직렬로 접속되도록 제 2 신호 출력 회로가 형성되며, 선택 신호 SEL1 은 제 1 도전형 MOS 트랜지스터의 게이트 및 제 2 도전형 MOS 트랜지스터의 게이트에 직접 공급되고, 도 3 에 도시된 NAND 게이트 (37) 는, 그 출력 단자가 제 2 CMOS 인버터의 입력 단자에 접속되고 입력 신호 IN2 및 (제어 신호로서 기능하는) 선택 신호 SEL1 을 수신하는 NOR 게이트 (97) 로 대체된다.

구체적으로, 제 1 CMOS 인버터는, 그 소스가 VDD 의 전력-공급 라인에 접속되고 그 드레인이 출력 단자 (903) 에 접속된 PMOS 트랜지스터 (90), 및 그 드레인이 PMOS 트랜지스터 (90) 의 드레인에 접속되고 그 게이트가 PMOS 트랜지스터 (90) 의 게이트에 접속된 NMOS 트랜지스터 (91) 로 구성된다. NMOS 트랜지스터 (92) 는, 그 드레인이 NMOS 트랜지스터 (91) 의 소스에 접속되고 그 소스가 접지에 접속되며 그 게이트가 선택 신호 SEL1 을 수신하는 제 1 CMOS 인버터와 직렬로 접속된다. PMOS 트랜지스터 (93) 는, 그 소스가 VDD 의 전력-공급 라인에 접속되고 그 게이트가 선택 신호 SEL1 을 수신하는 제 2 CMOS 인버터와 직렬로 접속된다. 제 2 CMOS 인버터는, 그 소스가 PMOS 트랜지스터 (93) 의 드레인에 접속되고 그 드레인이 출력 단자 (903) 에 접속된 PMOS 트랜지스터 (94), 및 그 드레인이 PMOS 트랜지스터 (94) 의 드레인에 접속되고 그 게이트가 PMOS 트랜지스터 (94) 의 게이 트에 접속되며 그 소스가 접지에 접속된 NMOS 트랜지스터 (95) 로 구성된다. NAND 게이트 (96) 는 입력 단자 (900) 의 입력 신호 IN1 및 입력 단자 (901) 의 선택 신호 SEL1 에 대해 NAND 동작을 수행하여, 이에 따라, NAND 동작의 결과를 제 1 CMOS 인버터의 입력 단자에 출력한다. NOR 게이트 (97) 는 입력 단자 (902) 의 입력 신호 IN2 및 선택 신호 SEL1 에 대해 NOR 동작을 수행하여, 이에 따라, NOR 동작의 결과를 제 2 CMOS 인버터의 입력 단자에 출력한다.

선택 신호 SEL1 이 하이 레벨 (또는 활성 레벨) 에 도달할 때, NAND 게이트 (96) 는 그 결과 현재 선택된 입력 신호 IN1 를 전송한다. 트랜지스터 (90 및 91) 를 포함하는 제 1 CMOS 인버터가 활성화되도록, 트랜지스터 (90 및 92) 모두가 턴-온되기 때문에, 선택된 입력 신호 IN1 은 제 1 CMOS 인버터를 통해서 출력 신호 OUT 로서 출력 단자 (903) 에 전파된다.

"하이-레벨" 선택 신호 SEL1 을 수신하는 NOR 게이트 (97) 의 출력 전위는 로우 레벨에 고정되어 NMOS 트랜지스터 (95) 는 턴-오프되고, 하이-레벨 선택 신호 SEL1 을 수신하는 PMOS 트랜지스터 (93) 는 턴-오프된다. 그 결과, "선택되지 않은" 입력 신호 IN2 의 레벨 전환은 출력 단자 (903) 에서의 전위에 영향을 주지 않는다.

NMOS 트랜지스터 (92) 의 게이트 용량 및 드레인-확산-층 용량이 미리 접지 레벨 VSS 로 방전되기 때문에, 입력 단자 (900) 에서 출력 단자 (903) 로의 선택된 입력 신호 IN1 의 전파 도중에 (제 1 CMOS 인버터에 포함된) 트랜지스터 (90 또는 91) 의 게이트 용량 및 출력 단자 (903) 에서의 기생 용량을 간단하게 충전 및 방 전하는 것이 필요하다. 이는, 선택된 입력 신호 IN1 에 대해 고속 전파를 달성한다.

선택되지 않은 입력 신호 IN2 의 레벨 전환은 출력 단자 (903) 에서의 전위에 영향을 주지 않기 때문에, 입력 단자 (900) 로부터 출력 단자 (903) 로 전파하는 선택된 입력 신호 IN1 에 대해 "일정한" 전파 시간이 확보되어; 이에 따라, 선택된 입력 신호 IN1 에 대한 고속 및 고정밀 전파가 가능하다.

인버터 (38) 없이, 도 9 의 선택기 회로의 구성을 간략하게 하여 이에 따라 제조 비용을 감소시키는 것이 가능하다.

마지막으로, 본 발명은 전술한 실시형태에 제한되지 않으며, 본 발명의 범위 및 사상으로부터 벗어나지 않는 한 변형 및 변화될 수도 있다는 것이 명백하다.

도 1 은 본 발명의 제 1 실시형태에 따른 신호 출력 회로의 구성을 나타내는 회로도.

도 2 는 본 발명의 제 2 실시형태에 따른 신호 출력 회로의 구성을 나타내는 회로도.

도 3 은 본 발명의 제 3 실시형태에 따른 선택기 회로의 구성을 도시하는 회로도.

도 4 는 본 발명의 제 4 실시형태에 따른 선택기 회로의 구성을 나타내는 회로도.

도 5 는 종래 클록 인버터 회로의 예를 나타내는 회로도.

도 6 은 종래 클록 인버터 회로의 다른 예를 나타내는 회로도.

도 7 은 종래 선택기 회로의 예를 나타내는 회로도.

도 8 은 종래 선택기 회로의 다른 예를 나타내는 회로도.

도 9 는 본 발명의 제 5 실시형태에 따른 선택기 회로의 구성을 나타내는 회로도.

※ 도면의 주요 부분에 대한 부호의 설명

10, 20, 21, 30, 33 : PMOS 트랜지스터

11, 12, 22, 31, 32, 34 : NMOS 트랜지스터

13, 36, 37 : NAND 게이트

24 : NOR 게이트

23, 38 : 인버터

100, 101, 200, 201, 300, 301, 302 : 입력 단자

102, 202, 303 : 출력 단자

Claims (16)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. 제 1 입력 신호 및 제 1 제어 신호를 수신하고, 상기 제 1 제어 신호의 활성 레벨에서 상기 제 1 입력 신호의 전파를 활성화하고 상기 제 1 제어 신호의 비활성 레벨에서 상기 제 1 입력 신호의 전파를 비활성화하는, 제 1 인버터 회로;

   제 2 입력 신호 및 제 2 제어 신호를 수신하고, 상기 제 2 제어 신호의 활성 레벨에서 상기 제 2 입력 신호의 전파를 활성화하고 상기 제 2 제어 신호의 비활성 레벨에서 상기 제 2 입력 신호의 전파를 비활성화하는, 제 2 인버터 회로; 및

   상기 제 1 제어 신호의 상기 비활성 레벨에서 상기 제 1 입력 신호의 레벨에 관계없이 상기 제 1 인버터 회로의 입력 단자를 소정의 전위로 유지시키고, 상기 제 2 제어 신호의 상기 비활성 레벨에서 상기 제 2 입력 신호의 레벨에 관계없이 상기 제 2 인버터 회로의 입력 단자를 상기 소정의 전위로 유지시키는 제어 회로를 포함하는, 선택기 회로.
6. 제 5 항에 있어서,

   상기 제어 회로는, 상기 제 1 입력 신호와 상기 제 1 제어 신호를 수신하고 상기 제 1 인버터 회로의 상기 입력 단자에 출력 단자가 접속된 제 1 게이트 회로, 및 상기 제 2 입력 신호와 상기 제 2 제어 신호를 수신하고 상기 제 2 인버터 회로의 상기 입력 단자에 출력 단자가 접속된 제 2 게이트 회로를 포함하고,

   상기 제 1 게이트 회로의 출력 단자는 상기 제 1 제어 신호의 상기 비활성 레벨에서 상기 제 1 입력 신호의 레벨에 관계없이 상기 소정의 전위로 유지되며,

   상기 제 2 게이트 회로의 출력 단자는 상기 제 2 제어 신호의 상기 비활성 레벨에서 상기 제 2 입력 신호의 레벨에 관계없이 상기 소정의 전위로 유지되는, 선택기 회로.
7. 제 5 항에 있어서,

   상기 제어 회로는, 상기 제 1 인버터 회로와 제 1 레벨 사이에 배치되고 게이트가 상기 제 1 제어 신호를 수신하는 제 1 트랜지스터, 및 상기 제 2 인버터 회로와 제 2 레벨 사이에 배치되고 게이트가 상기 제 2 제어 신호를 수신하는 제 2 트랜지스터를 포함하고,

   상기 제 1 트랜지스터는 상기 제 1 제어 신호의 상기 비활성 레벨에서 턴-오프되고, 상기 제 2 트랜지스터는 상기 제 2 제어 신호의 상기 비활성 레벨에서 턴-오프되는, 선택기 회로.
8. 제 7 항에 있어서,

   상기 제 1 트랜지스터와 상기 제 2 트랜지스터가 동일한 도전형이 되도록, 상기 제 1 제어 신호의 위상은 상기 제 2 제어 신호의 위상에 대한 반전 (inverse) 인, 선택기 회로.
9. 제 7 항에 있어서,

   상기 제 1 트랜지스터가 도전형의 관점에서 상기 제 2 트랜지스터와는 상이하도록, 상기 제 1 제어 회로의 위상은 상기 제 2 제어 신호의 위상과 동일한, 선택기 회로.
10. 제 8 항에 있어서,

    상기 제어 회로는, 상기 제 1 입력 신호와 상기 제 1 제어 신호를 수신하고 상기 제 1 인버터 회로의 상기 입력 단자에 출력 단자가 접속된 제 1 NAND 게이트, 및 상기 제 2 입력 신호와 상기 제 2 제어 신호를 수신하고 상기 제 2 인버터 회로의 상기 입력 단자에 출력 단자가 접속된 제 2 NAND 게이트를 더 포함하는, 선택기 회로.
11. 제 9 항에 있어서,

    상기 제어 회로는, 상기 제 1 입력 신호와 상기 제 1 제어 신호를 입력하고 상기 제 1 인버터 회로의 상기 입력 단자에 출력 단자가 접속된 NAND 게이트, 및 상기 제 2 입력 신호와 상기 제 2 제어 신호를 수신하고 상기 제 2 인버터 회로의 상기 입력 단자에 출력 단자가 접속된 NOR 게이트를 더 포함하는, 선택기 회로.
12. 제 5 항에 있어서,

    상기 제 1 인버터 회로의 출력 단자는 상기 제 2 인버터 회로의 출력 단자와 서로 접속된, 선택기 회로.
13. 제어 신호의 활성 레벨에서 입력 신호의 전파를 활성화하고 상기 제어 신호의 비활성 레벨에서 상기 입력 신호의 전파를 비활성화하는 게이트 회로로서, 상기 게이트 회로의 출력 신호는 상기 제어 신호의 상기 비활성 레벨에서 입력 신호의 레벨에 관계없이 지정 전위로 유지되는, 상기 게이트 회로;

    제 1 레벨과 커플링되고, 상기 제어 신호의 상기 비활성 레벨에서 턴-오프되는 제 1 트랜지스터;

    상기 제 1 트랜지스터와 직렬로 접속된 제 2 트랜지스터; 및

    제 2 레벨과 커플링된 제 3 트랜지스터로서, 상기 제 3 트랜지스터의 게이트가 상기 제 2 트랜지스터의 게이트에 커플링되어 상기 게이트 회로의 상기 출력 신호를 수신하며, 출력 단자와 관련하여 상기 제 2 트랜지스터와 직렬로 접속된, 상기 제 3 트랜지스터를 포함하고,

    상기 제어 신호에 응답하여 상기 입력 신호로서 제 1 입력 신호 및 제 2 입력 신호 중 하나의 입력 신호를 선택적으로 출력하는 선택기 회로에 적합화된, 신호 출력 회로.
14. 제 13 항에 있어서,

    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 모두는 제 1 도전형이고,

    상기 제 3 트랜지스터는 제 2 도전형인, 신호 출력 회로.
15. 제 13 항에 있어서,

    상기 게이트 회로는 NAND 게이트 또는 NOR 게이트인, 신호 출력 회로.
16. 삭제

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