JP3177960B2 - 信号変化加速バス駆動回路 - Google Patents
信号変化加速バス駆動回路Info
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- JP3177960B2 JP3177960B2 JP05272398A JP5272398A JP3177960B2 JP 3177960 B2 JP3177960 B2 JP 3177960B2 JP 05272398 A JP05272398 A JP 05272398A JP 5272398 A JP5272398 A JP 5272398A JP 3177960 B2 JP3177960 B2 JP 3177960B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、信号変化加速バ
ス駆動回路に関し、特に、双方向バスをドライブする信
号変化加速バス駆動回路に関する。
ス駆動回路に関し、特に、双方向バスをドライブする信
号変化加速バス駆動回路に関する。
【０００２】
【従来の技術】従来、この種の信号変化加速バス駆動回
路は、高抵抗で大容量の配線を使って信号を伝送する場
合に発生する、信号の緩やかな変化による遅延を軽減
し、信号を高速に駆動する目的に用いられている。たと
えば、特開平０８−１８６４８２号公報と１９９５ Sy
mposium on VLSI Circuits Digest of Technical
PapersのCapacitance Coupling Immune Transient
Sensitive Accelerator for Resistive Intercon
nection Signals of Sub-quarter Micron ULSIに
は、信号変化を検出し、遷移を加速する技術が記載され
ている。また、特開平０９−０５０６９３号公報には、
記憶装置の複数のバス駆動回路の定数を大きくすること
なくデータバスの出力を高速化することを目的に、非選
択のバス駆動回路を利用して信号変化を補助する技術が
記載されている。
路は、高抵抗で大容量の配線を使って信号を伝送する場
合に発生する、信号の緩やかな変化による遅延を軽減
し、信号を高速に駆動する目的に用いられている。たと
えば、特開平０８−１８６４８２号公報と１９９５ Sy
mposium on VLSI Circuits Digest of Technical
PapersのCapacitance Coupling Immune Transient
Sensitive Accelerator for Resistive Intercon
nection Signals of Sub-quarter Micron ULSIに
は、信号変化を検出し、遷移を加速する技術が記載され
ている。また、特開平０９−０５０６９３号公報には、
記憶装置の複数のバス駆動回路の定数を大きくすること
なくデータバスの出力を高速化することを目的に、非選
択のバス駆動回路を利用して信号変化を補助する技術が
記載されている。
【０００３】なお、近似技術として、特開平０６−０５
９７５７号公報には、出力バッファとクロックドライバ
を含む集積回路バッファの立ち上がり時間および／また
は立ち下がり時間を制御するのに使用する制御電圧を生
成する回路に関して開示されており、また、特開平０８
−１０２６５６号公報には、バスラインの電位を電位の
変化前にあらかじめ中間電位に設定してし、電位の変化
量が小さくなり、信号の伝達速度を上げることが開示さ
れている。
９７５７号公報には、出力バッファとクロックドライバ
を含む集積回路バッファの立ち上がり時間および／また
は立ち下がり時間を制御するのに使用する制御電圧を生
成する回路に関して開示されており、また、特開平０８
−１０２６５６号公報には、バスラインの電位を電位の
変化前にあらかじめ中間電位に設定してし、電位の変化
量が小さくなり、信号の伝達速度を上げることが開示さ
れている。
【０００４】図１７は，従来の信号変化加速バス駆動回
路の一例を示す回路図である。図１７において，ハイレ
ベルによりＰＭＯＳトランジスタ１７１１を駆動し、ロ
ーレベルによりＮＭＯＳトランジスタ１７２１を駆動す
るようにしている。前記ＰＭＯＳトランジスタ１７１１
と前記ＮＭＯＳトランジスタ１７２１はイネーブル信号
１７３２がハイレベルのとき、インバータ１７０１の出
力がローレベルとなり、このイネーブル信号１７３２に
より伝送ゲート１７０２，１７０３のゲートが開き、伝
送ゲート１７０４，１７０５が閉じる。この状態では、
データ信号１７３１が伝送ゲート１７０２，１７０３を
通してＰＭＯＳ１７１１，１７２１のゲートにそれぞれ
印加される。
路の一例を示す回路図である。図１７において，ハイレ
ベルによりＰＭＯＳトランジスタ１７１１を駆動し、ロ
ーレベルによりＮＭＯＳトランジスタ１７２１を駆動す
るようにしている。前記ＰＭＯＳトランジスタ１７１１
と前記ＮＭＯＳトランジスタ１７２１はイネーブル信号
１７３２がハイレベルのとき、インバータ１７０１の出
力がローレベルとなり、このイネーブル信号１７３２に
より伝送ゲート１７０２，１７０３のゲートが開き、伝
送ゲート１７０４，１７０５が閉じる。この状態では、
データ信号１７３１が伝送ゲート１７０２，１７０３を
通してＰＭＯＳ１７１１，１７２１のゲートにそれぞれ
印加される。
【０００５】データ信号１７３１がハイレベルの場合に
は、ＰＭＯＳトランジスタ１７１１が導通し、バス状態
信号１７４１のレベルを変える。また、データ信号１７
３１がローレベルの場合には、ＮＭＯＳトランジスタ１
７２１が導通して、バス状態信号１７４１のレベルを変
える。
は、ＰＭＯＳトランジスタ１７１１が導通し、バス状態
信号１７４１のレベルを変える。また、データ信号１７
３１がローレベルの場合には、ＮＭＯＳトランジスタ１
７２１が導通して、バス状態信号１７４１のレベルを変
える。
【０００６】一方、イネーブル信号１７３２がローレベ
ルになると、インバータ１７０１の出力はハイレベルに
なり、ローレベルのイネーブル信号１７３２により伝送
ゲート１７０２，１７０３は非導通状態となり、伝送ゲ
ート１７０４，１７０５が導通状態となる。この状態
で、バス状態信号１７４１がインバータ遅延要素１７０
８で遅延され、かつ反転された信号がＮＡＮＤゲート１
７０６の一方の入力端に加わり、ＮＡＮＤゲート１７０
６の他方の入力端にはバス状態信号１７４１が入力され
る。このＮＡＮＤゲート１７０６はインバータ遅延要素
１７０８の出力信号とバス状態信号１７４１とのＮＡＮ
Ｄをとり、そのＮＡＮＤ出力は伝送ゲート１７０４を通
してＰＭＯＳトランジスタ１７１１に印加する。
ルになると、インバータ１７０１の出力はハイレベルに
なり、ローレベルのイネーブル信号１７３２により伝送
ゲート１７０２，１７０３は非導通状態となり、伝送ゲ
ート１７０４，１７０５が導通状態となる。この状態
で、バス状態信号１７４１がインバータ遅延要素１７０
８で遅延され、かつ反転された信号がＮＡＮＤゲート１
７０６の一方の入力端に加わり、ＮＡＮＤゲート１７０
６の他方の入力端にはバス状態信号１７４１が入力され
る。このＮＡＮＤゲート１７０６はインバータ遅延要素
１７０８の出力信号とバス状態信号１７４１とのＮＡＮ
Ｄをとり、そのＮＡＮＤ出力は伝送ゲート１７０４を通
してＰＭＯＳトランジスタ１７１１に印加する。
【０００７】このＮＡＮＤゲート１７０６の出力信号
は、バス状態信号１７４１がローレベルからハイレベル
に変化するときにはハイレベルからローレベル、ローレ
ベルからハイレベルに変化するパルスである。このＮＡ
ＮＤゲート１７０６の出力信号によりＰＭＯＳトランジ
スタ１７１１が制御され、この制御に基づきバス状態信
号１７４１が制御されることになる。また、上記イネー
ブル信号１７３２がローレベルのときにおいて、バス状
態信号１７４１はインバータ遅延要素１７０９を経てＮ
ＯＲゲート１７０７の一方の入力端に入力され、このＮ
ＯＲゲート１７０７の他方の入力端には、バス状態信号
１７４１が入力され、ＮＯＲゲートはこの両入力のＮＯ
Ｒ論理をとり、その出力をＮＭＯＳトランジスタ１７２
１のゲートに印加する。
は、バス状態信号１７４１がローレベルからハイレベル
に変化するときにはハイレベルからローレベル、ローレ
ベルからハイレベルに変化するパルスである。このＮＡ
ＮＤゲート１７０６の出力信号によりＰＭＯＳトランジ
スタ１７１１が制御され、この制御に基づきバス状態信
号１７４１が制御されることになる。また、上記イネー
ブル信号１７３２がローレベルのときにおいて、バス状
態信号１７４１はインバータ遅延要素１７０９を経てＮ
ＯＲゲート１７０７の一方の入力端に入力され、このＮ
ＯＲゲート１７０７の他方の入力端には、バス状態信号
１７４１が入力され、ＮＯＲゲートはこの両入力のＮＯ
Ｒ論理をとり、その出力をＮＭＯＳトランジスタ１７２
１のゲートに印加する。
【０００８】この場合の、ＮＯＲゲート１７０７の出力
は、バス状態信号１７４１がハイレベルからローレベル
に変化するときには、ローレベルからハイレベルに変化
するパルスとなる。このパルスにより、ＮＭＯＳトラン
ジスタ１７２１の導通制御が行われ、この制御に基づき
バス状態信号１７４１が制御されることになる。このイ
ネーブル信号１７３２がローレベルのときに、バス状態
信号１７４１のレベル遷移において、パルス生成期間中
に信号遷移を加速するように機能することにより、バス
の高速化が行える。
は、バス状態信号１７４１がハイレベルからローレベル
に変化するときには、ローレベルからハイレベルに変化
するパルスとなる。このパルスにより、ＮＭＯＳトラン
ジスタ１７２１の導通制御が行われ、この制御に基づき
バス状態信号１７４１が制御されることになる。このイ
ネーブル信号１７３２がローレベルのときに、バス状態
信号１７４１のレベル遷移において、パルス生成期間中
に信号遷移を加速するように機能することにより、バス
の高速化が行える。
【０００９】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の信号変化加速バス駆動回路の場合には、信号
変化を検出するための回路、すなわち、伝送ゲート１７
０２〜１７０５による回路構成が複雑になり、これにと
もなり、回路が大規模になる。また、インバータ遅延要
素１７０８，１７０９、ＮＡＮＤゲート１７０６、ＮＯ
Ｒゲート１７０７による論理回路構成が複雑になる。し
たがって、遅延が増加するという課題かある。
うな従来の信号変化加速バス駆動回路の場合には、信号
変化を検出するための回路、すなわち、伝送ゲート１７
０２〜１７０５による回路構成が複雑になり、これにと
もなり、回路が大規模になる。また、インバータ遅延要
素１７０８，１７０９、ＮＡＮＤゲート１７０６、ＮＯ
Ｒゲート１７０７による論理回路構成が複雑になる。し
たがって、遅延が増加するという課題かある。
【００１０】この発明は、上記従来の課題を解決するた
めになされたもので、回路規模が小さく、かつ回路遅延
が小さい信号変化加速バス駆動回路を提供することを目
的とする。
めになされたもので、回路規模が小さく、かつ回路遅延
が小さい信号変化加速バス駆動回路を提供することを目
的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、この発明の信号変化加速バス駆動回路は、ハイレベ
ルおよびローレベルの一方でプリチャージ期間を、他方
でサンプル期間をそれぞれ示すクロック信号と、データ
を示すデータ信号と、イネーブル信号と、バス状態信号
とを入力する制御手段と、駆動時に前記バス状態信号を
チャージしてハイレベルにするハイレベル駆動手段と、
駆動時に前記バス状態信号をディスチャージしてローレ
ベルにするローレベル駆動手段とを備え、前記制御手段
は、前記クロック信号が前記プリチャージ期間を示して
いる間、前記ハイレベル駆動手段を駆動し、前記クロッ
ク信号が前記サンプル期間を示している間、前記イネー
ブル信号がローレベルのときに前記バス状態信号の立ち
下がり遷移を加速するように前記ローレベル駆動手段を
制御することを特徴とする。
に、この発明の信号変化加速バス駆動回路は、ハイレベ
ルおよびローレベルの一方でプリチャージ期間を、他方
でサンプル期間をそれぞれ示すクロック信号と、データ
を示すデータ信号と、イネーブル信号と、バス状態信号
とを入力する制御手段と、駆動時に前記バス状態信号を
チャージしてハイレベルにするハイレベル駆動手段と、
駆動時に前記バス状態信号をディスチャージしてローレ
ベルにするローレベル駆動手段とを備え、前記制御手段
は、前記クロック信号が前記プリチャージ期間を示して
いる間、前記ハイレベル駆動手段を駆動し、前記クロッ
ク信号が前記サンプル期間を示している間、前記イネー
ブル信号がローレベルのときに前記バス状態信号の立ち
下がり遷移を加速するように前記ローレベル駆動手段を
制御することを特徴とする。
【００１２】また、この発明の信号変化加速バス駆動回
路は、ハイレベルおよびローレベルの一方でプリディス
チャージ期間を、他方でサンプル期間をそれぞれ示すク
ロック信号と、データを示すデータ信号と、イネーブル
信号と、バス状態信号とを入力する制御手段と、駆動時
に前記バス状態信号をチャージしてハイレベルにするハ
イレベル駆動手段と、駆動時に前記バス状態信号をディ
スチャージしてローレベルにするローレベル駆動手段と
を備え、前記制御手段は、前記クロック信号が前記プリ
ディスチャージ期間を示している間、前記ローレベル駆
動手段を駆動し、前記クロック信号が前記サンプル期間
を示している間、前記イネーブル信号がローレベルのと
きに前記バス状態信号の立ち上がり遷移を加速するよう
に前記ハイレベル駆動手段を制御することを特徴とす
る。
路は、ハイレベルおよびローレベルの一方でプリディス
チャージ期間を、他方でサンプル期間をそれぞれ示すク
ロック信号と、データを示すデータ信号と、イネーブル
信号と、バス状態信号とを入力する制御手段と、駆動時
に前記バス状態信号をチャージしてハイレベルにするハ
イレベル駆動手段と、駆動時に前記バス状態信号をディ
スチャージしてローレベルにするローレベル駆動手段と
を備え、前記制御手段は、前記クロック信号が前記プリ
ディスチャージ期間を示している間、前記ローレベル駆
動手段を駆動し、前記クロック信号が前記サンプル期間
を示している間、前記イネーブル信号がローレベルのと
きに前記バス状態信号の立ち上がり遷移を加速するよう
に前記ハイレベル駆動手段を制御することを特徴とす
る。
【００１３】この発明の信号変化加速バス駆動回路によ
れば、プリチャージ期間中に制御手段によりハイレベル
駆動手段を駆動制御してバスをハイレベルにチャージ
し、サンプル期間にイネーブル信号がハイレベルのとき
にデータ入力に応じてバスを駆動し，イネーブル信号が
ローレベルのときにバス状態信号が立ち下がったときに
バスの立ち下がり遷移を加速するようにローレベル駆動
手段を制御する。
れば、プリチャージ期間中に制御手段によりハイレベル
駆動手段を駆動制御してバスをハイレベルにチャージ
し、サンプル期間にイネーブル信号がハイレベルのとき
にデータ入力に応じてバスを駆動し，イネーブル信号が
ローレベルのときにバス状態信号が立ち下がったときに
バスの立ち下がり遷移を加速するようにローレベル駆動
手段を制御する。
【００１４】また、この発明の信号変化加速バス駆動回
路によれば、プリディスチャージ期間に制御手段により
ローレベル駆動手段をオンし、サンプル期間中にイネー
ブル信号がローレベルのときに制御手段によりハイレベ
ル行動手段の駆動制御を行ってバス状態信号の立ち上が
り遷移を加速するようにする。
路によれば、プリディスチャージ期間に制御手段により
ローレベル駆動手段をオンし、サンプル期間中にイネー
ブル信号がローレベルのときに制御手段によりハイレベ
ル行動手段の駆動制御を行ってバス状態信号の立ち上が
り遷移を加速するようにする。
【００１５】
【発明の実施の形態】次に，この発明による信号変化加
速バス駆動回路の実施の形態について図面を参照して詳
細に説明する。図１はこの発明による第１実施の形態の
構成を示すブロック図である。この図１において、信号
変化加速バス駆動回路１００はハイレベル駆動手段１１
１、ローレベル駆動手段１２１を備えるとともに、クロ
ック信号（ＣＬＫ）１３１、データ信号（ＩＮ）１３
２、イネーブル信号（ＥＮ）１３３、およびバス状態信
号（ＢＵＳ）１４１により前記ハイレベル駆動手段１１
１、ローレベル駆動手段１２１を制御する制御手段１０
１を有する。
速バス駆動回路の実施の形態について図面を参照して詳
細に説明する。図１はこの発明による第１実施の形態の
構成を示すブロック図である。この図１において、信号
変化加速バス駆動回路１００はハイレベル駆動手段１１
１、ローレベル駆動手段１２１を備えるとともに、クロ
ック信号（ＣＬＫ）１３１、データ信号（ＩＮ）１３
２、イネーブル信号（ＥＮ）１３３、およびバス状態信
号（ＢＵＳ）１４１により前記ハイレベル駆動手段１１
１、ローレベル駆動手段１２１を制御する制御手段１０
１を有する。
【００１６】次に、この図１でブロック図として示した
第１実施の形態の動作について説明する。プリチャージ
期間中は前記データ信号１３２によらず、前記制御手段
１０１は前記ハイレベル駆動手段１１１を動作させ、バ
ス状態信号１４１をチャージしてハイレベルにする。プ
リチャージ期間が終わり、サンプル期間になると、前記
イネーブル信号１３３がハイレベルのときに、前記デー
タ信号１３２がローレベルならば前記制御手段１０１は
前記ローレベル駆動手段１２１を動作させてバス状態信
号１４１をディスチャージしてローレベルにし、前記デ
ータ信号１３２がハイレベルならば、前記制御手段１０
１はハイレベル駆動手段１２１を駆動して、バス状態信
号１４１をハイレベルに保持させる。前記イネーブル信
号１３３がローレベルのときに，前記データ信号１３２
によらずにバス状態信号１４１が立ち下がると、前記制
御手段１０１は前記ローレベル駆動手段１２１を動作さ
せてバス状態信号１４１の立ち下がりを加速する。
第１実施の形態の動作について説明する。プリチャージ
期間中は前記データ信号１３２によらず、前記制御手段
１０１は前記ハイレベル駆動手段１１１を動作させ、バ
ス状態信号１４１をチャージしてハイレベルにする。プ
リチャージ期間が終わり、サンプル期間になると、前記
イネーブル信号１３３がハイレベルのときに、前記デー
タ信号１３２がローレベルならば前記制御手段１０１は
前記ローレベル駆動手段１２１を動作させてバス状態信
号１４１をディスチャージしてローレベルにし、前記デ
ータ信号１３２がハイレベルならば、前記制御手段１０
１はハイレベル駆動手段１２１を駆動して、バス状態信
号１４１をハイレベルに保持させる。前記イネーブル信
号１３３がローレベルのときに，前記データ信号１３２
によらずにバス状態信号１４１が立ち下がると、前記制
御手段１０１は前記ローレベル駆動手段１２１を動作さ
せてバス状態信号１４１の立ち下がりを加速する。
【００１７】図２はこの第１実施の形態の具体的回路構
成を示す回路図であり、図２において、前記前記ハイレ
ベル駆動手段１１１は、ＰＭＯＳトランジスタ２１１で
構成されており、そのゲートには、インバータ２０１を
介してクロック信号２３１が印加されるようになってい
る。ＰＭＯＳトランジスタ２１１のドレインは電源に接
続され、ソースはＮＭＯＳトランジスタ２２２のドレイ
ンに接続され、その接続点にバスが接続され、バス状態
信号が現れるようになっている。ＮＭＯＳトランジスタ
２２２のソースとＮＭＯＳトランジスタ２２１のドレイ
ンは直結されており、ＮＭＯＳトランジスタ２２１のソ
ースはアースされている。
成を示す回路図であり、図２において、前記前記ハイレ
ベル駆動手段１１１は、ＰＭＯＳトランジスタ２１１で
構成されており、そのゲートには、インバータ２０１を
介してクロック信号２３１が印加されるようになってい
る。ＰＭＯＳトランジスタ２１１のドレインは電源に接
続され、ソースはＮＭＯＳトランジスタ２２２のドレイ
ンに接続され、その接続点にバスが接続され、バス状態
信号が現れるようになっている。ＮＭＯＳトランジスタ
２２２のソースとＮＭＯＳトランジスタ２２１のドレイ
ンは直結されており、ＮＭＯＳトランジスタ２２１のソ
ースはアースされている。
【００１８】ＮＭＯＳトランジスタ２２１のゲートは前
記インバータ２０１の出力端に接続されている。かくし
て、ＮＭＯＳトランジスタ２２１，２２２により、前記
ローレベル駆動手段を構成している。前記制御手段は、
インバータ２０１，２０２、ＯＲ―ＮＡＮＤゲート２０
３から構成されている。
記インバータ２０１の出力端に接続されている。かくし
て、ＮＭＯＳトランジスタ２２１，２２２により、前記
ローレベル駆動手段を構成している。前記制御手段は、
インバータ２０１，２０２、ＯＲ―ＮＡＮＤゲート２０
３から構成されている。
【００１９】インバータ２０２の入力端には、イネーブ
ル信号２３３が入力されるようになっており、インバー
タ２０２の出力がＯＲ―ＮＡＮＤゲート２０３を構成す
るＯＲゲートの一方の入力端に入力され、このＯＲゲー
トの他方の入力端には、データ信号２３２が入力される
ようになっている。ＯＲゲートの出力はＮＡＮＤゲート
の一方の入力端に入力され、ＮＡＮＤゲートの他方の入
力端には、バス状態信号２４１が入力されるようになっ
ている。ＮＡＮＤゲートの出力信号は、ＮＭＯＳトラン
ジスタ２２２のゲートに入力されている。以上のように
して、信号変化加速バス駆動回路２００を構成してい
る。
ル信号２３３が入力されるようになっており、インバー
タ２０２の出力がＯＲ―ＮＡＮＤゲート２０３を構成す
るＯＲゲートの一方の入力端に入力され、このＯＲゲー
トの他方の入力端には、データ信号２３２が入力される
ようになっている。ＯＲゲートの出力はＮＡＮＤゲート
の一方の入力端に入力され、ＮＡＮＤゲートの他方の入
力端には、バス状態信号２４１が入力されるようになっ
ている。ＮＡＮＤゲートの出力信号は、ＮＭＯＳトラン
ジスタ２２２のゲートに入力されている。以上のように
して、信号変化加速バス駆動回路２００を構成してい
る。
【００２０】図３は、このように構成された信号変化加
速バス駆動回路２００を複数個用いたバス駆動系を示す
ブロック図である。すなわち、図３のように，図２の信
号変化加速バス駆動回路２００−０，２００−１，２０
０−２，２００−３をバスに接続して、バス状態信号２
４１を制御するようにしている場合を示している。信号
変化加速バス駆動回路２００−２と２００−３はデータ
信号ＩＮ−２，ＩＮ−３とイネーブル信号ＥＢ−２，Ｅ
Ｎ−３をＧＮＤ（アース）に接続する。
速バス駆動回路２００を複数個用いたバス駆動系を示す
ブロック図である。すなわち、図３のように，図２の信
号変化加速バス駆動回路２００−０，２００−１，２０
０−２，２００−３をバスに接続して、バス状態信号２
４１を制御するようにしている場合を示している。信号
変化加速バス駆動回路２００−２と２００−３はデータ
信号ＩＮ−２，ＩＮ−３とイネーブル信号ＥＢ−２，Ｅ
Ｎ−３をＧＮＤ（アース）に接続する。
【００２１】図４は図３に適用される波形図であり、図
４（Ａ）はクロック信号２３１、図４（Ｂ）はデータ入
力（ＩＮ−０）２３２−０、図４（Ｃ）はイネーブル信
号ＥＮ−０、図４（Ｄ）はＰＭＯＳトランジスタ２１１
の入力ＥＮＰ−０、図４（Ｅ）はＮＭＯＳトランジスタ
２２１の入力ＥＮＮ０−０、図４（Ｆ）はＮＭＯＳトラ
ンジスタ２２２の入力ＥＮＮ１−０、図４（Ｇ）はバス
状態信号２４１、図４（Ｈ）は信号変化加速バス駆動回
路２００−１のデータ入力ＩＮ−１、図４（Ｉ）は信号
変化加速バス駆動回路２００−１のイネーブル信号ＥＮ
−１をそれぞれ示している。
４（Ａ）はクロック信号２３１、図４（Ｂ）はデータ入
力（ＩＮ−０）２３２−０、図４（Ｃ）はイネーブル信
号ＥＮ−０、図４（Ｄ）はＰＭＯＳトランジスタ２１１
の入力ＥＮＰ−０、図４（Ｅ）はＮＭＯＳトランジスタ
２２１の入力ＥＮＮ０−０、図４（Ｆ）はＮＭＯＳトラ
ンジスタ２２２の入力ＥＮＮ１−０、図４（Ｇ）はバス
状態信号２４１、図４（Ｈ）は信号変化加速バス駆動回
路２００−１のデータ入力ＩＮ−１、図４（Ｉ）は信号
変化加速バス駆動回路２００−１のイネーブル信号ＥＮ
−１をそれぞれ示している。
【００２２】次に、図２と図３の実施の形態の動作につ
いて図４の波形図を参照しながら説明する。図４（Ａ）
に示すクロック信号がハイレベルのときには、プリチャ
ージ期間であり，信号変化加速バス駆動回路２００−０
〜２００−１におけるＰＭＯＳトランジスタ２１１がオ
ンし、図４（Ｇ）に示すバス状態信号２４１がハイレベ
ルとなる。また、クロック信号２３１がローレベルにな
るときは、サンプリング期間であり、このとき、信号変
化加速バス駆動回路２００−０に印加する図４（Ｃ）に
示すイネーブル信号ＥＮ−０がハイレベルのときには、
図４（Ｂ）に示すデータ信号にしたがいバス状態信号２
４１のレベルが決定される。
いて図４の波形図を参照しながら説明する。図４（Ａ）
に示すクロック信号がハイレベルのときには、プリチャ
ージ期間であり，信号変化加速バス駆動回路２００−０
〜２００−１におけるＰＭＯＳトランジスタ２１１がオ
ンし、図４（Ｇ）に示すバス状態信号２４１がハイレベ
ルとなる。また、クロック信号２３１がローレベルにな
るときは、サンプリング期間であり、このとき、信号変
化加速バス駆動回路２００−０に印加する図４（Ｃ）に
示すイネーブル信号ＥＮ−０がハイレベルのときには、
図４（Ｂ）に示すデータ信号にしたがいバス状態信号２
４１のレベルが決定される。
【００２３】信号変化加速バス駆動回路２００−０〜２
００−１に印加されるイネーブル信号ＥＮ−０〜ＥＮ−
3のうちハイレベルになるのは、信号変化加速バス駆動
回路２００−０に印加されるイネーブル信号ＥＮ−０た
だ一つであり、他の信号変化加速バス駆動回路２００−
２，２００−３，２００−１に印加されるイネーブル信
号ＥＮ−１〜ＥＮ−３はローレベルであるが、信号変化
加速バス駆動回路２００−０に印加される図４（Ｂ）に
示すデータ信号ＩＮ−０がローレベルで信号変化加速バ
ス駆動回路２００−０のＮＭＯＳトランジスタ２２１と
２２２がともにオンとなり、バス状態信号２４１がハイ
レベルからローレベルになると、信号変化加速バス駆動
回路２００−１〜２００−３のＮＭＯＳトランジスタ２
２１と２２２もオンになり、バス状態信号２４１の立ち
下がりを加速する。
００−１に印加されるイネーブル信号ＥＮ−０〜ＥＮ−
3のうちハイレベルになるのは、信号変化加速バス駆動
回路２００−０に印加されるイネーブル信号ＥＮ−０た
だ一つであり、他の信号変化加速バス駆動回路２００−
２，２００−３，２００−１に印加されるイネーブル信
号ＥＮ−１〜ＥＮ−３はローレベルであるが、信号変化
加速バス駆動回路２００−０に印加される図４（Ｂ）に
示すデータ信号ＩＮ−０がローレベルで信号変化加速バ
ス駆動回路２００−０のＮＭＯＳトランジスタ２２１と
２２２がともにオンとなり、バス状態信号２４１がハイ
レベルからローレベルになると、信号変化加速バス駆動
回路２００−１〜２００−３のＮＭＯＳトランジスタ２
２１と２２２もオンになり、バス状態信号２４１の立ち
下がりを加速する。
【００２４】また、信号変化加速バス駆動回路２００−
０のデータ信号（ＩＮ−０）２３２−０（図４（Ｂ）参
照）がハイレベルでは、バス状態信号２４１はハイレベ
ルを保持する（図４（Ｇ）参照）。信号変化加速バス駆
動回路２００−１のイネーブル信号ＥＮ−１（図４
（Ｈ）参照）がローレベルのときには、この信号変化加
速バス駆動回路２００−１に印加されるデータ信号（Ｉ
Ｎ−１）２３２−１にしたがい、バス状態信号２４１が
決定される。
０のデータ信号（ＩＮ−０）２３２−０（図４（Ｂ）参
照）がハイレベルでは、バス状態信号２４１はハイレベ
ルを保持する（図４（Ｇ）参照）。信号変化加速バス駆
動回路２００−１のイネーブル信号ＥＮ−１（図４
（Ｈ）参照）がローレベルのときには、この信号変化加
速バス駆動回路２００−１に印加されるデータ信号（Ｉ
Ｎ−１）２３２−１にしたがい、バス状態信号２４１が
決定される。
【００２５】信号変化加速バス駆動回路２００−０、２
００−２，２００−３に印加されるイネーブル信号ＥＮ
−０，ＥＮ−２，ＥＮ−３がローレベルであるが、信号
変化加速バス駆動回路２００−１に印加されるデータ信
号ＩＮ−１がローレベルでＮＭＯＳトランジスタ２２１
−１と２２２−１がともにオンとなり、バス状態信号２
４１がハイレベルからローレベルとなると、信号変化加
速バス駆動回路２００−０、２００−２，２００−３の
各ＮＭＯＳトランジスタ２２１−０，２２１−２，２２
１−３とＮＭＯＳトランジスタ２２２−０，２２２−
２，２２２−３もオンとなり、バス状態信号２４１の立
ち下がりを加速する。また、信号変化加速バス駆動回路
２００−１のデータ信号ＩＮ−１（図４（Ｈ）参照）が
ハイレベルでは、バス状態信号２４１がハイレベルを保
持する。
００−２，２００−３に印加されるイネーブル信号ＥＮ
−０，ＥＮ−２，ＥＮ−３がローレベルであるが、信号
変化加速バス駆動回路２００−１に印加されるデータ信
号ＩＮ−１がローレベルでＮＭＯＳトランジスタ２２１
−１と２２２−１がともにオンとなり、バス状態信号２
４１がハイレベルからローレベルとなると、信号変化加
速バス駆動回路２００−０、２００−２，２００−３の
各ＮＭＯＳトランジスタ２２１−０，２２１−２，２２
１−３とＮＭＯＳトランジスタ２２２−０，２２２−
２，２２２−３もオンとなり、バス状態信号２４１の立
ち下がりを加速する。また、信号変化加速バス駆動回路
２００−１のデータ信号ＩＮ−１（図４（Ｈ）参照）が
ハイレベルでは、バス状態信号２４１がハイレベルを保
持する。
【００２６】次に、この発明の第２実施の形態について
説明する。図５は第２実施の形態の構成を示す回路図で
ある。この図５において、前記図１で示したハイレベル
駆動手段に相当するハイレベル駆動手段としてのＰＭＯ
Ｓトランジスタ５１１が使用されている。ＰＭＯＳトラ
ンジスタ５１１のドレインは電源に接続されており、そ
のソースはＮＭＯＳトランジスタ５２１のドレインに接
続されているとともに、バスに接続され、このバスに現
れるバス状態信号５４１のレベルを前記ＮＭＯＳトラン
ジスタ５２１とともに制御するようになっている。ＰＭ
ＯＳトランジスタ５１１のゲートには、インバータ５０
１を通してクロック信号５３１が印加されるようになっ
ている。
説明する。図５は第２実施の形態の構成を示す回路図で
ある。この図５において、前記図１で示したハイレベル
駆動手段に相当するハイレベル駆動手段としてのＰＭＯ
Ｓトランジスタ５１１が使用されている。ＰＭＯＳトラ
ンジスタ５１１のドレインは電源に接続されており、そ
のソースはＮＭＯＳトランジスタ５２１のドレインに接
続されているとともに、バスに接続され、このバスに現
れるバス状態信号５４１のレベルを前記ＮＭＯＳトラン
ジスタ５２１とともに制御するようになっている。ＰＭ
ＯＳトランジスタ５１１のゲートには、インバータ５０
１を通してクロック信号５３１が印加されるようになっ
ている。
【００２７】前記ＮＭＯＳトランジスタ５２１は、前記
図１におけるローレベル駆動手段に相当するローレベル
駆動手段を構成するものであり、そのソースはアースさ
れており、ゲートには、ＯＲ−ＡＮＤ−ＮＯＲゲート５
０３の出力が印加されるようになっている。このＯＲ−
ＡＮＤ−ＮＯＲゲート５０３とインバータ５０２は図１
で示した制御手段１０１に相当する制御手段を構成して
おり、イネーブル信号（ＥＮ）５３３がインバータ５０
２を通してＮＯＲゲートの一方の入力端に入力されるよ
うになっている。また、データ信号（ＩＮ）５３２がこ
のＮＯＲゲートの他方の入力端に入力されるようになっ
ている。
図１におけるローレベル駆動手段に相当するローレベル
駆動手段を構成するものであり、そのソースはアースさ
れており、ゲートには、ＯＲ−ＡＮＤ−ＮＯＲゲート５
０３の出力が印加されるようになっている。このＯＲ−
ＡＮＤ−ＮＯＲゲート５０３とインバータ５０２は図１
で示した制御手段１０１に相当する制御手段を構成して
おり、イネーブル信号（ＥＮ）５３３がインバータ５０
２を通してＮＯＲゲートの一方の入力端に入力されるよ
うになっている。また、データ信号（ＩＮ）５３２がこ
のＮＯＲゲートの他方の入力端に入力されるようになっ
ている。
【００２８】このＮＯＲゲートの出力はＡＮＤゲートの
一方の入力端に入力されるようになっており、ＡＮＤゲ
ートの他方の入力端には、前記バス状態信号５４１が入
力されるようになっている。ＡＮＤゲートの出力信号は
ＮＯＲゲートの一方の入力端に入力されるようになって
おり、ＮＯＲゲートの他方の入力端には、バス状態信号
５４１が入力されるようになっている。ＮＯＲゲートの
出力信号がＮＭＯＳトランジスタ５２１のゲートに印加
されるようになっている。かくして、ＯＲ−ＡＮＤ−Ｎ
ＯＲゲート５０３とインバータ５０１とにより、制御手
段が構成され、この制御手段とＰＭＯＳトランジスタ５
１１、ＮＭＯＳトランジスタ５２１とにより、信号変化
加速バス駆動回路５００が構成されている。
一方の入力端に入力されるようになっており、ＡＮＤゲ
ートの他方の入力端には、前記バス状態信号５４１が入
力されるようになっている。ＡＮＤゲートの出力信号は
ＮＯＲゲートの一方の入力端に入力されるようになって
おり、ＮＯＲゲートの他方の入力端には、バス状態信号
５４１が入力されるようになっている。ＮＯＲゲートの
出力信号がＮＭＯＳトランジスタ５２１のゲートに印加
されるようになっている。かくして、ＯＲ−ＡＮＤ−Ｎ
ＯＲゲート５０３とインバータ５０１とにより、制御手
段が構成され、この制御手段とＰＭＯＳトランジスタ５
１１、ＮＭＯＳトランジスタ５２１とにより、信号変化
加速バス駆動回路５００が構成されている。
【００２９】図６は、図５で示した信号変化加速バス駆
動回路５００を複数個用いたバス駆動系の構成を示すブ
ロック図である。この図６において、信号変化加速バス
駆動回路５００−０，５００−１，５００−２，５００
−３がバスを介して接続されている。信号変化加速バス
駆動回路５００−２と５００−３はデータ信号とイネー
ブル信号をＧＮＤ（グランド）に接続する。
動回路５００を複数個用いたバス駆動系の構成を示すブ
ロック図である。この図６において、信号変化加速バス
駆動回路５００−０，５００−１，５００−２，５００
−３がバスを介して接続されている。信号変化加速バス
駆動回路５００−２と５００−３はデータ信号とイネー
ブル信号をＧＮＤ（グランド）に接続する。
【００３０】次に、図５、図６で示した第２実施の形態
の動作について、図７の波形図を参照しながら説明す
る。図７（Ａ）はクロック信号（ＣＬＫ），図７（Ｂ）
は信号変化加速バス駆動回路５００−０に印加されるデ
ータ信号（ＩＮ−０）５３２−０、図７（Ｃ）は信号変
化加速バス駆動回路５００−０に印加されるイネーブル
信号ＥＮ−０，図７（Ｄ）は図５におけるＰＭＯＳトラ
ンジスタ５１１のゲートに印加されるインバータ５０１
の出力信号を示す。さらに，図７（Ｅ）は信号変化加速
バス駆動回路５００−０におけるＮＭＯＳトランジスタ
５２１のゲートに印加されるＯＲ−ＡＮＤ−ＮＯＲゲー
ト５０３の出力信号ＥＮＮ−０、図７（Ｆ）はバス状態
信号５４１、図７（Ｇ）は信号変化加速バス駆動回路５
００−１に印加されるデータ信号（ＩＮ−１）５３２−
１、図７（Ｈ）は信号変化加速バス駆動回路５００−１
に印加されるイネーブル信号ＥＮ−１である。
の動作について、図７の波形図を参照しながら説明す
る。図７（Ａ）はクロック信号（ＣＬＫ），図７（Ｂ）
は信号変化加速バス駆動回路５００−０に印加されるデ
ータ信号（ＩＮ−０）５３２−０、図７（Ｃ）は信号変
化加速バス駆動回路５００−０に印加されるイネーブル
信号ＥＮ−０，図７（Ｄ）は図５におけるＰＭＯＳトラ
ンジスタ５１１のゲートに印加されるインバータ５０１
の出力信号を示す。さらに，図７（Ｅ）は信号変化加速
バス駆動回路５００−０におけるＮＭＯＳトランジスタ
５２１のゲートに印加されるＯＲ−ＡＮＤ−ＮＯＲゲー
ト５０３の出力信号ＥＮＮ−０、図７（Ｆ）はバス状態
信号５４１、図７（Ｇ）は信号変化加速バス駆動回路５
００−１に印加されるデータ信号（ＩＮ−１）５３２−
１、図７（Ｈ）は信号変化加速バス駆動回路５００−１
に印加されるイネーブル信号ＥＮ−１である。
【００３１】図７（Ａ）に示すように、クロック信号Ｃ
ＬＫがハイレベルの場合には、プリチャージ期間であ
り、信号変化加速バス駆動回路５００−０，５００−
１，５００−２，５００−３のＰＭＯＳトランジスタ５
１１がオンし、バス状態信号５４１は図７（Ｆ）に示す
ように、ハイレベルとなる。また、クロック信号ＣＬＫ
がローレベルの期間では、サンプリング期間であり、信
号変化加速バス駆動回路５００−０に印加する図７
（Ｃ）に示すイネーブル信号ＥＮ−０がハイレベルのと
きには、図７（Ｂ）に示すデータ信号ＩＮ−０にしたが
いバス状態信号５４１のレベルが決定される。
ＬＫがハイレベルの場合には、プリチャージ期間であ
り、信号変化加速バス駆動回路５００−０，５００−
１，５００−２，５００−３のＰＭＯＳトランジスタ５
１１がオンし、バス状態信号５４１は図７（Ｆ）に示す
ように、ハイレベルとなる。また、クロック信号ＣＬＫ
がローレベルの期間では、サンプリング期間であり、信
号変化加速バス駆動回路５００−０に印加する図７
（Ｃ）に示すイネーブル信号ＥＮ−０がハイレベルのと
きには、図７（Ｂ）に示すデータ信号ＩＮ−０にしたが
いバス状態信号５４１のレベルが決定される。
【００３２】信号変化加速バス駆動回路５００−０，５
００−１，５００−２，５００−３に印加されるイネー
ブル信号ＥＮ−０〜ＥＮ−３のうち、ハイレベルになる
イネーブル信号は、一つであり、イネーブル信号ＥＮ−
１〜ＥＮ−３がローレベルであるが、データ信号ＩＮ−
０がローレベルでＮＭＯＳトランジスタ５２１がオンと
なり、バス状態信号５４１がハイレベルからローレベル
となると、信号変化加速バス駆動回路５００−１〜５０
０−３のＮＭＯＳトランジスタ５２１もオンとなり、バ
ス状態信号５４１の立ち下がりを加速する。また、信号
変化加速バス駆動回路５００−０に印加されるデータ信
号ＩＮ−１がハイレベルの場合には、バス状態信号５４
１はハイレベルを保持する。
００−１，５００−２，５００−３に印加されるイネー
ブル信号ＥＮ−０〜ＥＮ−３のうち、ハイレベルになる
イネーブル信号は、一つであり、イネーブル信号ＥＮ−
１〜ＥＮ−３がローレベルであるが、データ信号ＩＮ−
０がローレベルでＮＭＯＳトランジスタ５２１がオンと
なり、バス状態信号５４１がハイレベルからローレベル
となると、信号変化加速バス駆動回路５００−１〜５０
０−３のＮＭＯＳトランジスタ５２１もオンとなり、バ
ス状態信号５４１の立ち下がりを加速する。また、信号
変化加速バス駆動回路５００−０に印加されるデータ信
号ＩＮ−１がハイレベルの場合には、バス状態信号５４
１はハイレベルを保持する。
【００３３】信号変化加速バス駆動回路５００−１に印
加するイネーブル信号がローレベルのときには、データ
信号ＩＮ−１にしたがい、バス状態信号５４１のレベル
が決定される。信号変化加速バス駆動回路５００−０，
５００−２，５００−３に印加されるイネーブル信号が
ローレベルであるが、データ信号ＩＮ−１がローレベル
で信号変化加速バス駆動回路５００−１のＮＭＯＳトラ
ンジスタ５２１がオンとなり、バス状態信号５４１がハ
イレベルからローレベルとなると、信号変化加速バス駆
動回路５００−０，５００−２，５００−３の各ＮＭＯ
Ｓトランジスタ５２１もオンとなり、バス状態信号５４
１の立ち下がりを加速する。信号変化加速バス駆動回路
５００−１に印加するデータ信号ＩＮ−１がハイレベル
では、バス状態信号５４１はハイレベルを保持する。
加するイネーブル信号がローレベルのときには、データ
信号ＩＮ−１にしたがい、バス状態信号５４１のレベル
が決定される。信号変化加速バス駆動回路５００−０，
５００−２，５００−３に印加されるイネーブル信号が
ローレベルであるが、データ信号ＩＮ−１がローレベル
で信号変化加速バス駆動回路５００−１のＮＭＯＳトラ
ンジスタ５２１がオンとなり、バス状態信号５４１がハ
イレベルからローレベルとなると、信号変化加速バス駆
動回路５００−０，５００−２，５００−３の各ＮＭＯ
Ｓトランジスタ５２１もオンとなり、バス状態信号５４
１の立ち下がりを加速する。信号変化加速バス駆動回路
５００−１に印加するデータ信号ＩＮ−１がハイレベル
では、バス状態信号５４１はハイレベルを保持する。
【００３４】次に、この発明の第３実施の形態について
説明する。図８は第３実施の形態の構成を示す回路図で
ある。この図８において、図１で示したハイレベル駆動
手段に相当する部分はＰＭＯＳトランジスタ８１１，８
１２で構成されている。ＰＭＯＳトランジスタ８１１，
８１２の各ドレインは電源に接続されており、ＰＭＯＳ
トランジスタ８１１のゲートには、クロック信号（ＣＬ
Ｋ）８３１がインバータ８０１を通して入力されるよう
になっている。
説明する。図８は第３実施の形態の構成を示す回路図で
ある。この図８において、図１で示したハイレベル駆動
手段に相当する部分はＰＭＯＳトランジスタ８１１，８
１２で構成されている。ＰＭＯＳトランジスタ８１１，
８１２の各ドレインは電源に接続されており、ＰＭＯＳ
トランジスタ８１１のゲートには、クロック信号（ＣＬ
Ｋ）８３１がインバータ８０１を通して入力されるよう
になっている。
【００３５】データ信号（ＩＮ）８３２とイネーブル信
号（ＥＮ）８３３はＮＡＮＤゲート８０３でＮＡＮＤ論
理をとってＰＭＯＳトランジスタ８１２のゲートに入力
するようになっている。ＰＭＯＳトランジスタ８１１，
８１２のソースはＮＭＯＳトランジスタ８２２のドレイ
ンとバスに接続されている。ＮＭＯＳトランジスタ８２
２のソースとＮＭＯＳ８２１のドレインが直結されてお
り、ＮＭＯＳトランジスタ８２１のソースはアースに接
続されている。
号（ＥＮ）８３３はＮＡＮＤゲート８０３でＮＡＮＤ論
理をとってＰＭＯＳトランジスタ８１２のゲートに入力
するようになっている。ＰＭＯＳトランジスタ８１１，
８１２のソースはＮＭＯＳトランジスタ８２２のドレイ
ンとバスに接続されている。ＮＭＯＳトランジスタ８２
２のソースとＮＭＯＳ８２１のドレインが直結されてお
り、ＮＭＯＳトランジスタ８２１のソースはアースに接
続されている。
【００３６】上記イネーブル信号（ＥＮ）８３３はイン
バータ８０２を通してＯＲ−ＮＡＮＤゲート８０４のＯ
Ｒゲートの一方の入力端に入力され、このＯＲゲートの
他方の入力端には、前記データ信号（ＩＮ）８３２が入
力されるようになっている。ＯＲゲートの出力はＮＡＮ
Ｄゲートの一方の入力端に送出され、ＮＡＮＤゲートの
他方の入力端には、バス状態信号８４１が入力されるよ
うになっている。ＯＲ−ＮＡＮＤゲート８０４の出力、
すなわち、ＮＡＮＤゲートの出力は、前記ＮＭＯＳトラ
ンジスタ８２２のゲートに印加するようになっている。
かくして、インバータ８０１と８０２、ＮＡＮＤゲート
８０３、ＯＲ−ＮＡＮＤゲート８０４とにより、図１で
示した制御手段に相当する制御手段が構成されている。
このようにして、信号変化加速バス駆動回路８００が構
成されている。
バータ８０２を通してＯＲ−ＮＡＮＤゲート８０４のＯ
Ｒゲートの一方の入力端に入力され、このＯＲゲートの
他方の入力端には、前記データ信号（ＩＮ）８３２が入
力されるようになっている。ＯＲゲートの出力はＮＡＮ
Ｄゲートの一方の入力端に送出され、ＮＡＮＤゲートの
他方の入力端には、バス状態信号８４１が入力されるよ
うになっている。ＯＲ−ＮＡＮＤゲート８０４の出力、
すなわち、ＮＡＮＤゲートの出力は、前記ＮＭＯＳトラ
ンジスタ８２２のゲートに印加するようになっている。
かくして、インバータ８０１と８０２、ＮＡＮＤゲート
８０３、ＯＲ−ＮＡＮＤゲート８０４とにより、図１で
示した制御手段に相当する制御手段が構成されている。
このようにして、信号変化加速バス駆動回路８００が構
成されている。
【００３７】図９は図８で示した信号変化加速バス駆動
回路８００を複数個バスを通して接続したバス駆動系の
構成を示すブロック図である。この図９において、信号
変化加速バス駆動回路８００−０，８００−１，８００
−２、８００−３がバスに接続され、信号変化加速バス
駆動回路８００−２と８００−３はデータ信号とイネー
ブル信号をＧＮＤに接続している。
回路８００を複数個バスを通して接続したバス駆動系の
構成を示すブロック図である。この図９において、信号
変化加速バス駆動回路８００−０，８００−１，８００
−２、８００−３がバスに接続され、信号変化加速バス
駆動回路８００−２と８００−３はデータ信号とイネー
ブル信号をＧＮＤに接続している。
【００３８】次に、図１０の波形図を参照して、図８、
図９に示す第３実施の形態の動作について説明する。図
１０（Ａ）はクロック信号（ＣＬＫ）を示し、図１０
（Ｂ）は信号変化加速バス駆動回路８００−０に入力さ
れるデータ信号ＩＮ−０を示し、図１０（Ｃ）は信号変
化加速バス駆動回路８００−０に入力されるイネーブル
信号ＥＮ−０を示している。図１０（Ｄ）は信号変化加
速バス駆動回路８００−０におけるＰＭＯＳトランジス
タ８１１のゲートに印加されるインバータ８０１の出
力、すなわち、クロック信号ＣＬＫの反転信号である。
図９に示す第３実施の形態の動作について説明する。図
１０（Ａ）はクロック信号（ＣＬＫ）を示し、図１０
（Ｂ）は信号変化加速バス駆動回路８００−０に入力さ
れるデータ信号ＩＮ−０を示し、図１０（Ｃ）は信号変
化加速バス駆動回路８００−０に入力されるイネーブル
信号ＥＮ−０を示している。図１０（Ｄ）は信号変化加
速バス駆動回路８００−０におけるＰＭＯＳトランジス
タ８１１のゲートに印加されるインバータ８０１の出
力、すなわち、クロック信号ＣＬＫの反転信号である。
【００３９】図１０（Ｅ）は、信号変化加速バス駆動回
路８００−１におけるＰＭＯＳトランジスタ８１２のゲ
ート信号、つまりＮＡＮＤゲート８０３の出力信号ＥＮ
Ｐ１−０を示し、図１０（Ｆ）は、信号変化加速バス駆
動回路８００−０におけるＮＭＯＳトランジスタ８２１
のゲートに印加されるインバータ８０１の出力信号ＥＮ
Ｎ０−０を示している。また、図１０（Ｇ）は信号変化
加速バス駆動回路８００−０におけるＮＭＯＳトランジ
スタ８２２のゲートに印加されるＯＲ−ＮＡＮＤゲート
８０４の出力信号ＥＮＮ１−０を示し、図１０（Ｈ）
は、バス状態信号８４１を示し、図１０（Ｉ）は信号変
化加速バス駆動回路８００−１に印加されるデータ信号
ＩＮ−１を示し、図１０（Ｊ）は信号変化加速バス駆動
回路８００−１に印加されるイネーブル信号ＥＮ−１を
示している。
路８００−１におけるＰＭＯＳトランジスタ８１２のゲ
ート信号、つまりＮＡＮＤゲート８０３の出力信号ＥＮ
Ｐ１−０を示し、図１０（Ｆ）は、信号変化加速バス駆
動回路８００−０におけるＮＭＯＳトランジスタ８２１
のゲートに印加されるインバータ８０１の出力信号ＥＮ
Ｎ０−０を示している。また、図１０（Ｇ）は信号変化
加速バス駆動回路８００−０におけるＮＭＯＳトランジ
スタ８２２のゲートに印加されるＯＲ−ＮＡＮＤゲート
８０４の出力信号ＥＮＮ１−０を示し、図１０（Ｈ）
は、バス状態信号８４１を示し、図１０（Ｉ）は信号変
化加速バス駆動回路８００−１に印加されるデータ信号
ＩＮ−１を示し、図１０（Ｊ）は信号変化加速バス駆動
回路８００−１に印加されるイネーブル信号ＥＮ−１を
示している。
【００４０】この第３実施の形態では、図１０（Ａ）に
示すクロック信号ＣＬＫがハイレベルのときには、プリ
チャージ期間であり、信号変化加速バス駆動回路８００
−０〜８００−３の各ＰＭＯＳトランジスタ８１１がオ
ンし、図１０（Ｈ）に示すように、バス状態信号８４１
がハイレベルとなる。また、クロック信号ＣＬＫがロー
レベルの場合には、サンプリング期間であり、信号変化
加速バス駆動回路８００−０に印加される図１０（Ｃ）
に示すイネーブル信号ＥＮ−０がハイレベルのときに
は、信号変化加速バス駆動回路８００−０に印加される
図１０（Ｂ）に示すデータ信号ＩＮ−０にしたがいバス
状態信号８４１のレベルが決定される。
示すクロック信号ＣＬＫがハイレベルのときには、プリ
チャージ期間であり、信号変化加速バス駆動回路８００
−０〜８００−３の各ＰＭＯＳトランジスタ８１１がオ
ンし、図１０（Ｈ）に示すように、バス状態信号８４１
がハイレベルとなる。また、クロック信号ＣＬＫがロー
レベルの場合には、サンプリング期間であり、信号変化
加速バス駆動回路８００−０に印加される図１０（Ｃ）
に示すイネーブル信号ＥＮ−０がハイレベルのときに
は、信号変化加速バス駆動回路８００−０に印加される
図１０（Ｂ）に示すデータ信号ＩＮ−０にしたがいバス
状態信号８４１のレベルが決定される。
【００４１】信号変化加速バス駆動回路８００−０〜８
００−３のそれぞれに印加されるイネーブル信号ＥＮ−
０〜ＥＮ−３のうち、ハイレベルになるのはただ一つで
あり、信号変化加速バス駆動回路８００−１に印加され
るイネーブル信号ＥＮ−１〜ＥＮ−３はローレベルであ
るが、信号変化加速バス駆動回路８００−０に印加され
るデータ信号ＩＮ−０（図１０（Ｂ）参照）がローレベ
ルで信号変化加速バス駆動回路８００−０におけるＮＭ
ＯＳトランジスタ８２１と８２２がともにオンとなり、
バス状態信号８４１がハイレベルからローレベルになる
と、信号変化加速バス駆動回路８００−１〜８００−３
のＮＭＯＳトランジスタ８２１，８２２もオンとなり、
図１０（Ｈ）に示すように、バス状態信号８４１の立ち
下がりが加速する。
００−３のそれぞれに印加されるイネーブル信号ＥＮ−
０〜ＥＮ−３のうち、ハイレベルになるのはただ一つで
あり、信号変化加速バス駆動回路８００−１に印加され
るイネーブル信号ＥＮ−１〜ＥＮ−３はローレベルであ
るが、信号変化加速バス駆動回路８００−０に印加され
るデータ信号ＩＮ−０（図１０（Ｂ）参照）がローレベ
ルで信号変化加速バス駆動回路８００−０におけるＮＭ
ＯＳトランジスタ８２１と８２２がともにオンとなり、
バス状態信号８４１がハイレベルからローレベルになる
と、信号変化加速バス駆動回路８００−１〜８００−３
のＮＭＯＳトランジスタ８２１，８２２もオンとなり、
図１０（Ｈ）に示すように、バス状態信号８４１の立ち
下がりが加速する。
【００４２】また、信号変化加速バス駆動回路８００−
０に入力される図１０（Ｂ）に示すデータ信号ＩＮ−０
がハイレベルの場合には、この信号変化加速バス駆動回
路８００−０のＰＭＯＳトランジスタ８１２がオンとな
り、バス状態信号８４１はハイレベルを保持する。信号
変化加速バス駆動回路８００−１に入力される図１０
（Ｊ）に示すイネーブル信号ＥＮ−１がローレベルの場
合には、この信号変化加速バス駆動回路８００−１に入
力される図１０（Ｉ）に示すデータ信号ＩＮ−１にした
がいバス状態信号８４１のレベルが決定される。
０に入力される図１０（Ｂ）に示すデータ信号ＩＮ−０
がハイレベルの場合には、この信号変化加速バス駆動回
路８００−０のＰＭＯＳトランジスタ８１２がオンとな
り、バス状態信号８４１はハイレベルを保持する。信号
変化加速バス駆動回路８００−１に入力される図１０
（Ｊ）に示すイネーブル信号ＥＮ−１がローレベルの場
合には、この信号変化加速バス駆動回路８００−１に入
力される図１０（Ｉ）に示すデータ信号ＩＮ−１にした
がいバス状態信号８４１のレベルが決定される。
【００４３】信号変化加速バス駆動回路８００−０，８
００−２，８００−３に入力されるイネーブル信号ＥＮ
−０，ＥＮ−２，ＥＮ−３（ＥＮ−２，ＥＮ−３は図示
せず）がローレベルであるが、前記信号変化加速バス駆
動回路８００−１に入力される図１０（Ｉ）に示すデー
タ信号ＩＮ−１がローレベルで信号変化加速バス駆動回
路８００−１のＮＭＯＳトランジスタ８２１がオンとな
り、図１０（Ｈ）に示すバス状態信号８４１がハイレベ
ルからローレベルになると、信号変化加速バス駆動回路
８００−０，８００−２，８００−３の各ＮＭＯＳトラ
ンジスタ８２１と８２２はともにオンとなり、したがっ
て、バス状態信号８４１の立ち下がりを加速することに
なる。
００−２，８００−３に入力されるイネーブル信号ＥＮ
−０，ＥＮ−２，ＥＮ−３（ＥＮ−２，ＥＮ−３は図示
せず）がローレベルであるが、前記信号変化加速バス駆
動回路８００−１に入力される図１０（Ｉ）に示すデー
タ信号ＩＮ−１がローレベルで信号変化加速バス駆動回
路８００−１のＮＭＯＳトランジスタ８２１がオンとな
り、図１０（Ｈ）に示すバス状態信号８４１がハイレベ
ルからローレベルになると、信号変化加速バス駆動回路
８００−０，８００−２，８００−３の各ＮＭＯＳトラ
ンジスタ８２１と８２２はともにオンとなり、したがっ
て、バス状態信号８４１の立ち下がりを加速することに
なる。
【００４４】さらに、信号変化加速バス駆動回路８００
−１に入力されるデータ信号ＩＮ−１がハイレベルの場
合には、信号変化加速バス駆動回路８００−１のＰＭＯ
Ｓトランジスタ８１２がオンとなり、したがって、バス
状態信号８４１がハイレベルを保持する。サンプル期間
もバス状態信号８４１はハイレベルを保持し、ノイズな
どによる誤動作の影響が低減できる。
−１に入力されるデータ信号ＩＮ−１がハイレベルの場
合には、信号変化加速バス駆動回路８００−１のＰＭＯ
Ｓトランジスタ８１２がオンとなり、したがって、バス
状態信号８４１がハイレベルを保持する。サンプル期間
もバス状態信号８４１はハイレベルを保持し、ノイズな
どによる誤動作の影響が低減できる。
【００４５】次に、この発明の第４実施の形態について
説明する。図１１はこの第４実施の形態の構成を示す回
路図である。第４実施の形態の場合もサンプル期間中に
ハイレベル駆動手段を駆動する場合の実施の形態を示す
もので、この図１１において、ＰＭＯＳトランジスタ１
１１１ハイレベル駆動手段を構成しており、ＮＭＯＳト
ランジスタ１１２２と１１２１とによりローレベル行動
手段を構成している。ＡＮＤ−ＮＯＲゲート１１０３
と、インバータ１１０２とＯＲ−ＮＡＮＤゲート１１０
４と、インバータ１１０１とにより制御手段を構成して
いる。データ信号（ＩＮ）１１３２はＡＮＤ−ＮＯＲゲ
ート１１０３のＡＮＤゲートの一方の入力端とＯＲ−Ｎ
ＡＮＤゲート１１０４のＯＲゲートの一方の入力端に入
力されるようになっている。
説明する。図１１はこの第４実施の形態の構成を示す回
路図である。第４実施の形態の場合もサンプル期間中に
ハイレベル駆動手段を駆動する場合の実施の形態を示す
もので、この図１１において、ＰＭＯＳトランジスタ１
１１１ハイレベル駆動手段を構成しており、ＮＭＯＳト
ランジスタ１１２２と１１２１とによりローレベル行動
手段を構成している。ＡＮＤ−ＮＯＲゲート１１０３
と、インバータ１１０２とＯＲ−ＮＡＮＤゲート１１０
４と、インバータ１１０１とにより制御手段を構成して
いる。データ信号（ＩＮ）１１３２はＡＮＤ−ＮＯＲゲ
ート１１０３のＡＮＤゲートの一方の入力端とＯＲ−Ｎ
ＡＮＤゲート１１０４のＯＲゲートの一方の入力端に入
力されるようになっている。
【００４６】イネーブル信号（ＥＮ）１１３３はＡＮＤ
−ＮＯＲゲート１１０３のＡＮＤゲートの他方の入力端
と、インバータ１１０２を通してＯＲ−ＮＡＮＤゲート
１１０４のＯＲゲートの他方の入力端に入力されるよう
になっている。さらに、クロック信号（ＣＬＫ）１１３
１はＡＮＤ−ＮＯＲゲート１１０３のＮＯＲゲートの一
方の入力端とインバータ１１０１を通してＮＭＯＳトラ
ンジスタ１１２１のゲートに入力されるようになってい
る。データ信号１１３２とイネーブル信号１１３３との
論理積とクロック信号１１３１とのＮＯＲ論理をとって
ＰＭＯＳトランジスタ１１１１のゲートに印加するよう
になっている。
−ＮＯＲゲート１１０３のＡＮＤゲートの他方の入力端
と、インバータ１１０２を通してＯＲ−ＮＡＮＤゲート
１１０４のＯＲゲートの他方の入力端に入力されるよう
になっている。さらに、クロック信号（ＣＬＫ）１１３
１はＡＮＤ−ＮＯＲゲート１１０３のＮＯＲゲートの一
方の入力端とインバータ１１０１を通してＮＭＯＳトラ
ンジスタ１１２１のゲートに入力されるようになってい
る。データ信号１１３２とイネーブル信号１１３３との
論理積とクロック信号１１３１とのＮＯＲ論理をとって
ＰＭＯＳトランジスタ１１１１のゲートに印加するよう
になっている。
【００４７】ＰＭＯＳトランジスタ１１１１のドレイン
は電源に接続され、そのソースはバスとＮＭＯＳトラン
ジスタ１１２２のドレインに接続されている。ＮＭＯＳ
トランジスタ１１２２のソースとＮＭＯＳトランジスタ
１１２１のドレインは直結され、ＮＭＯＳトランジスタ
１１２１のソースはアースに接続されている。また、イ
ネーブル信号１１３３の反転信号とデータ信号１１３２
との論理和とデータバス状態信号１１４１とのＮＡＮＤ
論理をＯＲ−ＮＡＮＤゲート１１０４でとり、ＮＭＯＳ
トランジスタ１１２２のゲートに印加するようになって
いる。
は電源に接続され、そのソースはバスとＮＭＯＳトラン
ジスタ１１２２のドレインに接続されている。ＮＭＯＳ
トランジスタ１１２２のソースとＮＭＯＳトランジスタ
１１２１のドレインは直結され、ＮＭＯＳトランジスタ
１１２１のソースはアースに接続されている。また、イ
ネーブル信号１１３３の反転信号とデータ信号１１３２
との論理和とデータバス状態信号１１４１とのＮＡＮＤ
論理をＯＲ−ＮＡＮＤゲート１１０４でとり、ＮＭＯＳ
トランジスタ１１２２のゲートに印加するようになって
いる。
【００４８】クロック信号１１３１がローレベルのとき
は、サンプル期間であり、このサンプル期間において、
イネーブル信号１１３３がハイレベルの場合にはデータ
信号１１３２のレベルに応じてＰＭＯＳトランジスタ１
１１１がオン、またはオフになる。すなわち、データ信
号１１３２がローレベルであれば、ＡＮＤ−ＮＯＲゲー
ト１１０３の出力がハイレベルとなり、ＰＭＯＳトラン
ジスタ１１１１がオフとなる。
は、サンプル期間であり、このサンプル期間において、
イネーブル信号１１３３がハイレベルの場合にはデータ
信号１１３２のレベルに応じてＰＭＯＳトランジスタ１
１１１がオン、またはオフになる。すなわち、データ信
号１１３２がローレベルであれば、ＡＮＤ−ＮＯＲゲー
ト１１０３の出力がハイレベルとなり、ＰＭＯＳトラン
ジスタ１１１１がオフとなる。
【００４９】また、ＮＭＯＳトランジスタ１１２１，１
１２２側では、イネーブル信号１１３３がハイレベルの
場合において、データ信号１１３２がローレベルであれ
ば、インバータ１１０１，１１０２とＯＲ−ＮＡＮＤゲ
ート１１０４とによりＮＭＯＳトランジスタ１１２１，
１１２２はともにオンとなり、バス状態信号１１４１は
ローレベルに変化する。また、データ信号１１３２がハ
イレベルの場合には、ＡＮＤ−ＮＯＲゲート１１０３に
よりＮＭＯＳトランジスタ１１２２がオフとなり、バス
状態信号１１４１のレベルは変化しない。
１２２側では、イネーブル信号１１３３がハイレベルの
場合において、データ信号１１３２がローレベルであれ
ば、インバータ１１０１，１１０２とＯＲ−ＮＡＮＤゲ
ート１１０４とによりＮＭＯＳトランジスタ１１２１，
１１２２はともにオンとなり、バス状態信号１１４１は
ローレベルに変化する。また、データ信号１１３２がハ
イレベルの場合には、ＡＮＤ−ＮＯＲゲート１１０３に
よりＮＭＯＳトランジスタ１１２２がオフとなり、バス
状態信号１１４１のレベルは変化しない。
【００５０】一方、このサンプリング期間において、イ
ネーブル信号１１３３がローレベルである場合に、デー
タ信号１１３２がローレベルであれば、ＡＮＤ−ＮＯＲ
ゲート１１０３によりＰＭＯＳトランジスタ１１１１は
オフであり、インバータ１１０１，１１０２とＯＲ−Ｎ
ＡＮＤゲート１１０４によりＮＭＯＳトランジスタ１１
２１，１１２２はともにオンとなり、バス状態信号１１
４１のレベルがローレベルに変化する。さらに、データ
信号１１３２がハイレベルであれば、ＮＭＯＳトランジ
スタ１１２２はオフとなるが、ＰＭＯＳトランジスタ１
１１１はオンとなり、バス状態信号１１４１のレベルは
ハイレベルを保持する。このように、第４実施の形態で
も、サンプル期間中にデータ信号のハイレベル時にバス
状態信号１１４１をハイレベルに保持することができ
る。
ネーブル信号１１３３がローレベルである場合に、デー
タ信号１１３２がローレベルであれば、ＡＮＤ−ＮＯＲ
ゲート１１０３によりＰＭＯＳトランジスタ１１１１は
オフであり、インバータ１１０１，１１０２とＯＲ−Ｎ
ＡＮＤゲート１１０４によりＮＭＯＳトランジスタ１１
２１，１１２２はともにオンとなり、バス状態信号１１
４１のレベルがローレベルに変化する。さらに、データ
信号１１３２がハイレベルであれば、ＮＭＯＳトランジ
スタ１１２２はオフとなるが、ＰＭＯＳトランジスタ１
１１１はオンとなり、バス状態信号１１４１のレベルは
ハイレベルを保持する。このように、第４実施の形態で
も、サンプル期間中にデータ信号のハイレベル時にバス
状態信号１１４１をハイレベルに保持することができ
る。
【００５１】図１２の第５実施の形態も同様にサンプル
期間にハイレベル駆動手段であるＰＭＯＳトランジスタ
を駆動してバス状態信号をハイレベルに維持する場合の
実施の形態を示している。この図１２において、データ
信号（ＩＮ）１２３２はＡＮＤ−ＮＯＲゲート１２０２
のＡＮＤゲートの一方の入力端と、ＯＲ−ＡＮＤ−ＮＯ
Ｒゲート１２０３のＯＲゲートの一方の入力端に入力さ
れるようになっている。イネーブル信号（ＥＮ）１２３
３はＡＮＤ−ＮＯＲゲート１２０２のＡＮＤゲートの他
方の入力端と、インバータ１２０１を通してＯＲ−ＡＮ
Ｄ−ＮＯＲゲート１２０３のＯＲゲートの他方の入力端
に入力されるようになっている。
期間にハイレベル駆動手段であるＰＭＯＳトランジスタ
を駆動してバス状態信号をハイレベルに維持する場合の
実施の形態を示している。この図１２において、データ
信号（ＩＮ）１２３２はＡＮＤ−ＮＯＲゲート１２０２
のＡＮＤゲートの一方の入力端と、ＯＲ−ＡＮＤ−ＮＯ
Ｒゲート１２０３のＯＲゲートの一方の入力端に入力さ
れるようになっている。イネーブル信号（ＥＮ）１２３
３はＡＮＤ−ＮＯＲゲート１２０２のＡＮＤゲートの他
方の入力端と、インバータ１２０１を通してＯＲ−ＡＮ
Ｄ−ＮＯＲゲート１２０３のＯＲゲートの他方の入力端
に入力されるようになっている。
【００５２】クロック信号（ＣＬＫ）１２３１はＡＮＤ
−ＮＯＲゲート１２０２のＮＯＲゲートの他方の入力端
に入力されるとともに、ＯＲ−ＡＮＤ−ＮＯＲゲート１
２０３のＮＯＲゲートの一方の入力端に入力されるよう
になっている。ＡＮＤ−ＮＯＲゲート１２０２のＡＮＤ
ゲートの出力はＮＯＲゲート１２０２の一方の入力端に
入力され、このＮＯＲゲートの出力をＰＭＯＳトランジ
スタ１２１１のゲートに印加するようになっている。Ｐ
ＭＯＳトランジスタ１２１１はハイレベル駆動手段を構
成している。ＰＭＯＳトランジスタ１２１１のドレイン
は電源に接続され、ソースはバスとＮＭＯＳトランジス
タ１２２１のドレインに接続されている。
−ＮＯＲゲート１２０２のＮＯＲゲートの他方の入力端
に入力されるとともに、ＯＲ−ＡＮＤ−ＮＯＲゲート１
２０３のＮＯＲゲートの一方の入力端に入力されるよう
になっている。ＡＮＤ−ＮＯＲゲート１２０２のＡＮＤ
ゲートの出力はＮＯＲゲート１２０２の一方の入力端に
入力され、このＮＯＲゲートの出力をＰＭＯＳトランジ
スタ１２１１のゲートに印加するようになっている。Ｐ
ＭＯＳトランジスタ１２１１はハイレベル駆動手段を構
成している。ＰＭＯＳトランジスタ１２１１のドレイン
は電源に接続され、ソースはバスとＮＭＯＳトランジス
タ１２２１のドレインに接続されている。
【００５３】ＯＲ−ＡＮＤ−ＮＯＲゲート１２０３のＮ
ＯＲゲートの出力はＡＮＤゲートの他方の入力端に入力
されるようになっており、このＡＮＤゲートの一方の入
力端には、バス状態信号１２４１が入力されるようにな
っている。ＡＮＤゲートの出力はＮＯＲゲートの他方の
入力端に入力されるようになっており、ＮＯＲゲートの
出力はＮＭＯＳトランジスタ１２２１のゲートに印加す
るようになっている。このＮＭＯＳトランジスタ１２２
１のソースは接地されている。ＮＭＯＳトランジスタ１
２２１はローレベル駆動手段を構成している。また、イ
ンバータ１２０１と、ＡＮＤ−ＮＯＲゲート１２０２
と、ＯＲ−ＡＮＤ−ＮＯＲゲート１２０３とにより制御
手段を構成している。
ＯＲゲートの出力はＡＮＤゲートの他方の入力端に入力
されるようになっており、このＡＮＤゲートの一方の入
力端には、バス状態信号１２４１が入力されるようにな
っている。ＡＮＤゲートの出力はＮＯＲゲートの他方の
入力端に入力されるようになっており、ＮＯＲゲートの
出力はＮＭＯＳトランジスタ１２２１のゲートに印加す
るようになっている。このＮＭＯＳトランジスタ１２２
１のソースは接地されている。ＮＭＯＳトランジスタ１
２２１はローレベル駆動手段を構成している。また、イ
ンバータ１２０１と、ＡＮＤ−ＮＯＲゲート１２０２
と、ＯＲ−ＡＮＤ−ＮＯＲゲート１２０３とにより制御
手段を構成している。
【００５４】この図１２において、クロック信号１２３
１がローレベルの場合には、サンプル期間であり、この
サンプル期間中にイネーブル信号１２３３がハイレベル
のときには、データ信号１２３２のレベルにしたがいバ
ス状態信号１２４１が変わる。すなわち、サンプル期間
中にイネーブル信号１２３３がハイレベルのときにデー
タ信号１２３２がローレベルであれば、ＡＮＤ−ＮＯＲ
ゲート１２０２によりＰＭＯＳトランジスタ１２１１が
オフとなる。このとき、インバータ１２０１と、ＯＲ−
ＡＮＤ−ＮＯＲゲート１２０３によりＮＭＯＳ１２２１
がオンとなり、したがって、バス状態信号１２４１はロ
ーレベルとなる。
１がローレベルの場合には、サンプル期間であり、この
サンプル期間中にイネーブル信号１２３３がハイレベル
のときには、データ信号１２３２のレベルにしたがいバ
ス状態信号１２４１が変わる。すなわち、サンプル期間
中にイネーブル信号１２３３がハイレベルのときにデー
タ信号１２３２がローレベルであれば、ＡＮＤ−ＮＯＲ
ゲート１２０２によりＰＭＯＳトランジスタ１２１１が
オフとなる。このとき、インバータ１２０１と、ＯＲ−
ＡＮＤ−ＮＯＲゲート１２０３によりＮＭＯＳ１２２１
がオンとなり、したがって、バス状態信号１２４１はロ
ーレベルとなる。
【００５５】また、サンプル期間中にイネーブル信号１
２３３がハイレベルで、データ信号１２３２がハイレベ
ルの場合には、上記ＡＮＤ−ＮＯＲゲート１２０２によ
りＰＭＯＳトランジスタ１２２１がオンとなり、ＮＭＯ
Ｓトランジスタ１２２１がオンとなり、バス状態信号１
２４１がローレベルとなる。さらに、イネーブル信号１
２３３がローレベルでデータ信号１２３２もローレベル
の場合には、インバータ１２０１、ＡＮＤ−ＮＯＲゲー
ト１２０３によりＰＭＯＳトランジスタ１２１１はオフ
であり、ＮＭＯＳトランジスタ１２２１はオンとなり、
バス状態信号１２４１はローレベルになる。イネーブル
信号１２３３がローレベルでデータ信号１２３２がハイ
レベルになると、ＡＮＤ−ＮＯＲゲート１２０２により
ＰＭＯＳトランジスタ１２１１がオフとなり、インバー
タ１２０１とＡＮＤ−ＮＯＲゲート１２０３でＮＭＯＳ
トランジスタ１２２１もオフとなり、バス状態信号１２
４１はハイレベルを保持する。
２３３がハイレベルで、データ信号１２３２がハイレベ
ルの場合には、上記ＡＮＤ−ＮＯＲゲート１２０２によ
りＰＭＯＳトランジスタ１２２１がオンとなり、ＮＭＯ
Ｓトランジスタ１２２１がオンとなり、バス状態信号１
２４１がローレベルとなる。さらに、イネーブル信号１
２３３がローレベルでデータ信号１２３２もローレベル
の場合には、インバータ１２０１、ＡＮＤ−ＮＯＲゲー
ト１２０３によりＰＭＯＳトランジスタ１２１１はオフ
であり、ＮＭＯＳトランジスタ１２２１はオンとなり、
バス状態信号１２４１はローレベルになる。イネーブル
信号１２３３がローレベルでデータ信号１２３２がハイ
レベルになると、ＡＮＤ−ＮＯＲゲート１２０２により
ＰＭＯＳトランジスタ１２１１がオフとなり、インバー
タ１２０１とＡＮＤ−ＮＯＲゲート１２０３でＮＭＯＳ
トランジスタ１２２１もオフとなり、バス状態信号１２
４１はハイレベルを保持する。
【００５６】このように上記各実施の形態では、プリチ
ャージ期間にバスをハイレベルにチャージし、サンプル
期間にイネーブル信号がハイレベルのときにデータ信号
に応じてバスを駆動し、イネーブル信号がローレベルの
ときにバスが立ち下がったときにバスの立ち下がり遷移
を加速するようにバスを駆動するダイナミック型として
おり、バスの遷移はハイレベルからローレベルに限定さ
れるために、その検知のための回路規模を小さくするこ
とが可能となる。また、その検知回路が簡単なことか
ら、検知の閾値をハイレベル側にすることによって検知
速度を上げることができ、ダイナミック型のために駆動
能力の大きいＮＭＯトランジスタによるディスチャージ
作用により、回路の遅延を小さくすることが可能とな
る。
ャージ期間にバスをハイレベルにチャージし、サンプル
期間にイネーブル信号がハイレベルのときにデータ信号
に応じてバスを駆動し、イネーブル信号がローレベルの
ときにバスが立ち下がったときにバスの立ち下がり遷移
を加速するようにバスを駆動するダイナミック型として
おり、バスの遷移はハイレベルからローレベルに限定さ
れるために、その検知のための回路規模を小さくするこ
とが可能となる。また、その検知回路が簡単なことか
ら、検知の閾値をハイレベル側にすることによって検知
速度を上げることができ、ダイナミック型のために駆動
能力の大きいＮＭＯトランジスタによるディスチャージ
作用により、回路の遅延を小さくすることが可能とな
る。
【００５７】次に、この発明の第６実施の形態について
説明する。図１３以降の実施の形態の場合には、サンプ
ル期間にイネーブル信号がローレベルのときにバス状態
信号の立ち上がり遷移を加速するようにハイレベル駆動
手段を制御するようにしている。図１３は第６実施の形
態の構成を示す回路図である。この図１３において、ク
ロック信号（ＣＬＫ）１３３１はＰＭＯＳトランジスタ
１３１１とＮＭＯＳトランジスタ１３２１のゲートに印
加されるようになっている。データ信号（ＩＮ）１３３
２はＡＮＤ−ＮＯＲゲート１３０１のＡＮＤゲートの一
方の入力端に入力されるようになっている。このＡＮＤ
ゲートの他方の入力端には、イネーブル信号（ＥＮ）１
３３３が入力されるようになっている。
説明する。図１３以降の実施の形態の場合には、サンプ
ル期間にイネーブル信号がローレベルのときにバス状態
信号の立ち上がり遷移を加速するようにハイレベル駆動
手段を制御するようにしている。図１３は第６実施の形
態の構成を示す回路図である。この図１３において、ク
ロック信号（ＣＬＫ）１３３１はＰＭＯＳトランジスタ
１３１１とＮＭＯＳトランジスタ１３２１のゲートに印
加されるようになっている。データ信号（ＩＮ）１３３
２はＡＮＤ−ＮＯＲゲート１３０１のＡＮＤゲートの一
方の入力端に入力されるようになっている。このＡＮＤ
ゲートの他方の入力端には、イネーブル信号（ＥＮ）１
３３３が入力されるようになっている。
【００５８】このＡＮＤゲートのの出力はＮＯＲゲート
の一方の入力端に入力され、ＮＯＲゲートの他方の入力
端には、バス状態信号１３４１が入力されるようになっ
ている。ＮＯＲゲートの出力、すなわち、ＡＮＤ−ＮＯ
Ｒゲート１３０１の出力はＰＭＯＳトランジスタ１３１
２のゲートに入力されている。このＡＮＤ−ＮＯＲゲー
ト１３０１は制御手段を構成している。
の一方の入力端に入力され、ＮＯＲゲートの他方の入力
端には、バス状態信号１３４１が入力されるようになっ
ている。ＮＯＲゲートの出力、すなわち、ＡＮＤ−ＮＯ
Ｒゲート１３０１の出力はＰＭＯＳトランジスタ１３１
２のゲートに入力されている。このＡＮＤ−ＮＯＲゲー
ト１３０１は制御手段を構成している。
【００５９】上記ＰＭＰＯＳトランジスタ１３１１のド
レインは電源に接続されており、そのソースはＰＭＯＳ
トランジスタ１３１２のドレインに接続されている。Ｐ
ＭＯＳトランジスタ１３１２のソースとＮＭＯＳトラン
ジスタ１３２１のドレインが直結され，かつバスに接続
されている。ＮＭＯＳトランジスタ１３２１のソースは
接地されている。前記ＰＭＯＳトランジスタ１３１１，
１３２１はハイレベル駆動手段を構成し、ＮＭＯＳトラ
ンジスタ１３２１はローレベル駆動手段を構成してい
る。かくして、信号変化加速バス駆動回路１３００を構
成している。
レインは電源に接続されており、そのソースはＰＭＯＳ
トランジスタ１３１２のドレインに接続されている。Ｐ
ＭＯＳトランジスタ１３１２のソースとＮＭＯＳトラン
ジスタ１３２１のドレインが直結され，かつバスに接続
されている。ＮＭＯＳトランジスタ１３２１のソースは
接地されている。前記ＰＭＯＳトランジスタ１３１１，
１３２１はハイレベル駆動手段を構成し、ＮＭＯＳトラ
ンジスタ１３２１はローレベル駆動手段を構成してい
る。かくして、信号変化加速バス駆動回路１３００を構
成している。
【００６０】図１４は図１３に示した信号変化加速バス
駆動回路を複数用いたバス駆動系の構成を示すブロック
図である。この図１４において、信号変化加速バス駆動
回路１３００−０，１３００−２，１３００−３，１３
００−１の４個がバスを介して接続されており、信号変
化加速バス駆動回路１３００−２と１３００−３はデー
タ信号とイネーブル信号はＧＮＤに接続されている。信
号変化加速バス駆動回路１３００−０，１３００−２，
１３００−３，１３００−１には、それぞれクロック信
号１３３１が入力されるようにしており、信号変化加速
バス駆動回路１３００−０と１３００−１には、データ
信号（ＩＮ−０）１３３２−０，（ＩＮ−１）１３３１
−１が入力されるようになっている。
駆動回路を複数用いたバス駆動系の構成を示すブロック
図である。この図１４において、信号変化加速バス駆動
回路１３００−０，１３００−２，１３００−３，１３
００−１の４個がバスを介して接続されており、信号変
化加速バス駆動回路１３００−２と１３００−３はデー
タ信号とイネーブル信号はＧＮＤに接続されている。信
号変化加速バス駆動回路１３００−０，１３００−２，
１３００−３，１３００−１には、それぞれクロック信
号１３３１が入力されるようにしており、信号変化加速
バス駆動回路１３００−０と１３００−１には、データ
信号（ＩＮ−０）１３３２−０，（ＩＮ−１）１３３１
−１が入力されるようになっている。
【００６１】図１５は図１４の各部の信号波形を示して
おり、図１５（Ａ）はクロック信号、図１５（Ｂ）は信
号変化加速バス駆動回路１３００−０に印加するデータ
信号ＩＮ−０，図１５（Ｃ）は信号変化加速バス駆動回
路１３００−０に印加する印加するイネーブル信号ＥＮ
−０，図１５（Ｄ）は信号変化加速バス駆動回路１３０
０−０に印加するＰＭＯＳトランジスタ１３１１のゲー
ト信号ＥＮＰ０−０，図１５（Ｅ）は信号変化加速バス
駆動回路１３００−１のＰＭＯＳトランジスタのゲート
信号ＥＮＰ１−０、図１５（Ｆ）は信号変化加速バス駆
動回路１３００−０のＮＭＯＳトランジスタ１３２１の
ゲート信号ＥＮＮ−０，図１５（Ｇ）はバス状態信号１
３４１、図１５（Ｈ）は信号変化加速バス駆動回路１３
００−１に印加するデータ信号ＩＮ−１，図１５（Ｉ）
は信号変化加速バス駆動回路１３００−１に印加するイ
ネーブル信号ＥＮ−１をそれぞれ示している。
おり、図１５（Ａ）はクロック信号、図１５（Ｂ）は信
号変化加速バス駆動回路１３００−０に印加するデータ
信号ＩＮ−０，図１５（Ｃ）は信号変化加速バス駆動回
路１３００−０に印加する印加するイネーブル信号ＥＮ
−０，図１５（Ｄ）は信号変化加速バス駆動回路１３０
０−０に印加するＰＭＯＳトランジスタ１３１１のゲー
ト信号ＥＮＰ０−０，図１５（Ｅ）は信号変化加速バス
駆動回路１３００−１のＰＭＯＳトランジスタのゲート
信号ＥＮＰ１−０、図１５（Ｆ）は信号変化加速バス駆
動回路１３００−０のＮＭＯＳトランジスタ１３２１の
ゲート信号ＥＮＮ−０，図１５（Ｇ）はバス状態信号１
３４１、図１５（Ｈ）は信号変化加速バス駆動回路１３
００−１に印加するデータ信号ＩＮ−１，図１５（Ｉ）
は信号変化加速バス駆動回路１３００−１に印加するイ
ネーブル信号ＥＮ−１をそれぞれ示している。
【００６２】次に、図１３、図１４に示す第６実施の形
態の動作について図１５の波形図を参照しながら説明す
る。この第６実施の形態では、図１５（Ａ）に示すクロ
ック信号１３３１がハイレベルの場合には、プリディス
チャージ期間であり、信号変化加速バス駆動回路１３０
０−０〜１３００−３の各ＮＭＯＳトランジスタ１３２
１がオンし、図１５（Ｇ）に示すように、バス状態信号
１３４１はローレベルになる。また、クロック信号１３
３１がローレベルになると、サンプリング期間であり、
このサンプリング期間において、信号変化加速バス駆動
回路１３００−０に印加する図１５（Ｃ）に示すイネー
ブル信号ＥＮ−０がハイレベルのときは、信号変化加速
バス駆動回路１３００−０に印加する図１５（Ｂ）に示
すデータ信号ＩＮ−０にしたがい、バス状態信号１３４
１が決定される。
態の動作について図１５の波形図を参照しながら説明す
る。この第６実施の形態では、図１５（Ａ）に示すクロ
ック信号１３３１がハイレベルの場合には、プリディス
チャージ期間であり、信号変化加速バス駆動回路１３０
０−０〜１３００−３の各ＮＭＯＳトランジスタ１３２
１がオンし、図１５（Ｇ）に示すように、バス状態信号
１３４１はローレベルになる。また、クロック信号１３
３１がローレベルになると、サンプリング期間であり、
このサンプリング期間において、信号変化加速バス駆動
回路１３００−０に印加する図１５（Ｃ）に示すイネー
ブル信号ＥＮ−０がハイレベルのときは、信号変化加速
バス駆動回路１３００−０に印加する図１５（Ｂ）に示
すデータ信号ＩＮ−０にしたがい、バス状態信号１３４
１が決定される。
【００６３】信号変化加速バス駆動回路１３００−０〜
１３００−３に印加される各イネーブル信号ＥＮ−０〜
ＥＮ−３のうちハイレベルになるのは一つであり、信号
変化加速バス駆動回路１３００−０に印加されるイネー
ブル信号ＥＮ−０がハイレベルであり、信号変化加速バ
ス駆動回路１３００−１〜１３００−３に印加されるイ
ネーブル信号ＥＮ−１〜ＥＮ−３はローレベルである
が、信号変化加速バス駆動回路１３００−０に印加され
るデータ信号ＩＮ−０がハイレベルでＡＮＤ−ＮＯＲゲ
ート１３０１によりＰＭＯＳトランジスタ１３１２がオ
ンとなる。このとき、クロック信号１３１１はローレベ
ルであり、ＰＭＯＳトランジスタ１３１１もオンとな
る。したがって、バス状態信号１３４１はローレベルか
らハイレベルになる。
１３００−３に印加される各イネーブル信号ＥＮ−０〜
ＥＮ−３のうちハイレベルになるのは一つであり、信号
変化加速バス駆動回路１３００−０に印加されるイネー
ブル信号ＥＮ−０がハイレベルであり、信号変化加速バ
ス駆動回路１３００−１〜１３００−３に印加されるイ
ネーブル信号ＥＮ−１〜ＥＮ−３はローレベルである
が、信号変化加速バス駆動回路１３００−０に印加され
るデータ信号ＩＮ−０がハイレベルでＡＮＤ−ＮＯＲゲ
ート１３０１によりＰＭＯＳトランジスタ１３１２がオ
ンとなる。このとき、クロック信号１３１１はローレベ
ルであり、ＰＭＯＳトランジスタ１３１１もオンとな
る。したがって、バス状態信号１３４１はローレベルか
らハイレベルになる。
【００６４】これにともない、信号変化加速バス駆動回
路１３００−１〜１３００−３の各ＰＭＯＳトランジス
タ１３１１と１３１２もオンとなり、バス状態信号１３
４１の立ち上がりを加速する。また、サンプル期間にお
いて、信号変化加速バス駆動回路１３００−０に印加す
るイネーブル信号ＥＮ−０がハイレベルであって、デー
タ信号ＩＮ−０が図１５（Ｂ）に示すようにローレベル
の場合には、ＡＮＤ−ＮＯＲゲート１３０１によりＰＭ
ＯＳトランジスタ１３１２がオンとなり、バス状態信号
１３４１をローレベルを保持する。
路１３００−１〜１３００−３の各ＰＭＯＳトランジス
タ１３１１と１３１２もオンとなり、バス状態信号１３
４１の立ち上がりを加速する。また、サンプル期間にお
いて、信号変化加速バス駆動回路１３００−０に印加す
るイネーブル信号ＥＮ−０がハイレベルであって、デー
タ信号ＩＮ−０が図１５（Ｂ）に示すようにローレベル
の場合には、ＡＮＤ−ＮＯＲゲート１３０１によりＰＭ
ＯＳトランジスタ１３１２がオンとなり、バス状態信号
１３４１をローレベルを保持する。
【００６５】また、このサンプル期間において、信号変
化加速バス駆動回路１３００−１に印加される図１５
（Ｉ）に示すように、イネーブル信号ＥＮ−１がローレ
ベルのときは、信号変化加速バス駆動回路１３００−１
に印加される図１５（Ｈ）に示すように、データ信号Ｉ
Ｎ−１にしたがいバス状態信号１３４１が決定される。
信号変化加速バス駆動回路１３００−０，１３００−
２，１３００−３に印加される各イネーブル信号はロー
レベルであるが、信号変化加速バス駆動回路１３００−
１に印加されるデータ信号ＩＮ−１がハイレベルであ
り、信号変化加速バス駆動回路１３００−１のＡＮＤ−
ＮＯＲゲート１３０１によりＰＭＯＳトランジスタ１３
１２がオンとなり（ＰＭＯＳトランジスタ１３１１はク
ロック信号がローレベルであるからオンになってい
る）、バス状態信号１３４１がローレベルからハイレベ
ルになる。
化加速バス駆動回路１３００−１に印加される図１５
（Ｉ）に示すように、イネーブル信号ＥＮ−１がローレ
ベルのときは、信号変化加速バス駆動回路１３００−１
に印加される図１５（Ｈ）に示すように、データ信号Ｉ
Ｎ−１にしたがいバス状態信号１３４１が決定される。
信号変化加速バス駆動回路１３００−０，１３００−
２，１３００−３に印加される各イネーブル信号はロー
レベルであるが、信号変化加速バス駆動回路１３００−
１に印加されるデータ信号ＩＮ−１がハイレベルであ
り、信号変化加速バス駆動回路１３００−１のＡＮＤ−
ＮＯＲゲート１３０１によりＰＭＯＳトランジスタ１３
１２がオンとなり（ＰＭＯＳトランジスタ１３１１はク
ロック信号がローレベルであるからオンになってい
る）、バス状態信号１３４１がローレベルからハイレベ
ルになる。
【００６６】これにともない、信号変化加速バス駆動回
路１３００−０，１３００−２，１３００−３の各ＰＭ
ＯＳトランジスタ１３１１，１３１２がともにオンとな
りバス状態信号１３４１のレベルの立ち上がりを加速す
る。また、サンプリング期間中に信号変化加速バス駆動
回路１３００−０，１３００−２，１３００−３に印加
される各イネーブル信号はローレベルであるが、信号変
化加速バス駆動回路１３００−１に入力されるデータ信
号ＩＮ−１がハイレベルの場合には、ＡＮＤ−ＮＯＲゲ
ート１３０１によりＰＭＯＳトランジスタ１３１２がオ
ンとなり、このときＰＭＯＳトランジスタ１３１１もオ
ンとなっているから、バス状態信号１３４１はハイレベ
ルを保持する。
路１３００−０，１３００−２，１３００−３の各ＰＭ
ＯＳトランジスタ１３１１，１３１２がともにオンとな
りバス状態信号１３４１のレベルの立ち上がりを加速す
る。また、サンプリング期間中に信号変化加速バス駆動
回路１３００−０，１３００−２，１３００−３に印加
される各イネーブル信号はローレベルであるが、信号変
化加速バス駆動回路１３００−１に入力されるデータ信
号ＩＮ−１がハイレベルの場合には、ＡＮＤ−ＮＯＲゲ
ート１３０１によりＰＭＯＳトランジスタ１３１２がオ
ンとなり、このときＰＭＯＳトランジスタ１３１１もオ
ンとなっているから、バス状態信号１３４１はハイレベ
ルを保持する。
【００６７】次に、この発明の第７実施の形態について
説明する図１６は第７実施の形態の構成を示す回路図で
ある。この図１６において、クロック信号（ＣＬＫ）１
６３１はＰＭＯＳトランジスタ１６１のゲートに印加さ
れるようになっているとともに、ＮＭＯＳトランジスタ
１６２１のゲートに印加されるようになっている。デー
タ信号（ＩＮ）１６３２はＡＮＤ−ＮＯＲゲート１６０
２のＡＮＤゲートの一方の入力端に入力されるようにな
っているとともに、ＮＯＲゲート１６０３の一方に入力
端に入力されるようになっている。
説明する図１６は第７実施の形態の構成を示す回路図で
ある。この図１６において、クロック信号（ＣＬＫ）１
６３１はＰＭＯＳトランジスタ１６１のゲートに印加さ
れるようになっているとともに、ＮＭＯＳトランジスタ
１６２１のゲートに印加されるようになっている。デー
タ信号（ＩＮ）１６３２はＡＮＤ−ＮＯＲゲート１６０
２のＡＮＤゲートの一方の入力端に入力されるようにな
っているとともに、ＮＯＲゲート１６０３の一方に入力
端に入力されるようになっている。
【００６８】イネーブル信号（ＥＮ）１６３２はＡＮＤ
−ＮＯＲゲート１６０２のＡＮＤゲートの他方の入力端
に入力されるようになっているとともに、インバータ１
６０１を通してＮＯＲゲート１６０３の他方の入力端に
入力されるようになっている。ＡＮＤ−ＮＯＲゲート１
６０２のＮＯＲゲートの他方の入力端には、バス状態信
号１６４１が入力されるようになっている。ＡＮＤ−Ｎ
ＯＲゲート１６０２のＮＯＲゲートの出力はＰＭＯＳト
ランジスタ１６１２のゲートに印加されるようになって
いる。
−ＮＯＲゲート１６０２のＡＮＤゲートの他方の入力端
に入力されるようになっているとともに、インバータ１
６０１を通してＮＯＲゲート１６０３の他方の入力端に
入力されるようになっている。ＡＮＤ−ＮＯＲゲート１
６０２のＮＯＲゲートの他方の入力端には、バス状態信
号１６４１が入力されるようになっている。ＡＮＤ−Ｎ
ＯＲゲート１６０２のＮＯＲゲートの出力はＰＭＯＳト
ランジスタ１６１２のゲートに印加されるようになって
いる。
【００６９】上記ＮＯＲゲート１６０３の出力はＮＭＯ
Ｓトランジスタ１６２２のゲートに印加されるようにな
っている。ＡＮＤ−ＮＯＲゲート１６０２と、インバー
タ１６０１と、ＮＯＲゲート１６０３は制御手段を構成
し、ＰＭＯＳトランジスタ１６１１と１６１２とにより
ハイレベル駆動手段を構成し、ＮＭＯＳトランジスタ１
６２１と１６２２とにより、ローレベル駆動手段を構成
している。
Ｓトランジスタ１６２２のゲートに印加されるようにな
っている。ＡＮＤ−ＮＯＲゲート１６０２と、インバー
タ１６０１と、ＮＯＲゲート１６０３は制御手段を構成
し、ＰＭＯＳトランジスタ１６１１と１６１２とにより
ハイレベル駆動手段を構成し、ＮＭＯＳトランジスタ１
６２１と１６２２とにより、ローレベル駆動手段を構成
している。
【００７０】ＰＭＯＳトランジスタ１６１１のドレイン
は電源に接続されており、そのソースはＰＭＯＳトラン
ジスタ１６１２のドレインに接続され、ＰＭＯＳトラン
ジスタ１６１２のソースはバスに接続されている。ＮＭ
ＯＳトランジスタ１６２１，１６２２の各ドレインはバ
スに接続され、ＮＭＯＳトランジスタ１６２１，１６２
２の各ソースは接地されている。
は電源に接続されており、そのソースはＰＭＯＳトラン
ジスタ１６１２のドレインに接続され、ＰＭＯＳトラン
ジスタ１６１２のソースはバスに接続されている。ＮＭ
ＯＳトランジスタ１６２１，１６２２の各ドレインはバ
スに接続され、ＮＭＯＳトランジスタ１６２１，１６２
２の各ソースは接地されている。
【００７１】この図１６の実施の形態では、クロック信
号１６３１がハイレベルの場合には、プリディスチャー
ジ期間であり、ＰＭＯＳトランジスタ１６１１がオフ
で、ＮＭＯＳトランジスタ１６２１がオンとなり、バス
状態信号１６４１がローレベルとなる。次に、サンプリ
ング期間にクロック信号１６３１がロ−レベルであり、
ＰＭＯＳトランジスタ１６１１がオンとなり、ＮＭＯＳ
トランジスタ１６２１がオフとなる。また、このサンプ
リング期間において、イネーブル信号１６３３がハイレ
ベルの場合には、データ信号１６３２がハイレベルであ
れば、ＡＮＤ−ＮＯＲゲート１６０２によりＰＭＯＳト
ランジスタ１６１２がオンとなる。
号１６３１がハイレベルの場合には、プリディスチャー
ジ期間であり、ＰＭＯＳトランジスタ１６１１がオフ
で、ＮＭＯＳトランジスタ１６２１がオンとなり、バス
状態信号１６４１がローレベルとなる。次に、サンプリ
ング期間にクロック信号１６３１がロ−レベルであり、
ＰＭＯＳトランジスタ１６１１がオンとなり、ＮＭＯＳ
トランジスタ１６２１がオフとなる。また、このサンプ
リング期間において、イネーブル信号１６３３がハイレ
ベルの場合には、データ信号１６３２がハイレベルであ
れば、ＡＮＤ−ＮＯＲゲート１６０２によりＰＭＯＳト
ランジスタ１６１２がオンとなる。
【００７２】このとき、インバータ１６０１とＮＯＲゲ
ート１６０３とにより、ＮＭＯＳトランジスタ１６２２
もオフとなる。したがって、このときバス状態信号１６
４１はハイレベルを保持している。このイネーブル信号
１６３３がハイレベルで、データ信号１６３２がローレ
ベルであれば、ＡＮＤ−ＮＯＲゲート１６０２によりＰ
ＭＯＳトランジスタ１６１２がオフとなる。また、イン
バータ１６０１とＮＯＲゲート１６０３とにより、ＮＭ
ＯＳトランジスタ１６２２がオンとなり、その結果、バ
ス状態信号１６４１はローレベルとなる。
ート１６０３とにより、ＮＭＯＳトランジスタ１６２２
もオフとなる。したがって、このときバス状態信号１６
４１はハイレベルを保持している。このイネーブル信号
１６３３がハイレベルで、データ信号１６３２がローレ
ベルであれば、ＡＮＤ−ＮＯＲゲート１６０２によりＰ
ＭＯＳトランジスタ１６１２がオフとなる。また、イン
バータ１６０１とＮＯＲゲート１６０３とにより、ＮＭ
ＯＳトランジスタ１６２２がオンとなり、その結果、バ
ス状態信号１６４１はローレベルとなる。
【００７３】次に、イネーブル信号１６３３がローレベ
ルでデータ信号１６３２がハイレベルの場合には、ＡＮ
Ｄ−ＮＯＲゲート１６０２によりＰＭＯＳトランジスタ
１６１２がオンとなる。このとき、インバータ１６０１
とＮＯＲゲート１６０３とによりＮＭＯＳトランジスタ
１６２２がオフとなり、かつローレベルのクロック信号
によりＮＭＯＳトランジスタ１６２１もオフであるか
ら、バス状態信号１６４１はハイレベルに保持されてい
る。また、データ信号１６３２がローレベルの場合に
は、ＰＭＯＳトランジスタ１６１２はＡＮＤ−ＮＯＲゲ
ート１６０２によりオフとなり、このとき、インバータ
１６０１とＮＯＲゲート１６０３とにより、ＮＭＯＳト
ランジスタ１６２２もオフであり、バス状態信号１６４
１はそのままの状態を保持している。
ルでデータ信号１６３２がハイレベルの場合には、ＡＮ
Ｄ−ＮＯＲゲート１６０２によりＰＭＯＳトランジスタ
１６１２がオンとなる。このとき、インバータ１６０１
とＮＯＲゲート１６０３とによりＮＭＯＳトランジスタ
１６２２がオフとなり、かつローレベルのクロック信号
によりＮＭＯＳトランジスタ１６２１もオフであるか
ら、バス状態信号１６４１はハイレベルに保持されてい
る。また、データ信号１６３２がローレベルの場合に
は、ＰＭＯＳトランジスタ１６１２はＡＮＤ−ＮＯＲゲ
ート１６０２によりオフとなり、このとき、インバータ
１６０１とＮＯＲゲート１６０３とにより、ＮＭＯＳト
ランジスタ１６２２もオフであり、バス状態信号１６４
１はそのままの状態を保持している。
【００７４】
【発明の効果】以上のように、この発明によれば、サン
プル期間にイネーブル信号がハイレベルのときにデータ
信号のレベルに応じてバスを駆動し、イネーブル信号が
ローレベルのときにバス状態信号が立ち下がったときに
バス状態信号の立ち下がり遷移を加速するようにバスの
駆動制御を行うようにし、またバス状態信号の立ち上が
り遷移を加速するようにハイレベル駆動手段を制御する
ようにしたので、ダイナミック化により信号の変化する
方向が一意に決まり、バスの変化を検知するための記憶
回路が不要になる。したがって、回路規模を小さくでき
ることである。また、ダイナミック化により回路構成が
簡単になり、信号の変化が一意に決まるため、バス遷移
検知のためのしきい値をずらすことが可能であり、高速
検知が可能になる。これにともない、回路遅延を小さく
できる。
プル期間にイネーブル信号がハイレベルのときにデータ
信号のレベルに応じてバスを駆動し、イネーブル信号が
ローレベルのときにバス状態信号が立ち下がったときに
バス状態信号の立ち下がり遷移を加速するようにバスの
駆動制御を行うようにし、またバス状態信号の立ち上が
り遷移を加速するようにハイレベル駆動手段を制御する
ようにしたので、ダイナミック化により信号の変化する
方向が一意に決まり、バスの変化を検知するための記憶
回路が不要になる。したがって、回路規模を小さくでき
ることである。また、ダイナミック化により回路構成が
簡単になり、信号の変化が一意に決まるため、バス遷移
検知のためのしきい値をずらすことが可能であり、高速
検知が可能になる。これにともない、回路遅延を小さく
できる。
【図１】この本発明による信号変化加速バス駆動回路の
第１の実施の形態の構成を示すブロック図である。
第１の実施の形態の構成を示すブロック図である。
【図２】図１の信号変化加速バス駆動回路の具体的な回
路構成を示す回路図である。
路構成を示す回路図である。
【図３】図２の信号変化加速バス駆動回路を複数用いた
バス駆動系を示すブロック図である。
バス駆動系を示すブロック図である。
【図４】図２の信号変化加速バス駆動回路と図３のバス
駆動系の動作を説明するための信号波形図である。
駆動系の動作を説明するための信号波形図である。
【図５】この発明による信号変化加速バス駆動回路の第
２実施の形態の構成を示す回路図である。
２実施の形態の構成を示す回路図である。
【図６】図５の信号変化加速バス駆動回路を複数用いた
バス駆動系を示すブロック図である。
バス駆動系を示すブロック図である。
【図７】図５の信号変化加速バス駆動回路と図６のバス
駆動系の動作を説明するための信号波形図である。
駆動系の動作を説明するための信号波形図である。
【図８】この発明による信号変化加速バス駆動回路の第
３実施の形態の構成を示す回路図である。
３実施の形態の構成を示す回路図である。
【図９】図８の信号変化加速バス駆動回路を複数用いた
バス駆動系を示すブロック図である。
バス駆動系を示すブロック図である。
【図１０】図８の信号変化加速バス駆動回路と図９のバ
ス駆動系の動作を説明するための信号波形図である。
ス駆動系の動作を説明するための信号波形図である。
【図１１】この発明による信号変化加速バス駆動回路の
第４実施の形態の構成を示す回路図である。
第４実施の形態の構成を示す回路図である。
【図１２】この発明による信号変化加速バス駆動回路の
第５実施の形態の構成を示す回路図である。
第５実施の形態の構成を示す回路図である。
【図１３】この発明による信号変化加速バス駆動回路の
第６実施の形態の構成を示す回路図である。
第６実施の形態の構成を示す回路図である。
【図１４】図１３の信号変化加速バス駆動回路を複数用
いたバス駆動系を示すブロック図である。
いたバス駆動系を示すブロック図である。
【図１５】図１３の信号変化加速バス駆動回路と図１４
のバス駆動系の動作を説明するための信号波形図であ
る。
のバス駆動系の動作を説明するための信号波形図であ
る。
【図１６】この発明による信号変化加速バス駆動回路の
第７実施の形態の構成を示す回路図である。
第７実施の形態の構成を示す回路図である。
【図１７】従来の信号変化加速バス駆動回路の構成を示
す回路図である。
す回路図である。
１００，２００，２００−０〜２００−３，５００，５
００−０〜５００−３，８００，８００−０〜８００−
３，１３００，１３００−０〜１３００−３……信号変
化加速バス駆動回路、１０１……制御手段、１１１……
ハイレベル駆動手段、１２１……ローレベル駆動手段、
２０１，２０２，５０１，５０２，８０１，８０２，１
１０１，１１０２，１２０１，１６０１……インバー
タ、２０３，８０４，１１０４……ＯＲ−ＮＡＮＤゲー
ト、２１１，５１１，８１１，８１２，１１１１，１３
１１，１３１２，１６１１，１６１２……ＰＭＯＳトラ
ンジスタ、２２１，２２２，５２１，８２１，８２２，
１１２１，１１２２，１３２１１６２１，１６２２……
ＮＭＯＳトランジスタ、５０３，１２０３……ＯＲ−Ａ
ＮＤ−ＮＯＲゲート、８０３……ＮＡＮＤゲート、１１
０３，１２０２，１３０１，１６０２……ＡＮＤ−ＮＯ
Ｒゲート、１６０３……ＮＯＲゲート。
００−０〜５００−３，８００，８００−０〜８００−
３，１３００，１３００−０〜１３００−３……信号変
化加速バス駆動回路、１０１……制御手段、１１１……
ハイレベル駆動手段、１２１……ローレベル駆動手段、
２０１，２０２，５０１，５０２，８０１，８０２，１
１０１，１１０２，１２０１，１６０１……インバー
タ、２０３，８０４，１１０４……ＯＲ−ＮＡＮＤゲー
ト、２１１，５１１，８１１，８１２，１１１１，１３
１１，１３１２，１６１１，１６１２……ＰＭＯＳトラ
ンジスタ、２２１，２２２，５２１，８２１，８２２，
１１２１，１１２２，１３２１１６２１，１６２２……
ＮＭＯＳトランジスタ、５０３，１２０３……ＯＲ−Ａ
ＮＤ−ＮＯＲゲート、８０３……ＮＡＮＤゲート、１１
０３，１２０２，１３０１，１６０２……ＡＮＤ−ＮＯ
Ｒゲート、１６０３……ＮＯＲゲート。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−138612（ＪＰ，Ａ) 特開 平５−55893（ＪＰ，Ａ) 特開 平６−112802（ＪＰ，Ａ) 特開 平８−116249（ＪＰ，Ａ) 特開 平11−55094（ＪＰ，Ａ) 特開 平10−190436（ＪＰ，Ａ) 特開 平７−288465（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70 H03K 19/096
Claims (11)
- 【請求項１】 ハイレベルおよびローレベルの一方でプ
リチャージ期間を、他方でサンプル期間をそれぞれ示す
クロック信号と、データを示すデータ信号と、イネーブ
ル信号と、バス状態信号とを入力する制御手段と、 駆動時に前記バス状態信号をチャージしてハイレベルに
するハイレベル駆動手段と、 駆動時に前記バス状態信号をディスチャージしてローレ
ベルにするローレベル駆動手段とを備え、 前記制御手段は、前記クロック信号が前記プリチャージ
期間を示している間、 前記ハイレベル駆動手段を駆動
し、前記クロック信号が前記サンプル期間を示している
間、前記イネーブル信号がローレベルのときに前記バス
状態信号の立ち下がり遷移を加速するように前記ローレ
ベル駆動手段を制御する、 ことを特徴とする信号変化加速バス駆動回路。 - 【請求項２】 前記制御手段は、前記クロック信号が前
記サンプル期間を示している間、前記イネーブル信号が
ハイレベルでかつ、前記データ信号がハイレベルのとき
に前記ハイレベル駆動手段を駆動させることを特徴とす
る請求項１記載の信号変化加速バス駆動回路。 - 【請求項３】 前記クロック信号は、ハイレベルで前記
プリチャージ期間を、ローレベルで前記サンプル期間を
それぞれ示すものであり、 前記ハイレベル駆動手段は、ハイレベルに相当する電源
と前記バス状態信号が伝達されるバスとの間に出力端が
接続されたＰＭＯＳトランジスタからなり、 前記ローレベル駆動手段は、前記バスとローレベルに相
当するアースとの間にそれぞれの出力端が直列に接続さ
れた第１ＮＭＯＳトランジスタと第２ＮＭＯＳトランジ
スタとからなり、 前記制御手段は、前記クロック信号を反転する第１イン
バータと、前記イネーブル信号を反転する第２インバー
タと、前記第２インバータの出力信号と前記データ信号
との論理和をとるＯＲゲートとこのＯＲゲートの出力信
号と前記バスのバス状態信号とのＮＡＮＤ論理をとるＮ
ＡＮＤゲートとから構成されるＯＲ−ＮＡＮＤゲートと
からなり、 前記制御手段による前記ハイレベル駆動手段の駆動は、
前記第１インバータによって反転された前記クロック信
号によって前記ＰＭＯＳトランジスタがオンされること
によって行なわれ、 前記制御手段による前記ローレベル駆動手段の駆動は、
前記ＯＲ−ＮＡＮＤゲートの出力信号によって前記第１
ＮＭＯＳトランジスタがオンされるとともに、前記第１
インバータによって反転された前記クロック信号によっ
て前記第２ＮＭＯＳトランジスタがオンされることによ
って行なわれる、 ことを特徴とする請求項１記載の信号変化加速バス駆動
回路。 - 【請求項４】 前記クロック信号は、ハイレベルで前記
プリチャージ期間を、ローレベルで前記サンプル期間を
それぞれ示すものであり、 前記ハイレベル駆動手段は、ハイレベルに相当する電源
と前記バス状態信号が伝達されるバスとの間に出力端が
接続されたＰＭＯＳトランジスタからなり、 前記ローレベル駆動手段は、前記バスとローレベルに相
当するアースとの間に出力端が接続される１個のＮＭＯ
Ｓトランジスタからなり、 前記制御手段は、前記クロック信号を反転する第１イン
バータと、前記イネーブル信号を反転する第２インバー
タと、前記第２インバータの出力信号と前記データ信号
との論理和をとるＯＲゲートとこのＯＲゲートの出力信
号と前記バスのバス状態信号との論理積をとるＡＮＤゲ
ートとこのＡＮＤゲートの出力信号と前記クロック信号
とのＮＯＲ論理をとるＯＲ−ＡＮＤ−ＮＯＲゲートとか
らなり、前記制御手段による前記ハイレベル駆動手段の駆動は、
前記第１インバータによって反転された前記クロック信
号によって前記ＰＭＯＳトランジスタがオンされること
によって行なわれ、 前記制御手段による前記ローレベル駆動手段の駆動は、
前記ＯＲ−ＡＮＤ−ＮＯＲゲートの出力信号によって前
記第２ＰＭＯＳトランジスタがオンされることによって
行なわれる、 ことを特徴とする請求項１記載の信号変化加速バス駆動
回路。 - 【請求項５】 前記クロック信号は、ハイレベルで前記
プリチャージ期間を、ローレベルで前記サンプル期間を
それぞれ示すものであり、 前記ハイレベル駆動手段は、ハイレベルに相当する電源
と前記バス状態信号が伝達されるバスとの間に出力端の
それぞれが並列に接続された第１ＰＭＯＳトランジスタ
と第２ＰＭＯＳトランジスタとからなり、 前記ローレベル駆動手段は、前記バスとローレベルに相
当するアースとの間にそれぞれの出力端が直列に接続さ
れた第１ＮＭＯＳトランジスタと第２ＮＭＯＳトランジ
スタとからなり、 前記制御手段は、前記クロック信号を反転する第１イン
バータと、前記イネーブル信号を反転する第２インバー
タと、前記イネーブル信号と前記データ信号とのＮＡＮ
Ｄ論理をとる第１ＮＡＮＤゲートと、前記第２インバー
タの出力信号と前記データ信号との論理和をとるＯＲゲ
ートとこのＯＲゲートの出力信号と前記バスのバス状態
信号とのＮＡＮＤ論理をとる第２ＮＡＮＤゲートとで構
成されたＯＲ−ＮＡＮＤゲートとからなり、 前記制御手段による前記ハイレベル駆動手段の駆動は、
前記第１インバータによって反転された前記クロック信
号によって前記第１ＰＭＯＳトランジスタがオンされる
とともに、前記第１ＮＡＮＤゲートの出力信号によって
前記第２ＰＭＯＳがオンされることによって行なわれ、 前記制御手段による前記ローレベル駆動手段の駆動は、
前記ＯＲ−ＮＡＮＤゲートの出力信号によって前記第１
ＮＭＯＳトランジスタがオンされるとともに、前記第１
インバータによって反転された前記クロック信号によっ
て前記第２ＮＭＯＳトランジスタがオンされることによ
って行なわれる、 ことを特徴とする請求項１記載の信号変化加速バス駆動
回路。 - 【請求項６】 前記クロック信号は、ハイレベルで前記
プリチャージ期間を、ローレベルで前記サンプル期間を
それぞれ示すものであり、 前記ハイレベル駆動手段は、ハイレベルに相当する電源
と前記バス状態信号が伝達されるバスとの間に出力端が
接続されたＰＭＯＳトランジスタからなり、 前記ローレベル駆動手段は、前記バスとローレベルに相
当するアースとの間に出力端がそれぞれ直列に接続され
た第１ＮＭＯＳトランジスタと第２ＮＭＯＳトランジス
タとからなり、 前記制御手段は、前記クロック信号を反転する第１イン
バータと、前記イネーブル信号と前記データ信号との論
理積をとるＡＮＤゲートとこのＡＮＤゲートの出力信号
と前記クロック信号とのＮＯＲ論理をとるＮＯＲゲート
とで構成されたＡＮＤ−ＮＯＲゲートと、前記イネーブ
ル信号を反転する第２インバータと、前記第２インバー
タの出力信号と前記データ信号との論理和をとるＯＲゲ
ートとこのＯＲゲートの出力信号と前記バス状態信号と
のＮＡＮＤ論理をとるＮＡＮＤゲートとからなるＯＲ−
ＮＡＮＤゲートとからなり、前記制御手段による前記ハイレベル駆動手段の駆動は、
前記 ＡＮＤ−ＮＯＲゲートの出力信号によって前記ＰＭ
ＯＳがオンされることによって行なわれ、 前記制御手段による前記ローレベル駆動手段の駆動は、
前記第２インバータによって反転された前記クロック信
号によって前記第１ＮＭＯＳトランジスタがオンされる
とともに、前記ＯＲ−ＮＡＮＤゲートの出力信号によっ
て前記第２ＮＭＯＳトランジスタがオンされることによ
って行なわれる、 ことを特徴とする請求項１記載の信号変化加速バス駆動
回路。 - 【請求項７】 前記クロック信号は、ハイレベルで前記
プリチャージ期間を、ローレベルで前記サンプル期間を
それぞれ示すものであり、 前記ハイレベル駆動手段は、ハイレベルに相当する電源
と前記バス状態信号が伝達されるバスとの間に出力端が
接続されたＰＭＯＳトランジスタからなり、 前記ローレベル駆動手段は、前記バスとローレベルに相
当するアースとの間に出力端が接続されたＮＭＯＳトラ
ンジスタからなり、 前記制御手段は、前記イネーブル信号と前記データ信号
との論理積をとるＡＮＤゲートとこのＡＮＤゲートの出
力信号と前記クロック信号とのＮＯＲ論理をとるＮＯＲ
ゲートとからなるＡＮＤ−ＮＯＲゲートと、前記イネー
ブル信号を反転するインバータと、前記インバータの出
力信号と前記データ信号との論理和をとるＯＲゲートと
このＯＲゲートの出力信号と前記バス状態信号との論理
積をとるＡＮＤゲートとこのＡＮＤゲートの出力信号と
前記クロック信号とのＮＯＲ論理をとるＮＯＲゲートと
からなるＯＲ−ＡＮＤ−ＮＯＲゲートとからなり、 前記制御手段による前記ハイレベル駆動手段の駆動は、
前記ＡＮＤ−ＮＯＲゲートの出力信号によって前記ＰＭ
ＯＳがオンされることによって行なわれ、 前記制御手段による前記ローレベル駆動手段の駆動は、
前記ＯＲ−ＡＮＤ−Ｎ ＯＲゲートの出力信号によって前
記ＮＭＯＳトランジスタがオンされることによって行な
われる、 ことを特徴とする請求項１記載の信号変化加速バス駆動
回路。 - 【請求項８】 ハイレベルおよびローレベルの一方でプ
リディスチャージ期間を、他方でサンプル期間をそれぞ
れ示すクロック信号と、データを示すデータ信号と、イ
ネーブル信号と、バス状態信号とを入力する制御手段
と、 駆動時に前記バス状態信号をチャージしてハイレベルに
するハイレベル駆動手段と、 駆動時に前記バス状態信号をディスチャージしてローレ
ベルにするローレベル駆動手段とを備え、前記制御手段は、前記クロック信号が前記プリディスチ
ャージ期間を示している間、 前記ローレベル駆動手段を
駆動し、前記クロック信号が前記サンプル期間を示して
いる間、前記イネーブル信号がローレベルのときに前記
バス状態信号の立ち上がり遷移を加速するように前記ハ
イレベル駆動手段を制御する、 ことを特徴とする信号変化加速バス駆動回路。 - 【請求項９】 前記制御手段は、前記クロック信号が前
記サンプル期間を示している間、前記イネーブル信号が
ハイレベルでかつ前記データ信号がローレベルのときに
前記ローレベル駆動手段を駆動させることを特徴とする
請求項８記載の信号変化加速バス駆動回路。 - 【請求項１０】 前記クロック信号は、ハイレベルで前
記プリディスチャージ期間を、ローレベルで前記サンプ
ル期間をそれぞれ示すものであり、 前記ハイレベル駆動手段は、ハイレベルに相当する電源
と前記バス状態信号が伝達されるバスとの間にそれぞれ
の出力端が直列に接続された第１ＰＭＯＳトランジスタ
と第２ＰＭＯＳトランジスタとからなり、 前記ローレベル駆動手段は、前記バスとローレベルに相
当するアースとの間に出力端が接続されたＮＭＯＳトラ
ンジスタからなり、 前記制御手段は、前記イネーブル信号と前記データ信号
との論理積をとるＡＮＤゲートと、このＡＮＤゲートの
出力信号と前記バス状態信号とのＮＯＲ論理をとるＡＮ
Ｄ−ＮＯＲゲートとからなり、 前記制御手段による前記ハイレベル駆動手段の駆動は、
前記クロック信号によって前記第１ＰＭＯＳトランジス
タがオンされるとともに、前記ＡＮＤ−ＮＯＲゲートの
出力信号によって前記第２ＰＭＯＳトランジスタがオン
されることによって行なわれる、 前記制御手段による前記ローレベル駆動手段の駆動は、
前記クロック信号によって前記ＮＭＯＳトランジスタが
オンされることによって行なわれる、 ことを特徴とする請求項８記載の信号変化加速バス駆動
回路。 - 【請求項１１】 前記クロック信号は、ハイレベルで前
記プリディスチャージ期間を、ローレベルで前記サンプ
ル期間をそれぞれ示すものであり、 前記ハイレベル駆動手段は、ハイレベルに相当する電源
と前記バス状態信号が伝達されるバスとの間にそれぞれ
の出力端が直列に接続された第１ＰＭＯＳトランジスタ
と第２ＰＭＯＳトランジスタとからなり、 前記ローレベル駆動手段は、前記バスとローレベルに相
当するアースとの間にそれぞれの出力端が並列に接続さ
れた第１ＮＭＯＳトランジスタと第２ＮＭＯＳトランジ
スタとからなり、 前記制御手段は、前記イネーブル信号と前記データ信号
との論理積をとるＡＮＤゲートとこのＡＮＤゲートの出
力信号と前記バス状態信号とのＮＯＲ論理をとるＮＯＲ
ゲートとからなるＡＮＤ−ＮＯＲゲートと、前記イネー
ブル信号を反転するインバータと、前記インバータの出
力信号と前記データ信号とのＮＯＲ論理をとるＮＯＲゲ
ートとからなり、 前記制御手段による前記ハイレベル駆動手段の駆動は、
前記クロック信号によって前記第１ＰＭＯＳトランジス
タがオンされるとともに、前記ＡＮＤ−ＮＯＲゲートの
出力信号によって前記第２ＰＭＯＳトランジスタがオン
されることによって行なわれ、 前記制御手段による前記ローレベル駆動手段の駆動は、
前記クロック信号によって前記第１ＮＭＯＳトランジス
タがオンされるとともに、前記ＮＯＲゲートの出力信号
によって前記第２ＮＭＯＳトランジスタがオンされるこ
とによって行なわれる、 ことを特徴とする請求項８記載の信号変化加速バス駆動
回路。
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