JP2009171414A - 駆動回路 - Google Patents

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Kazumi Asakawa
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Abstract

【課題】容量性負荷の駆動電流路の充電時定数又は放電時定数を決定する抵抗器の数を増加させることなく、充電時定数又は放電時定数のばらつきを抑えることができる駆動回路を提供することを目的とする。
【解決手段】複数のプッシュプル構成の出力段に含まれる一対のトランジスタの少なくとも1つに直列にカレントミラー用トランジスタを挿入し、これらのカレントミラー用トランジスタの各々とカレントミラー回路を形成する共通トランジスタを設けて、共通トランジスタを流れるミラー電流値をミラー電流設定回路によって設定する。
【選択図】図1

Description

本発明は、複数の容量性負荷を各々独立して駆動する駆動回路に関するものである。
従来から複数の容量性負荷及びそれを各々独立して駆動する負荷駆動回路を含んだ駆動回路が知られていた。かかる駆動回路はマルチノズルヘッド等の駆動に利用され、所定のタイミングに応じて、所定の負荷のみを駆動させることが出来る。
特許文献1には、PNPトランジスタ及びNPNトランジスタによるトーテムポール型のN個の負荷駆動回路を有する駆動回路が開示されている。かかる駆動回路において、各負荷に対応した出力端子の各々には、充電時定数又は放電時定数を決定する抵抗が接続されている。従って、かかる駆動回路における充電時定数又は放電時定数は、各々の出力で個別に設定することができる。
特開平05−301344号公報
しかしながら、特許文献1に開示された駆動回路においては、各負荷の出力毎に充電時定数又は放電時定数を決定する抵抗が必要となり、駆動回路を構成するトランジスタ、コンデンサ及び抵抗等を半導体基盤上に集積する場合に充電時定数又は放電時定数の設定が煩雑になる問題点があった。
また、充電時定数又は放電時定数のばらつきを抑える手段として、充電時定数又は放電時定数を決定する抵抗を負荷等に対して外付けの抵抗を用いる手段が考えられる。かかる手段において、駆動する負荷の数が増加することによって、外付け素子である抵抗及び負荷を有する回路にかかる外付けの抵抗を接続させるピンが増加してしまい、低コスト及び小型化が困難になる問題点があった。
本発明は、以上の如き事情に鑑みてなされたものであり、容量性負荷の駆動電流路の充電時定数又は放電時定数を決定する抵抗器の数を増加させることなく、充電時定数又は放電時定数のばらつきを抑えることができる駆動回路を提供することを目的とする。
上述した課題を解決するために、複数の容量性負荷の各々を前記負荷の各々に対応する時定数をもって駆動する駆動回路であって、前記複数の容量性負荷の各々に対する出力端として作用する中立点を挟んでプッシュプル構成に接続された互いに相補的な一対のトランジスタを各々が含む複数のプッシュプル段と、前記プッシュプル段の各々の一対のトランジスタの少なくとも1つに直列に接続されたカレントミラー用トランジスタと、前記カレントミラー用トランジスタの各々とカレントミラー回路を形成する共通トランジスタと、前記共通トランジスタを流れるミラー電流値を設定するミラー電流設定回路と、を含むことを特徴とする駆動回路が提供される。
また、前記ミラー電流設定回路は、前記共通トランジスタに接続されたミラー電流設定用トランジスタと、前記ミラー電流設定用トランジスタに駆動信号を供給する演算増幅回路と、前記演算増幅回路の正入力端子に接続された基準電圧源と、前記MOSトランジスタと接地電位との間に接続された抵抗と、を含んでいても良い。
また、前記プッシュプル段の各々の一対のトランジスタの少なくとも1つに並列に接続された補助トランジスタを更に有していても良い。
また、前記プッシュプル段の各々の一対のトランジスタは、互いに同一種類のトランジスタ又は互いに異なる種類のトランジスタであっても良い。
複数のプッシュプル構成の出力段に含まれる一対のトランジスタの少なくとも1つに直列にカレントミラー用トランジスタを挿入し、これらのカレントミラー用トランジスタの各々とカレントミラー回路を形成する共通トランジスタを設けて、共通トランジスタを流れるミラー電流値をミラー電流設定回路によって設定する故、容量性負荷の駆動電流路の充電時定数又は放電時定数を決定する抵抗器の数を増加させることなく、充電時定数又は放電時定数のばらつきを抑えることが出来る。
発明を実施するための形態
以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。
図1に示された回路図を参照しつつ、本発明の第1の実施例の駆動回路10を詳細に説明する。
電源電圧源Vinは、接続点T1を介してP型MOSトランジスタM1のソースに接続されている。P型MOSトランジスタM1のドレインは、接続点T2を介して出力端子Vout1及びP型MOSトランジスタM2のソースに接続されている。P型MOSトランジスタM1及びM2は相補的な関係であって、接続点T1を中立点としてプッシュプル構成に接続されている。従って、P型MOSトランジスタM1及びM2からプッシュプル段が構成されている。出力端子Vout1は容量性の負荷である負荷C1を介して接地電位に接続されている。P型MOSトランジスタM1及びM2のゲートは、バッファ11を介して入力インターフェイス回路12に接続されている。入力インターフェイス回路12には、入力端子Aが接続されており、所定の入力信号が入力されることとなる。なお、P型MOSトランジスタM1及びM2、バッファ回路11、入力インターフェイス回路12並び入力端子Aから負荷駆動回路20が構成されている。
また、上述した負荷駆動回路20と同一構成の負荷駆動回路30及40が接続点T3及びT4を介して電源電圧源Vinに接続されている。負荷駆動回路30は、P型MOSトランジスタM3及びM4、バッファ回路11、入力インターフェイス回路12並び入力端子Bから構成され、出力端子Vout2及び負荷C2に接続されている。負荷駆動回路40は、P型MOSトランジスタM5及びM6、バッファ回路11、入力インターフェイス回路12並び入力端子Cから構成され、出力端子Vout3及び負荷C3に接続されている。また、負荷駆動回路30及び40のP型MOSトランジスタ同士も相補的な関係であって、プッシュプルに接続されてプッシュプル段を構成している。
ここで、入力端子A、B及びCには別々の入力信号(同期していない信号)が入力されても良く、かかる場合には負荷C1、C2及びC3は、それぞれ別々のタイミングにて駆動することとなる。
なお、負荷及び負荷駆動回路は図1に示された3つに限定されることなく、駆動回路使用する装置に応じてその数量は自由に調整できるものとする。また、各負荷駆動回路においてバッファ11及び入力インターフェイス回路12が同一符合となっているが、異なる特性等を備えるものを使用しても良い。
電源電圧源Vinは、P型MOSトランジスタM7及びM8のソースにも接続されている。P型MOSトランジスタM7とP型MOSトランジスタM8とのゲート同士は接続されており、P型MOSトランジスタM7及びM8からカレントミラー回路13が構成されている。
P型MOSトランジスタM7のドレイン及びゲートは、N型MOSトランジスタM9のドレインに接続されている。N型MOSトランジスタM9のソースは、接続ピンP1を介して抵抗R1に接続されている。抵抗R1は、接地電位に接続されている。また、N型MOSトランジスタM9のソースは、演算増幅回路14の負入力端子にも接続されている。演算増幅回路14の正入力端子は、基準電圧源Vrefに接続されている。なお、N型MOSトランジスタM9、抵抗R1、演算増幅回路14及び基準電圧源Vrefからミラー電流設定回路15が構成されている。また、基準電圧源Vrefは、温度特性等のばらつきがない電圧源であることが望ましい。
P型MOSトランジスタM8のドレインは、N型MOSトランジスタM10のドレイン及びゲートに接続されている。N型MOSトランジスタM10のゲートは、N型MOSトランジスタM11、M12及びM13のゲートに接続されている。N型MOSトランジスタM11、M12及びM13のドレインは、負荷駆動回路20、30及び40に接続されている。具体的には、N型MOSトランジスタM11のドレインが負荷駆動回路20のP型MOSトランジスタM2のドレインに、N型MOSトランジスタM12のドレインが負荷駆動回路30のP型MOSトランジスタM4のドレインに、N型MOSトランジスタM13のドレインが負荷駆動回路40のP型MOSトランジスタM6のドレインに接続されている。また、N型MOSトランジスタM10、M11、M12及びM13のソースは、接地電位に接続されている。N型MOSトランジスタM10を共通トランジスタとして、N型MOSトランジスタM10、M11、M12及びM13から第2カレントミラー回路16が構成されている。
上述した構成から、P型MOSトランジスタM9は常にオン状態となり、基準電圧源Vrefから抵抗Rで除算した定常電流Iが流れることとなる。また、定常電流Iが流れることによって、P型MOSトランジスタM7及びM8のゲートは常にLo電位となるので、P型MOSトランジスタM7及びM8は常にオン状態となり、P型MOSトランジスタM7及びM8には、定常電流Iに依存したミラー電流である所定の定常電流Iが流れることとなる。P型MOSトランジスタM8に流れる定常電流Iは、N型MOSトランジスタM10、M11、M12及びM13のゲートに向かって流れることとなるため、N型MOSトランジスタM10、M11、M12及びM13のゲート電位は常にHiレベルとなる。従って、N型MOSトランジスタM10、M11、M12及びM13は常にオン状態となる。N型MOSトランジスタM10、M11、M12及びM13には、定常電流Iに依存したミラー電流である定常電流Iが流れることとなるが、定常電流Iは負荷に蓄積された容量が放電時の場合のみ流れることとなる。
従って、定常電流Iは定常電流Iに依存することになることから、基準電圧源Vrefの電圧が温度特性等のばらつきがなければ、抵抗R1によって定常電流Iが決まることとなる。
次に、駆動回路10の動作について図2を参照しつつ詳細に説明する。
図2に示されているように、入力端子Aに入力される入力信号がLoであるときは、入力インターフェイス回路12及びバッファ回路11を介してP型MOSトランジスタM1のゲートにLoレベルの電圧が印加されることとなる。逆に、入力端子Aに入力される入力信号がHiであるときは、P型MOSトランジスタM1のゲートにHiレベルの電圧が印加されることとなる。
一方で、P型MOSトランジスタM2のゲートには、入力端子Aに入力される入力信号がLoのときにHiレベルの電圧が印加され、入力信号がHiのときにLoレベルの電圧が印加されることとなる。
先ず、P型MOSトランジスタM1のゲート電圧がLoレベルにおいは、P型MOSトランジスタM1が導通状態であるオン状態となる。一方で、P型MOSトランジスタM2のゲート電圧はHiレベルとなることから、P型MOSトランジスタM2が非導通状態であるオフ状態となる。従って、P型MOSトランジスタM1のオン電流によって負荷C1は駆動することとなり、容量が充電されることとなる。
その後、P型MOSトランジスタM1のゲート電圧がHiレベルに変動すると、P型MOSトランジスタM1が非導通状態であるオフ状態に移行する。一方で、P型MOSトランジスタM2のゲート電圧はLoレベルに変動し、P型MOSトランジスタM2が導通状態であるオン状態に移行する。従って、P型MOSトランジスタM2は、負荷C1に蓄積された電荷を放電することとなる。
P型MOSトランジスタM2が負荷C1に蓄積された電荷を放電することによって、P型MOSトランジスタM2のドレインから電流が流れることによって、N型MOSトランジスタM11にも定常電流Iが流れることとなる。
ここで、P型MOSトランジスタM2のドレインからN型MOSトランジスタM11のドレインに向かって流れる電流量は、定常電流Iによって決定されることとなる。また、上述したように、定常電流Iは、ミラー電流設定回路15の抵抗R1によって決定される。従って、P型MOSトランジスタM2のドレインから流出する電流量は抵抗R1によって決定されることから、P型MOSトランジスタM2のドレインから流出する電流量によって決定される負荷駆動回路20の放電時係数についても、ミラー電流設定回路15の抵抗R1によって決定されることとなる。
上述したような入力端子Aへの入力信号の入力を繰り返すことによって、負荷C1のオンオフ駆動を繰り返し行うこととなり、放電時定数は常に抵抗R1によって決定されることとなる。なお、P型MOSトランジスタM1及びM2には、短絡電流が流れないように制御されていることが望ましい。
入力端子B及びCから入力された入力信号に応じて負荷駆動回路30及び40も上述した負荷駆動回路20の動作と同様の動作(負荷のオンオフ)を繰り返すこととなる。従って、負荷C2及びC3がオフ状態(すなわち、放電時)においては、P型MOSトランジスタM4及びM6に電流が流れ、N型MOSトランジスタM12及びM13にも定常電流Iが流れることとなる。すなわち、負荷駆動回路30及び40の放電時定数も抵抗R1によって決定されることとなる。
また、カレントミラー回路16のミラー比を負荷駆動回路ごとに設定すれば、P型MOSトランジスタM2、M4及びM6のドレインから流出する電流を調整することが出来ため、各駆負荷駆動回路ごとに異なった放電時定数を決定することが出来る
なお、P型MOSトランジスタM2、M4及びM6をN型MOSトランジスタとしても良い。かかる場合には、入力端子から入力された入力信号のHi又はLoレベルを入れ替えることなく入力インターフェイス回路12から当該変更されたN型MOSトランジスタへ出力することとなる。
以上のように、本実施例による駆動回路によれば、複数のプッシュプル構成の出力段に含まれる一対のトランジスタの少なくとも1つに直列にカレントミラー用トランジスタを挿入し、これらのカレントミラー用トランジスタの各々とカレントミラー回路を形成する共通トランジスタを設けて、共通トランジスタを流れるミラー電流値をミラー電流設定回路によって設定する故、容量性負荷の駆動電流路の放電時定数を決定する抵抗の数を増加させることなく、放電時定数のばらつきを抑えることが出来る。
第1の実施例における負荷駆動回路において、更に負荷放電用としてのN型MOSトランジスタを設けても良い。かかる負荷駆動回路を有する駆動回路100について、図3を参照しつつ詳細に説明する。なお、第1の実施例と同様の部分については同じ符号を付して、説明は省略する。
図3に示されているように、負荷駆動回路20の入力インターフェイス回路12は、N型MOSトランジスタM31のゲートに接続されている。N型MOSトランジスタM31のドレインは、接続点T31及びT2を介して出力端子Vout1及び負荷C1に接続されている。また、N型MOSトランジスタM31のソースは、接地電位に接続されている。負荷駆動回路30及び40も同様な構成によって、N型MOSトランジスタM32及びM33がそれぞれ接続されている。
N型MOSトランジスタM31、M32及びM33は、負荷放電用のP型MOSトランジスタM2、M4及びM6と同時にオン状態となり、P型MOSトランジスタM2、M4及びM6よりも早期にオフ状態に移行する。すなわち、N型MOSトランジスタM31、M32及びM33がオン状態の場合には、P型MOSトランジスタM2、M4及びM6もオン状態であり、各負荷に蓄積された容量を2つのMOSトランジスタによって放電することとなる。N型MOSトランジスタM31、M32及びM33のソースにはカレントミラー回路16を構成するN型MOSトランジスタが接続されていないため、P型MOSトランジスタM2、M4及びM6に流れる電流よりも大きな電流がN型MOSトランジスタM31、M32及びM33に流れることとなる。従って、第1の実施例よりも負荷を急速に放電することとなり、放電時定数を一定期間大きくすることが出来る。
第1の実施例及び第2の実施例においては、放電時定数をミラー電流設定回路の抵抗によって決定することが出来る駆動回路を説明したが、カレントミラー回路を電源電圧源と負荷駆動回路との間に設けることによって充電時定数をミラー電流設定回路の抵抗によって決定するようにしても良い。かかる駆動回路200について、図4を参照しつつ詳細に説明する。なお、第1の実施例と同様の部分については同じ符号を付して、説明は省略する。
電源電圧源Vinとミラー電流設定回路15との間にはP型MOSトランジスタM41が接続されており、P型MOSトランジスタM41のソースが電源電圧源Vinに、P型MOSトランジスタM41のドレインがN型MOSトランジスタM9のドレインに接続されている。
また、電源電圧源Vinは、接続点T41を介してP型MOSトランジスタM42のソースに、接続点T42を介してP型MOSトランジスタM43のソースに、接続点T43を介してP型MOSトランジスタM44のソースに接続されている。P型MOSトランジスタM42、M43及びM44のドレインは、負荷駆動回路20、30及び40に接続されている。具体的には、P型MOSトランジスタM42のドレインがP型MOSトランジスタM1のソースに、P型MOSトランジスタM43のドレインがP型MOSトランジスタM3のソースに、P型MOSトランジスタM44のドレインがP型MOSトランジスタM5のソースに接続されている。
また、P型MOSトランジスタM41のゲートは、P型MOSトランジスタM42、M43及びM44に接続され、N型MOSトランジスタM9のドレインにも接続されている。P型MOSトランジスタM41を共通トランジスタとして、P型MOSトランジスタM41、M42、M43及びM44からカレントミラー回路50が構成されている。
N型MOSトランジスタM9に定常電流Iが流れることによって、定常電流Iに依存するミラー電流である定常電流I11がP型MOSトランジスタM41に流れることとなる。また、P型MOトランジスタM42、43及びM44にも定常電流I11が流れることとなるが、負荷駆動回路20、30及び40が負荷に電荷を充電している状態に限られる。
P型MOSトランジスタM1、M3及びM5がオン状態にあるときには負荷C1、C2及びC3に電荷を充電することとなるが、P型MOSトランジスタM1、M3及びM5に流れる電流は定常電量I11に依存することとなる。従って、負荷C1、C2及びC3への充電量はミラー電流設定回路の定常電流Iを決定する抵抗R1によって決定されることとなる。すなわち、負荷駆動回路20、30及び40の充電時定数は抵抗R1によって決定されることとなる。
なお、第2の実施例に対応した急速充電用のMOSトランジスタを各負荷駆動回路に設けても良い。例えば、負荷駆動回路20においては、電源電圧源Vinと接続点T2との間にP型MOSトランジスタを接続し、かかるP型MOSトランジスタのゲートを入力インターフェイス回路12に接続しても良い。
以上のように、本実施例による駆動回路によれば、複数のプッシュプル構成の出力段に含まれる一対のトランジスタの少なくとも1つに直列にカレントミラー用トランジスタを挿入し、これらのカレントミラー用トランジスタの各々とカレントミラー回路を形成する共通トランジスタを設けて、共通トランジスタを流れるミラー電流値をミラー電流設定回路によって設定する故、容量性負荷の駆動電流路の充電時定数を決定する抵抗の数を増加させることなく、充電時定数のばらつきを抑えることが出来る。
本発明の第1の実施例としての駆動回路を示す回路図である。 本発明の第1の実施例としての駆動回路の動作を示すタイミングチャートである。 本発明の第2の実施例としての駆動回路を示す回路図である。 本発明の第3の実施例としての駆動回路を示す回路図である。
符号の説明
10 駆動回路
13 第1カレントミラー回路
15 ミラー電流設定回路
16 第2カレントミラー回路
20、30、40 負荷駆動回路

Claims (5)

  1. 複数の容量性負荷の各々を前記負荷の各々に対応する時定数をもって駆動する駆動回路であって、
    前記複数の容量性負荷の各々に対する出力端として作用する中立点を挟んでプッシュプル構成に接続された互いに相補的な一対のトランジスタを各々が含む複数のプッシュプル段と、
    前記プッシュプル段の各々の一対のトランジスタの少なくとも1つに直列に接続されたカレントミラー用トランジスタと、
    前記カレントミラー用トランジスタの各々とカレントミラー回路を形成する共通トランジスタと、
    前記共通トランジスタを流れるミラー電流値を設定するミラー電流設定回路と、を含むことを特徴とする駆動回路。
  2. 前記ミラー電流設定回路は、前記共通トランジスタに接続されたミラー電流設定用トランジスタと、前記ミラー電流設定用トランジスタに駆動信号を供給する演算増幅回路と、前記演算増幅回路の正入力端子に接続された基準電圧源と、前記MOSトランジスタと接地電位との間に接続された抵抗と、を含むことを特徴とする請求項1記載の駆動回路。
  3. 前記プッシュプル段の各々の一対のトランジスタの少なくとも1つに並列に接続された補助トランジスタを更に有することを特徴とする請求項1又は2のいずれかに記載の駆動回路。
  4. 前記プッシュプル段の各々の一対のトランジスタは、互いに同一種類のトランジスタであることを特徴とする請求項1乃至3のいずれか1に記載の駆動回路。
  5. 前記プッシュプル段の各々の一対のトランジスタは、互いに異なる種類のトランジスタであることを特徴とする請求項1乃至3のいずれか1に記載の駆動回路。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010042119A1 (de) * 2010-10-07 2012-04-12 Robert Bosch Gmbh Ansteuervorrichtung, Mikrosystemvorrichtung und Verfahren zum Ansteuern eines mikromechanischen Aktors
TWI464728B (zh) * 2012-05-30 2014-12-11 Novatek Microelectronics Corp 閘極驅動裝置
CN104601040B (zh) * 2014-12-26 2017-01-04 北京理工大学 一种开关线性混合式压电陶瓷驱动电路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3219843B2 (ja) 1992-04-23 2001-10-15 株式会社リコー インクジェットヘッドの駆動法
US5539341A (en) * 1993-06-08 1996-07-23 National Semiconductor Corporation CMOS bus and transmission line driver having programmable edge rate control
JPH11186896A (ja) * 1997-12-24 1999-07-09 Nec Ic Microcomput Syst Ltd 半導体装置
JP3177960B2 (ja) * 1998-02-18 2001-06-18 日本電気株式会社 信号変化加速バス駆動回路
DE19820248B4 (de) * 1998-05-06 2006-02-23 Telefonaktiebolaget Lm Ericsson (Publ) Ausgangspufferschaltkreis mit umschaltbarem Ausgangs-Gleichtaktpegel
WO2003052898A1 (en) * 2001-12-14 2003-06-26 Stmicroelectronics Asia Pacific Pte Ltd Transient voltage clamping circuit
JP2003244966A (ja) * 2002-02-18 2003-08-29 Mitsubishi Electric Corp 駆動回路
US6882187B1 (en) * 2003-07-25 2005-04-19 Silego Technology, Inc. Line driving circuit

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