JP2009171414A

JP2009171414A - 駆動回路

Info

Publication number: JP2009171414A
Application number: JP2008009206A
Authority: JP
Inventors: Norihiro Kawagishi; 典弘川岸; Kazumi Asakawa; 一美朝川
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2008-01-18
Filing date: 2008-01-18
Publication date: 2009-07-30
Also published as: US8058854B2; US20090184603A1

Abstract

【課題】容量性負荷の駆動電流路の充電時定数又は放電時定数を決定する抵抗器の数を増加させることなく、充電時定数又は放電時定数のばらつきを抑えることができる駆動回路を提供することを目的とする。
【解決手段】複数のプッシュプル構成の出力段に含まれる一対のトランジスタの少なくとも１つに直列にカレントミラー用トランジスタを挿入し、これらのカレントミラー用トランジスタの各々とカレントミラー回路を形成する共通トランジスタを設けて、共通トランジスタを流れるミラー電流値をミラー電流設定回路によって設定する。
【選択図】図１

Description

本発明は、複数の容量性負荷を各々独立して駆動する駆動回路に関するものである。

従来から複数の容量性負荷及びそれを各々独立して駆動する負荷駆動回路を含んだ駆動回路が知られていた。かかる駆動回路はマルチノズルヘッド等の駆動に利用され、所定のタイミングに応じて、所定の負荷のみを駆動させることが出来る。

特許文献１には、ＰＮＰトランジスタ及びＮＰＮトランジスタによるトーテムポール型のＮ個の負荷駆動回路を有する駆動回路が開示されている。かかる駆動回路において、各負荷に対応した出力端子の各々には、充電時定数又は放電時定数を決定する抵抗が接続されている。従って、かかる駆動回路における充電時定数又は放電時定数は、各々の出力で個別に設定することができる。
特開平０５−３０１３４４号公報

しかしながら、特許文献１に開示された駆動回路においては、各負荷の出力毎に充電時定数又は放電時定数を決定する抵抗が必要となり、駆動回路を構成するトランジスタ、コンデンサ及び抵抗等を半導体基盤上に集積する場合に充電時定数又は放電時定数の設定が煩雑になる問題点があった。

また、充電時定数又は放電時定数のばらつきを抑える手段として、充電時定数又は放電時定数を決定する抵抗を負荷等に対して外付けの抵抗を用いる手段が考えられる。かかる手段において、駆動する負荷の数が増加することによって、外付け素子である抵抗及び負荷を有する回路にかかる外付けの抵抗を接続させるピンが増加してしまい、低コスト及び小型化が困難になる問題点があった。

本発明は、以上の如き事情に鑑みてなされたものであり、容量性負荷の駆動電流路の充電時定数又は放電時定数を決定する抵抗器の数を増加させることなく、充電時定数又は放電時定数のばらつきを抑えることができる駆動回路を提供することを目的とする。

上述した課題を解決するために、複数の容量性負荷の各々を前記負荷の各々に対応する時定数をもって駆動する駆動回路であって、前記複数の容量性負荷の各々に対する出力端として作用する中立点を挟んでプッシュプル構成に接続された互いに相補的な一対のトランジスタを各々が含む複数のプッシュプル段と、前記プッシュプル段の各々の一対のトランジスタの少なくとも１つに直列に接続されたカレントミラー用トランジスタと、前記カレントミラー用トランジスタの各々とカレントミラー回路を形成する共通トランジスタと、前記共通トランジスタを流れるミラー電流値を設定するミラー電流設定回路と、を含むことを特徴とする駆動回路が提供される。

また、前記ミラー電流設定回路は、前記共通トランジスタに接続されたミラー電流設定用トランジスタと、前記ミラー電流設定用トランジスタに駆動信号を供給する演算増幅回路と、前記演算増幅回路の正入力端子に接続された基準電圧源と、前記ＭＯＳトランジスタと接地電位との間に接続された抵抗と、を含んでいても良い。

また、前記プッシュプル段の各々の一対のトランジスタの少なくとも１つに並列に接続された補助トランジスタを更に有していても良い。

また、前記プッシュプル段の各々の一対のトランジスタは、互いに同一種類のトランジスタ又は互いに異なる種類のトランジスタであっても良い。

複数のプッシュプル構成の出力段に含まれる一対のトランジスタの少なくとも１つに直列にカレントミラー用トランジスタを挿入し、これらのカレントミラー用トランジスタの各々とカレントミラー回路を形成する共通トランジスタを設けて、共通トランジスタを流れるミラー電流値をミラー電流設定回路によって設定する故、容量性負荷の駆動電流路の充電時定数又は放電時定数を決定する抵抗器の数を増加させることなく、充電時定数又は放電時定数のばらつきを抑えることが出来る。

発明を実施するための形態

以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。

図１に示された回路図を参照しつつ、本発明の第１の実施例の駆動回路１０を詳細に説明する。

電源電圧源Ｖ_ｉｎは、接続点Ｔ１を介してＰ型ＭＯＳトランジスタＭ１のソースに接続されている。Ｐ型ＭＯＳトランジスタＭ１のドレインは、接続点Ｔ２を介して出力端子Ｖ_ｏｕｔ１及びＰ型ＭＯＳトランジスタＭ２のソースに接続されている。Ｐ型ＭＯＳトランジスタＭ１及びＭ２は相補的な関係であって、接続点Ｔ１を中立点としてプッシュプル構成に接続されている。従って、Ｐ型ＭＯＳトランジスタＭ１及びＭ２からプッシュプル段が構成されている。出力端子Ｖ_ｏｕｔ１は容量性の負荷である負荷Ｃ１を介して接地電位に接続されている。Ｐ型ＭＯＳトランジスタＭ１及びＭ２のゲートは、バッファ１１を介して入力インターフェイス回路１２に接続されている。入力インターフェイス回路１２には、入力端子Ａが接続されており、所定の入力信号が入力されることとなる。なお、Ｐ型ＭＯＳトランジスタＭ１及びＭ２、バッファ回路１１、入力インターフェイス回路１２並び入力端子Ａから負荷駆動回路２０が構成されている。

また、上述した負荷駆動回路２０と同一構成の負荷駆動回路３０及４０が接続点Ｔ３及びＴ４を介して電源電圧源Ｖ_ｉｎに接続されている。負荷駆動回路３０は、Ｐ型ＭＯＳトランジスタＭ３及びＭ４、バッファ回路１１、入力インターフェイス回路１２並び入力端子Ｂから構成され、出力端子Ｖ_ｏｕｔ２及び負荷Ｃ２に接続されている。負荷駆動回路４０は、Ｐ型ＭＯＳトランジスタＭ５及びＭ６、バッファ回路１１、入力インターフェイス回路１２並び入力端子Ｃから構成され、出力端子Ｖ_ｏｕｔ３及び負荷Ｃ３に接続されている。また、負荷駆動回路３０及び４０のＰ型ＭＯＳトランジスタ同士も相補的な関係であって、プッシュプルに接続されてプッシュプル段を構成している。

ここで、入力端子Ａ、Ｂ及びＣには別々の入力信号（同期していない信号）が入力されても良く、かかる場合には負荷Ｃ１、Ｃ２及びＣ３は、それぞれ別々のタイミングにて駆動することとなる。

なお、負荷及び負荷駆動回路は図１に示された３つに限定されることなく、駆動回路使用する装置に応じてその数量は自由に調整できるものとする。また、各負荷駆動回路においてバッファ１１及び入力インターフェイス回路１２が同一符合となっているが、異なる特性等を備えるものを使用しても良い。

電源電圧源Ｖ_ｉｎは、Ｐ型ＭＯＳトランジスタＭ７及びＭ８のソースにも接続されている。Ｐ型ＭＯＳトランジスタＭ７とＰ型ＭＯＳトランジスタＭ８とのゲート同士は接続されており、Ｐ型ＭＯＳトランジスタＭ７及びＭ８からカレントミラー回路１３が構成されている。

Ｐ型ＭＯＳトランジスタＭ７のドレイン及びゲートは、Ｎ型ＭＯＳトランジスタＭ９のドレインに接続されている。Ｎ型ＭＯＳトランジスタＭ９のソースは、接続ピンＰ１を介して抵抗Ｒ１に接続されている。抵抗Ｒ１は、接地電位に接続されている。また、Ｎ型ＭＯＳトランジスタＭ９のソースは、演算増幅回路１４の負入力端子にも接続されている。演算増幅回路１４の正入力端子は、基準電圧源Ｖ_ｒｅｆに接続されている。なお、Ｎ型ＭＯＳトランジスタＭ９、抵抗Ｒ１、演算増幅回路１４及び基準電圧源Ｖ_ｒｅｆからミラー電流設定回路１５が構成されている。また、基準電圧源Ｖ_ｒｅｆは、温度特性等のばらつきがない電圧源であることが望ましい。

Ｐ型ＭＯＳトランジスタＭ８のドレインは、Ｎ型ＭＯＳトランジスタＭ１０のドレイン及びゲートに接続されている。Ｎ型ＭＯＳトランジスタＭ１０のゲートは、Ｎ型ＭＯＳトランジスタＭ１１、Ｍ１２及びＭ１３のゲートに接続されている。Ｎ型ＭＯＳトランジスタＭ１１、Ｍ１２及びＭ１３のドレインは、負荷駆動回路２０、３０及び４０に接続されている。具体的には、Ｎ型ＭＯＳトランジスタＭ１１のドレインが負荷駆動回路２０のＰ型ＭＯＳトランジスタＭ２のドレインに、Ｎ型ＭＯＳトランジスタＭ１２のドレインが負荷駆動回路３０のＰ型ＭＯＳトランジスタＭ４のドレインに、Ｎ型ＭＯＳトランジスタＭ１３のドレインが負荷駆動回路４０のＰ型ＭＯＳトランジスタＭ６のドレインに接続されている。また、Ｎ型ＭＯＳトランジスタＭ１０、Ｍ１１、Ｍ１２及びＭ１３のソースは、接地電位に接続されている。Ｎ型ＭＯＳトランジスタＭ１０を共通トランジスタとして、Ｎ型ＭＯＳトランジスタＭ１０、Ｍ１１、Ｍ１２及びＭ１３から第２カレントミラー回路１６が構成されている。

上述した構成から、Ｐ型ＭＯＳトランジスタＭ９は常にオン状態となり、基準電圧源Ｖ_ｒｅｆから抵抗Ｒで除算した定常電流Ｉ_１が流れることとなる。また、定常電流Ｉ_１が流れることによって、Ｐ型ＭＯＳトランジスタＭ７及びＭ８のゲートは常にＬｏ電位となるので、Ｐ型ＭＯＳトランジスタＭ７及びＭ８は常にオン状態となり、Ｐ型ＭＯＳトランジスタＭ７及びＭ８には、定常電流Ｉ_１に依存したミラー電流である所定の定常電流Ｉ_２が流れることとなる。Ｐ型ＭＯＳトランジスタＭ８に流れる定常電流Ｉ_２は、Ｎ型ＭＯＳトランジスタＭ１０、Ｍ１１、Ｍ１２及びＭ１３のゲートに向かって流れることとなるため、Ｎ型ＭＯＳトランジスタＭ１０、Ｍ１１、Ｍ１２及びＭ１３のゲート電位は常にＨｉレベルとなる。従って、Ｎ型ＭＯＳトランジスタＭ１０、Ｍ１１、Ｍ１２及びＭ１３は常にオン状態となる。Ｎ型ＭＯＳトランジスタＭ１０、Ｍ１１、Ｍ１２及びＭ１３には、定常電流Ｉ_２に依存したミラー電流である定常電流Ｉ_３が流れることとなるが、定常電流Ｉ_３は負荷に蓄積された容量が放電時の場合のみ流れることとなる。

従って、定常電流Ｉ_３は定常電流Ｉ_１に依存することになることから、基準電圧源Ｖ_ｒｅｆの電圧が温度特性等のばらつきがなければ、抵抗Ｒ１によって定常電流Ｉ_３が決まることとなる。

次に、駆動回路１０の動作について図２を参照しつつ詳細に説明する。

図２に示されているように、入力端子Ａに入力される入力信号がＬｏであるときは、入力インターフェイス回路１２及びバッファ回路１１を介してＰ型ＭＯＳトランジスタＭ１のゲートにＬｏレベルの電圧が印加されることとなる。逆に、入力端子Ａに入力される入力信号がＨｉであるときは、Ｐ型ＭＯＳトランジスタＭ１のゲートにＨｉレベルの電圧が印加されることとなる。

一方で、Ｐ型ＭＯＳトランジスタＭ２のゲートには、入力端子Ａに入力される入力信号がＬｏのときにＨｉレベルの電圧が印加され、入力信号がＨｉのときにＬｏレベルの電圧が印加されることとなる。

先ず、Ｐ型ＭＯＳトランジスタＭ１のゲート電圧がＬｏレベルにおいは、Ｐ型ＭＯＳトランジスタＭ１が導通状態であるオン状態となる。一方で、Ｐ型ＭＯＳトランジスタＭ２のゲート電圧はＨｉレベルとなることから、Ｐ型ＭＯＳトランジスタＭ２が非導通状態であるオフ状態となる。従って、Ｐ型ＭＯＳトランジスタＭ１のオン電流によって負荷Ｃ１は駆動することとなり、容量が充電されることとなる。

その後、Ｐ型ＭＯＳトランジスタＭ１のゲート電圧がＨｉレベルに変動すると、Ｐ型ＭＯＳトランジスタＭ１が非導通状態であるオフ状態に移行する。一方で、Ｐ型ＭＯＳトランジスタＭ２のゲート電圧はＬｏレベルに変動し、Ｐ型ＭＯＳトランジスタＭ２が導通状態であるオン状態に移行する。従って、Ｐ型ＭＯＳトランジスタＭ２は、負荷Ｃ１に蓄積された電荷を放電することとなる。

Ｐ型ＭＯＳトランジスタＭ２が負荷Ｃ１に蓄積された電荷を放電することによって、Ｐ型ＭＯＳトランジスタＭ２のドレインから電流が流れることによって、Ｎ型ＭＯＳトランジスタＭ１１にも定常電流Ｉ_３が流れることとなる。

ここで、Ｐ型ＭＯＳトランジスタＭ２のドレインからＮ型ＭＯＳトランジスタＭ１１のドレインに向かって流れる電流量は、定常電流Ｉ_３によって決定されることとなる。また、上述したように、定常電流Ｉ_３は、ミラー電流設定回路１５の抵抗Ｒ１によって決定される。従って、Ｐ型ＭＯＳトランジスタＭ２のドレインから流出する電流量は抵抗Ｒ１によって決定されることから、Ｐ型ＭＯＳトランジスタＭ２のドレインから流出する電流量によって決定される負荷駆動回路２０の放電時係数についても、ミラー電流設定回路１５の抵抗Ｒ１によって決定されることとなる。

上述したような入力端子Ａへの入力信号の入力を繰り返すことによって、負荷Ｃ１のオンオフ駆動を繰り返し行うこととなり、放電時定数は常に抵抗Ｒ１によって決定されることとなる。なお、Ｐ型ＭＯＳトランジスタＭ１及びＭ２には、短絡電流が流れないように制御されていることが望ましい。

入力端子Ｂ及びＣから入力された入力信号に応じて負荷駆動回路３０及び４０も上述した負荷駆動回路２０の動作と同様の動作（負荷のオンオフ）を繰り返すこととなる。従って、負荷Ｃ２及びＣ３がオフ状態（すなわち、放電時）においては、Ｐ型ＭＯＳトランジスタＭ４及びＭ６に電流が流れ、Ｎ型ＭＯＳトランジスタＭ１２及びＭ１３にも定常電流Ｉ_３が流れることとなる。すなわち、負荷駆動回路３０及び４０の放電時定数も抵抗Ｒ１によって決定されることとなる。

また、カレントミラー回路１６のミラー比を負荷駆動回路ごとに設定すれば、Ｐ型ＭＯＳトランジスタＭ２、Ｍ４及びＭ６のドレインから流出する電流を調整することが出来ため、各駆負荷駆動回路ごとに異なった放電時定数を決定することが出来る
なお、Ｐ型ＭＯＳトランジスタＭ２、Ｍ４及びＭ６をＮ型ＭＯＳトランジスタとしても良い。かかる場合には、入力端子から入力された入力信号のＨｉ又はＬｏレベルを入れ替えることなく入力インターフェイス回路１２から当該変更されたＮ型ＭＯＳトランジスタへ出力することとなる。

以上のように、本実施例による駆動回路によれば、複数のプッシュプル構成の出力段に含まれる一対のトランジスタの少なくとも１つに直列にカレントミラー用トランジスタを挿入し、これらのカレントミラー用トランジスタの各々とカレントミラー回路を形成する共通トランジスタを設けて、共通トランジスタを流れるミラー電流値をミラー電流設定回路によって設定する故、容量性負荷の駆動電流路の放電時定数を決定する抵抗の数を増加させることなく、放電時定数のばらつきを抑えることが出来る。

第１の実施例における負荷駆動回路において、更に負荷放電用としてのＮ型ＭＯＳトランジスタを設けても良い。かかる負荷駆動回路を有する駆動回路１００について、図３を参照しつつ詳細に説明する。なお、第１の実施例と同様の部分については同じ符号を付して、説明は省略する。

図３に示されているように、負荷駆動回路２０の入力インターフェイス回路１２は、Ｎ型ＭＯＳトランジスタＭ３１のゲートに接続されている。Ｎ型ＭＯＳトランジスタＭ３１のドレインは、接続点Ｔ３１及びＴ２を介して出力端子Ｖ_ｏｕｔ１及び負荷Ｃ１に接続されている。また、Ｎ型ＭＯＳトランジスタＭ３１のソースは、接地電位に接続されている。負荷駆動回路３０及び４０も同様な構成によって、Ｎ型ＭＯＳトランジスタＭ３２及びＭ３３がそれぞれ接続されている。

Ｎ型ＭＯＳトランジスタＭ３１、Ｍ３２及びＭ３３は、負荷放電用のＰ型ＭＯＳトランジスタＭ２、Ｍ４及びＭ６と同時にオン状態となり、Ｐ型ＭＯＳトランジスタＭ２、Ｍ４及びＭ６よりも早期にオフ状態に移行する。すなわち、Ｎ型ＭＯＳトランジスタＭ３１、Ｍ３２及びＭ３３がオン状態の場合には、Ｐ型ＭＯＳトランジスタＭ２、Ｍ４及びＭ６もオン状態であり、各負荷に蓄積された容量を２つのＭＯＳトランジスタによって放電することとなる。Ｎ型ＭＯＳトランジスタＭ３１、Ｍ３２及びＭ３３のソースにはカレントミラー回路１６を構成するＮ型ＭＯＳトランジスタが接続されていないため、Ｐ型ＭＯＳトランジスタＭ２、Ｍ４及びＭ６に流れる電流よりも大きな電流がＮ型ＭＯＳトランジスタＭ３１、Ｍ３２及びＭ３３に流れることとなる。従って、第１の実施例よりも負荷を急速に放電することとなり、放電時定数を一定期間大きくすることが出来る。

第１の実施例及び第２の実施例においては、放電時定数をミラー電流設定回路の抵抗によって決定することが出来る駆動回路を説明したが、カレントミラー回路を電源電圧源と負荷駆動回路との間に設けることによって充電時定数をミラー電流設定回路の抵抗によって決定するようにしても良い。かかる駆動回路２００について、図４を参照しつつ詳細に説明する。なお、第１の実施例と同様の部分については同じ符号を付して、説明は省略する。

電源電圧源Ｖ_ｉｎとミラー電流設定回路１５との間にはＰ型ＭＯＳトランジスタＭ４１が接続されており、Ｐ型ＭＯＳトランジスタＭ４１のソースが電源電圧源Ｖ_ｉｎに、Ｐ型ＭＯＳトランジスタＭ４１のドレインがＮ型ＭＯＳトランジスタＭ９のドレインに接続されている。

また、電源電圧源Ｖ_ｉｎは、接続点Ｔ４１を介してＰ型ＭＯＳトランジスタＭ４２のソースに、接続点Ｔ４２を介してＰ型ＭＯＳトランジスタＭ４３のソースに、接続点Ｔ４３を介してＰ型ＭＯＳトランジスタＭ４４のソースに接続されている。Ｐ型ＭＯＳトランジスタＭ４２、Ｍ４３及びＭ４４のドレインは、負荷駆動回路２０、３０及び４０に接続されている。具体的には、Ｐ型ＭＯＳトランジスタＭ４２のドレインがＰ型ＭＯＳトランジスタＭ１のソースに、Ｐ型ＭＯＳトランジスタＭ４３のドレインがＰ型ＭＯＳトランジスタＭ３のソースに、Ｐ型ＭＯＳトランジスタＭ４４のドレインがＰ型ＭＯＳトランジスタＭ５のソースに接続されている。

また、Ｐ型ＭＯＳトランジスタＭ４１のゲートは、Ｐ型ＭＯＳトランジスタＭ４２、Ｍ４３及びＭ４４に接続され、Ｎ型ＭＯＳトランジスタＭ９のドレインにも接続されている。Ｐ型ＭＯＳトランジスタＭ４１を共通トランジスタとして、Ｐ型ＭＯＳトランジスタＭ４１、Ｍ４２、Ｍ４３及びＭ４４からカレントミラー回路５０が構成されている。

Ｎ型ＭＯＳトランジスタＭ９に定常電流Ｉ_１が流れることによって、定常電流Ｉ_１に依存するミラー電流である定常電流Ｉ_１１がＰ型ＭＯＳトランジスタＭ４１に流れることとなる。また、Ｐ型ＭＯトランジスタＭ４２、４３及びＭ４４にも定常電流Ｉ_１１が流れることとなるが、負荷駆動回路２０、３０及び４０が負荷に電荷を充電している状態に限られる。

Ｐ型ＭＯＳトランジスタＭ１、Ｍ３及びＭ５がオン状態にあるときには負荷Ｃ１、Ｃ２及びＣ３に電荷を充電することとなるが、Ｐ型ＭＯＳトランジスタＭ１、Ｍ３及びＭ５に流れる電流は定常電量Ｉ_１１に依存することとなる。従って、負荷Ｃ１、Ｃ２及びＣ３への充電量はミラー電流設定回路の定常電流Ｉ_１を決定する抵抗Ｒ１によって決定されることとなる。すなわち、負荷駆動回路２０、３０及び４０の充電時定数は抵抗Ｒ１によって決定されることとなる。

なお、第２の実施例に対応した急速充電用のＭＯＳトランジスタを各負荷駆動回路に設けても良い。例えば、負荷駆動回路２０においては、電源電圧源Ｖ_ｉｎと接続点Ｔ２との間にＰ型ＭＯＳトランジスタを接続し、かかるＰ型ＭＯＳトランジスタのゲートを入力インターフェイス回路１２に接続しても良い。

以上のように、本実施例による駆動回路によれば、複数のプッシュプル構成の出力段に含まれる一対のトランジスタの少なくとも１つに直列にカレントミラー用トランジスタを挿入し、これらのカレントミラー用トランジスタの各々とカレントミラー回路を形成する共通トランジスタを設けて、共通トランジスタを流れるミラー電流値をミラー電流設定回路によって設定する故、容量性負荷の駆動電流路の充電時定数を決定する抵抗の数を増加させることなく、充電時定数のばらつきを抑えることが出来る。

本発明の第１の実施例としての駆動回路を示す回路図である。本発明の第１の実施例としての駆動回路の動作を示すタイミングチャートである。本発明の第２の実施例としての駆動回路を示す回路図である。本発明の第３の実施例としての駆動回路を示す回路図である。

符号の説明

１０駆動回路
１３第１カレントミラー回路
１５ミラー電流設定回路
１６第２カレントミラー回路
２０、３０、４０負荷駆動回路

Claims

複数の容量性負荷の各々を前記負荷の各々に対応する時定数をもって駆動する駆動回路であって、
前記複数の容量性負荷の各々に対する出力端として作用する中立点を挟んでプッシュプル構成に接続された互いに相補的な一対のトランジスタを各々が含む複数のプッシュプル段と、
前記プッシュプル段の各々の一対のトランジスタの少なくとも１つに直列に接続されたカレントミラー用トランジスタと、
前記カレントミラー用トランジスタの各々とカレントミラー回路を形成する共通トランジスタと、
前記共通トランジスタを流れるミラー電流値を設定するミラー電流設定回路と、を含むことを特徴とする駆動回路。
前記ミラー電流設定回路は、前記共通トランジスタに接続されたミラー電流設定用トランジスタと、前記ミラー電流設定用トランジスタに駆動信号を供給する演算増幅回路と、前記演算増幅回路の正入力端子に接続された基準電圧源と、前記ＭＯＳトランジスタと接地電位との間に接続された抵抗と、を含むことを特徴とする請求項１記載の駆動回路。
前記プッシュプル段の各々の一対のトランジスタの少なくとも１つに並列に接続された補助トランジスタを更に有することを特徴とする請求項１又は２のいずれかに記載の駆動回路。
前記プッシュプル段の各々の一対のトランジスタは、互いに同一種類のトランジスタであることを特徴とする請求項１乃至３のいずれか１に記載の駆動回路。
前記プッシュプル段の各々の一対のトランジスタは、互いに異なる種類のトランジスタであることを特徴とする請求項１乃至３のいずれか１に記載の駆動回路。