JPH11186896A - 半導体装置 - Google Patents
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- JPH11186896A JPH11186896A JP9355068A JP35506897A JPH11186896A JP H11186896 A JPH11186896 A JP H11186896A JP 9355068 A JP9355068 A JP 9355068A JP 35506897 A JP35506897 A JP 35506897A JP H11186896 A JPH11186896 A JP H11186896A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
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- 230000008054 signal transmission Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】
【課題】データ線の負荷を低減して高速化を図るととも
に、チップ・サイズを縮小化することのできる半導体装
置の出力回路を提供する。 【解決手段】ＮＭＯＳトランジスタ２、３により形成さ
れるＺＱ回路１と、ＺＱ端子１１のチップ外部に接続さ
れる抵抗４と、正入力端にＶCC／２の電圧が入力され、
負入力端にＺＱ端子１１の電圧ＶZQが入力されて、上記
のＶCC／２と電圧ＶZQとを比較照合して、比較結果信号
１０２を出力するコンパレータ５と、比較結果信号１０
２を入力して、クロック１０３に同期して、１ビットず
つカウントアップまたはカウントダウンし、コード信号
１０４〜１０６を出力するするアップダウンカウンター
６と、コード信号１０４〜１０６をＤ／Ａ変換し、出力
インピーダンス制御信号１０７として出力するＤ／Ａコ
ンバータ７と、ＮＭＯＳトランジスタ９、１０により形
成される出力素子回路８とを備えて構成される。
に、チップ・サイズを縮小化することのできる半導体装
置の出力回路を提供する。 【解決手段】ＮＭＯＳトランジスタ２、３により形成さ
れるＺＱ回路１と、ＺＱ端子１１のチップ外部に接続さ
れる抵抗４と、正入力端にＶCC／２の電圧が入力され、
負入力端にＺＱ端子１１の電圧ＶZQが入力されて、上記
のＶCC／２と電圧ＶZQとを比較照合して、比較結果信号
１０２を出力するコンパレータ５と、比較結果信号１０
２を入力して、クロック１０３に同期して、１ビットず
つカウントアップまたはカウントダウンし、コード信号
１０４〜１０６を出力するするアップダウンカウンター
６と、コード信号１０４〜１０６をＤ／Ａ変換し、出力
インピーダンス制御信号１０７として出力するＤ／Ａコ
ンバータ７と、ＮＭＯＳトランジスタ９、１０により形
成される出力素子回路８とを備えて構成される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にデータ信号の出力手段として、データ信号の配線数
を低減して当該データ信号伝達の高速化を図るととも
に、配線布設面積ならびに出力素子数を削減して、チッ
プ面積の縮小化を図ることのできる出力回路を具備する
半導体装置に関する。
特にデータ信号の出力手段として、データ信号の配線数
を低減して当該データ信号伝達の高速化を図るととも
に、配線布設面積ならびに出力素子数を削減して、チッ
プ面積の縮小化を図ることのできる出力回路を具備する
半導体装置に関する。
【０００２】
【従来の技術】一般に、半導体装置を含む各種システム
においては、動作機能の高速化に伴ない、小振幅信号に
よる動作に適応できることが求められている。この適応
性に対応して、システム内部の信号線における反射を抑
制除去することが必要条件となっており、当該反射を除
去するためには、信号を出力する半導体素子により形成
される出力回路の出力インビーダンスと、対応する信号
線のインピーダンスとの整合（マッチング）をとること
が必要不可欠となっている。１例として、特開平９−１
３０２２９号公報には、出力段にそれぞれインピーダン
スの異なる複数のＮＭＯＳトランジスタを配置して、そ
れぞれのＮＭＯＳトランジスタのＯＮ／ＯＦＦ状態の組
合わせにより、出力インピーダンスを調整するという技
術内容が記載されている。図３は、当該従来例の構成を
示すブロック図である。
においては、動作機能の高速化に伴ない、小振幅信号に
よる動作に適応できることが求められている。この適応
性に対応して、システム内部の信号線における反射を抑
制除去することが必要条件となっており、当該反射を除
去するためには、信号を出力する半導体素子により形成
される出力回路の出力インビーダンスと、対応する信号
線のインピーダンスとの整合（マッチング）をとること
が必要不可欠となっている。１例として、特開平９−１
３０２２９号公報には、出力段にそれぞれインピーダン
スの異なる複数のＮＭＯＳトランジスタを配置して、そ
れぞれのＮＭＯＳトランジスタのＯＮ／ＯＦＦ状態の組
合わせにより、出力インピーダンスを調整するという技
術内容が記載されている。図３は、当該従来例の構成を
示すブロック図である。
【０００３】図３に示されるように、本従来例における
出力回路は、ＺＱ端子１１、電圧入力端子１２、クロッ
ク入力端子１３、データ信号入力端子１４および出力端
子１５に対応して、ＺＱ端子１１のチップ外部に任意に
接続される抵抗４と、ドレインに電源電圧ＶCCが供給さ
れ、ゲートにそれぞれ対応するコード信号１０４〜１０
６が入力されて、ソースが共にＺＱ端子１１に接続され
るＮＭＯＳトランジスタ１７、１８および１９により形
成されるＮＭＯＳトランジスタ・アレイ１６と、正入力
端に電圧入力端子１２よりＶCC／２の電圧が入力され、
負入力端にはＺＱ端子１１の電圧ＶZQが入力されて、上
記のＮＭＯＳトランジスタ１７、１８および１９のＯＮ
／ＯＦＦにより変動するＺＱ端子１１の電圧ＶZQとＶCC
／２の電位とを比較照合して、比較結果信号１０２を出
力するコンパレータ５と、当該比較結果信号１０２の入
力を受けて、クロック入力端子１３より入力されるクロ
ック１０３に同期して、１ビットずつカウントアップま
たはカウントダウンし、出力信号としてコード信号１０
４〜１０６を出力するアップダウンカウンター６と、一
方の入力端にそれぞれ対応するコード信号１０４〜１０
６の入力を受け、もう一方の入力端には、共にデータ信
号１０８の入力を受けるＮＯＲ回路２１、２２および２
３を含むＮＯＲ回路群２０と、ドレインに電源電圧ＶCC
が供給され、ゲートにそれぞれ対応するＮＯＲ回路２
１、２２および２３のＮＯＲ出力が入力されて、ソース
が共に出力端子１５に接続されるＮＭＯＳトランジスタ
２５、２６および２７により形成される出力素子回路２
４とを備えて構成される。
出力回路は、ＺＱ端子１１、電圧入力端子１２、クロッ
ク入力端子１３、データ信号入力端子１４および出力端
子１５に対応して、ＺＱ端子１１のチップ外部に任意に
接続される抵抗４と、ドレインに電源電圧ＶCCが供給さ
れ、ゲートにそれぞれ対応するコード信号１０４〜１０
６が入力されて、ソースが共にＺＱ端子１１に接続され
るＮＭＯＳトランジスタ１７、１８および１９により形
成されるＮＭＯＳトランジスタ・アレイ１６と、正入力
端に電圧入力端子１２よりＶCC／２の電圧が入力され、
負入力端にはＺＱ端子１１の電圧ＶZQが入力されて、上
記のＮＭＯＳトランジスタ１７、１８および１９のＯＮ
／ＯＦＦにより変動するＺＱ端子１１の電圧ＶZQとＶCC
／２の電位とを比較照合して、比較結果信号１０２を出
力するコンパレータ５と、当該比較結果信号１０２の入
力を受けて、クロック入力端子１３より入力されるクロ
ック１０３に同期して、１ビットずつカウントアップま
たはカウントダウンし、出力信号としてコード信号１０
４〜１０６を出力するアップダウンカウンター６と、一
方の入力端にそれぞれ対応するコード信号１０４〜１０
６の入力を受け、もう一方の入力端には、共にデータ信
号１０８の入力を受けるＮＯＲ回路２１、２２および２
３を含むＮＯＲ回路群２０と、ドレインに電源電圧ＶCC
が供給され、ゲートにそれぞれ対応するＮＯＲ回路２
１、２２および２３のＮＯＲ出力が入力されて、ソース
が共に出力端子１５に接続されるＮＭＯＳトランジスタ
２５、２６および２７により形成される出力素子回路２
４とを備えて構成される。
【０００４】図３において、コンパレータ５の正入力端
にはＶCC／２が入力され、負入力端にはＺＱ端子１１の
電圧ＶZQの値が入力されて比較照合される。コンパレー
タ５からは比較結果信号１０２が出力されて、アップダ
ウンカウンター６に入力される。アップダウンカウンタ
ー６には、クロック入力端子１３よりクロック１０３も
入力されており、上記の比較結果信号１０２のレベルが
“Ｌ”レベルである場合には、当該クロック１０３に同
期して、１ビットずつカウントアップされ、また比較結
果信号１０２のレベルが“Ｈ”レベルの場合には、当該
クロック１０３に同期して、１ビットずつカウントダウ
ンされて、その出力は、コード信号１０４〜１０６とし
て出力され、ＮＭＯＳトランジスタ・アレイ１６内の、
それぞれ内部インピーダンスの異なる対応するＮＭＯＳ
トランジスタ１７、１８および１９のゲートに入力さ
れ、同時に、ＮＯＲ回路群２０内の、それぞれ対応する
ＮＯＲ回路２１、２２および２３の一方の入力端に入力
される。
にはＶCC／２が入力され、負入力端にはＺＱ端子１１の
電圧ＶZQの値が入力されて比較照合される。コンパレー
タ５からは比較結果信号１０２が出力されて、アップダ
ウンカウンター６に入力される。アップダウンカウンタ
ー６には、クロック入力端子１３よりクロック１０３も
入力されており、上記の比較結果信号１０２のレベルが
“Ｌ”レベルである場合には、当該クロック１０３に同
期して、１ビットずつカウントアップされ、また比較結
果信号１０２のレベルが“Ｈ”レベルの場合には、当該
クロック１０３に同期して、１ビットずつカウントダウ
ンされて、その出力は、コード信号１０４〜１０６とし
て出力され、ＮＭＯＳトランジスタ・アレイ１６内の、
それぞれ内部インピーダンスの異なる対応するＮＭＯＳ
トランジスタ１７、１８および１９のゲートに入力さ
れ、同時に、ＮＯＲ回路群２０内の、それぞれ対応する
ＮＯＲ回路２１、２２および２３の一方の入力端に入力
される。
【０００５】このような動作状態において、ＺＱ端子１
１の電圧ＶZQの値がＶCC／２に比較して低電位レベルで
ある場合には、コンパレータ５より出力される比較結果
信号１０２のレベルは“Ｌ”レベルにて出力されて、ア
ップダウンカウンター６に入力される。これを受けてア
ップダウンカウンター６においては、クロック１０３に
同期してカウントアップされ、出力されるコード信号１
０４〜１０６は、ＮＭＯＳトランジスタ・アレイ１６お
よびＮＯＲ回路群２０に送出される。ＮＭＯＳトランジ
スタ・アレイ１６においては、これらのコード信号１０
４〜１０６は、それぞれ対応するＮＭＯＳトランジスタ
１７、１８および１９のゲートに入力され、これを受け
て、これらのＮＭＯＳトランジスタ１７、１８および１
９は共に能動状態となり、これにより、ＺＱ端子１１の
電圧ＶZQの電位レベルは漸次上昇する。このようなカウ
ントアップ動作状態が繰返して行われて、ＺＱ端子１１
の電圧ＶZQの電位レベルがＶCC／２の電位レベル以上に
なると、コンパレータ３の比較結果信号１０２のレベル
は“Ｈ”レベルに転移して出力され、これを受けて、ア
ップダウンカウンター６における動作はカウントダウン
動作状態に移行する。この状態においては、当該アップ
ダウンカウンター６より出力されるコード信号１０４〜
１０６の入力をゲートに受けるＮＭＯＳトランジスタ１
７、１８および１９を含むＮＭＯＳトランジスタ・アレ
イ１６のインピーダンスは漸次増大し、これによりＺＱ
端子１１の電圧ＶZQの電位レベルは漸次下降する状態と
なる。そして最終的には、アップダウンカウンター６に
おける動作は、１ビットのアップ／ダウン動作の繰返し
が継続して行われる安定動作状態となる。この安定動作
状態においては、ＮＭＯＳトランジスタ１７〜１９の能
動状態における内部インピーダンスを含むＮＭＯＳトラ
ンジスタ・アレイ１６のインピーダンスは、ＺＱ端子１
１のチップ外部に任意に接続される抵抗４の抵抗値Ｒ4
の値と略々同一の値となる。
１の電圧ＶZQの値がＶCC／２に比較して低電位レベルで
ある場合には、コンパレータ５より出力される比較結果
信号１０２のレベルは“Ｌ”レベルにて出力されて、ア
ップダウンカウンター６に入力される。これを受けてア
ップダウンカウンター６においては、クロック１０３に
同期してカウントアップされ、出力されるコード信号１
０４〜１０６は、ＮＭＯＳトランジスタ・アレイ１６お
よびＮＯＲ回路群２０に送出される。ＮＭＯＳトランジ
スタ・アレイ１６においては、これらのコード信号１０
４〜１０６は、それぞれ対応するＮＭＯＳトランジスタ
１７、１８および１９のゲートに入力され、これを受け
て、これらのＮＭＯＳトランジスタ１７、１８および１
９は共に能動状態となり、これにより、ＺＱ端子１１の
電圧ＶZQの電位レベルは漸次上昇する。このようなカウ
ントアップ動作状態が繰返して行われて、ＺＱ端子１１
の電圧ＶZQの電位レベルがＶCC／２の電位レベル以上に
なると、コンパレータ３の比較結果信号１０２のレベル
は“Ｈ”レベルに転移して出力され、これを受けて、ア
ップダウンカウンター６における動作はカウントダウン
動作状態に移行する。この状態においては、当該アップ
ダウンカウンター６より出力されるコード信号１０４〜
１０６の入力をゲートに受けるＮＭＯＳトランジスタ１
７、１８および１９を含むＮＭＯＳトランジスタ・アレ
イ１６のインピーダンスは漸次増大し、これによりＺＱ
端子１１の電圧ＶZQの電位レベルは漸次下降する状態と
なる。そして最終的には、アップダウンカウンター６に
おける動作は、１ビットのアップ／ダウン動作の繰返し
が継続して行われる安定動作状態となる。この安定動作
状態においては、ＮＭＯＳトランジスタ１７〜１９の能
動状態における内部インピーダンスを含むＮＭＯＳトラ
ンジスタ・アレイ１６のインピーダンスは、ＺＱ端子１
１のチップ外部に任意に接続される抵抗４の抵抗値Ｒ4
の値と略々同一の値となる。
【０００６】一方において、上記の安定動作状態におい
て、アップダウンカウンター６より出力されるコード信
号１０４〜１０６は、ＮＯＲ回路群２０に含まれるＮＯ
Ｒ回路２１、２２および２３の一方の入力端に入力され
ており、これらのＮＯＲ回路においては、もう一方の入
力端に入力されるデータ信号１０８との論理和がとられ
て、それぞれのＮＯＲ出力は、出力素子回路２４内の対
応するＮＭＯＳトランジスタ２５、２６および２７のゲ
ートに入力される。前述のように、ＮＭＯＳトランジス
タ２５、２６および２７のドレインには電源電圧ＶCCが
供給され、ソースは共に出力端子１５に接続されてお
り、上記のＮＯＲ出力のゲート入力を受けて、出力素子
回路２４の出力インピーダンスは、データ信号１０８が
“Ｌ”レベルの状態においては、ＮＭＯＳトランジスタ
・アレイ１６におけるトランジスタ・サイズと、出力素
子回路２４におけるトランジスタ・サイズとのサイズ比
により決定される値となる。従って、ＺＱ端子１１のチ
ップ外部に任意に接続される抵抗４の抵抗値Ｒ4 の値を
調整することにより、上記のトランジスタ・サイズの比
を変えることが可能となり、これにより、当該抵抗４の
抵抗値の調整により、出力素子回路２４の出力インピー
ダンスを制御調整することが可能となる。
て、アップダウンカウンター６より出力されるコード信
号１０４〜１０６は、ＮＯＲ回路群２０に含まれるＮＯ
Ｒ回路２１、２２および２３の一方の入力端に入力され
ており、これらのＮＯＲ回路においては、もう一方の入
力端に入力されるデータ信号１０８との論理和がとられ
て、それぞれのＮＯＲ出力は、出力素子回路２４内の対
応するＮＭＯＳトランジスタ２５、２６および２７のゲ
ートに入力される。前述のように、ＮＭＯＳトランジス
タ２５、２６および２７のドレインには電源電圧ＶCCが
供給され、ソースは共に出力端子１５に接続されてお
り、上記のＮＯＲ出力のゲート入力を受けて、出力素子
回路２４の出力インピーダンスは、データ信号１０８が
“Ｌ”レベルの状態においては、ＮＭＯＳトランジスタ
・アレイ１６におけるトランジスタ・サイズと、出力素
子回路２４におけるトランジスタ・サイズとのサイズ比
により決定される値となる。従って、ＺＱ端子１１のチ
ップ外部に任意に接続される抵抗４の抵抗値Ｒ4 の値を
調整することにより、上記のトランジスタ・サイズの比
を変えることが可能となり、これにより、当該抵抗４の
抵抗値の調整により、出力素子回路２４の出力インピー
ダンスを制御調整することが可能となる。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
装置の出力回路においては、第１の問題点として、ＮＯ
Ｒ回路群には複数のＮＯＲ回路が含まれているために、
これらのＮＯＲ回路群を駆動する際に、データ信号を伝
達するデータ線の負荷が過大となり、これにより信号処
理の高速化が阻害されるという欠点がある。
装置の出力回路においては、第１の問題点として、ＮＯ
Ｒ回路群には複数のＮＯＲ回路が含まれているために、
これらのＮＯＲ回路群を駆動する際に、データ信号を伝
達するデータ線の負荷が過大となり、これにより信号処
理の高速化が阻害されるという欠点がある。
【０００８】また、第２の問題点として、半導体装置に
複数の出力端子が設けられている場合においては、アッ
プダウンカウンターより出力されるコード信号に対応す
る配線布設面積が更に増大する状態になるとともに、出
力素子群を形成するトランジスタ素子数も増大する状態
となる。例えば、“Ｈ”レベルおよび“Ｌ”レベルの信
号出力用として、それぞれ６本、合わせて１２本の信号
線を必要とする場合には、配線幅および配線間隔がそれ
ぞれ２μｍとしても４８μｍの配線布設幅が必要とな
り、或はまた１２本の信号線を必要とし、出力端子が３
６端子設けられている半導体装置の場合においては、当
該出力端子に対応する制御用のＮＯＲ回路の数が１２×
３６＝４３２個となり、出力端子自体も４３２個必要と
なるために、チップサイズが増大するという欠点があ
る。
複数の出力端子が設けられている場合においては、アッ
プダウンカウンターより出力されるコード信号に対応す
る配線布設面積が更に増大する状態になるとともに、出
力素子群を形成するトランジスタ素子数も増大する状態
となる。例えば、“Ｈ”レベルおよび“Ｌ”レベルの信
号出力用として、それぞれ６本、合わせて１２本の信号
線を必要とする場合には、配線幅および配線間隔がそれ
ぞれ２μｍとしても４８μｍの配線布設幅が必要とな
り、或はまた１２本の信号線を必要とし、出力端子が３
６端子設けられている半導体装置の場合においては、当
該出力端子に対応する制御用のＮＯＲ回路の数が１２×
３６＝４３２個となり、出力端子自体も４３２個必要と
なるために、チップサイズが増大するという欠点があ
る。
【０００９】本発明の目的は、出力インピーダンスの制
御を、複数のトランジスタのＯＮ／ＯＦＦ制御によって
行っている制御方法を排除して、上記の課題を解決する
ことのできる出力回路を、情報出力手段として具備する
半導体装置を提供することにある。
御を、複数のトランジスタのＯＮ／ＯＦＦ制御によって
行っている制御方法を排除して、上記の課題を解決する
ことのできる出力回路を、情報出力手段として具備する
半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置の出
力回路は、所定のＺＱ端子と接地点との間に接続される
抵抗と、前記ＺＱ端子の電圧と、高電位電源による電源
電圧の１／２の電圧とを比較照合して、比較結果信号を
生成して出力する電圧比較手段と、前記比較結果信号お
よび所定のクロック信号の入力を受けて、特定のインピ
ーダンス制御信号を生成して出力するインピーダンス制
御手段と、前記高電位電源と前記ＺＱ端子との間に接続
されて構成され、前記インピーダンス制御信号によりイ
ンピーダンス値が制御されるＺＱ回路手段と、前記高電
位電源と出力端子との間に接続されて構成され、前記イ
ンピーダンス制御信号および所定のデータ信号の入力を
受けて、前記インピーダンス制御信号による制御作用を
介して、当該データ信号を出力するデータ出力手段と、
を少なくとも備えて構成される出力回路を、情報出力手
段として具備することを特徴としている。
力回路は、所定のＺＱ端子と接地点との間に接続される
抵抗と、前記ＺＱ端子の電圧と、高電位電源による電源
電圧の１／２の電圧とを比較照合して、比較結果信号を
生成して出力する電圧比較手段と、前記比較結果信号お
よび所定のクロック信号の入力を受けて、特定のインピ
ーダンス制御信号を生成して出力するインピーダンス制
御手段と、前記高電位電源と前記ＺＱ端子との間に接続
されて構成され、前記インピーダンス制御信号によりイ
ンピーダンス値が制御されるＺＱ回路手段と、前記高電
位電源と出力端子との間に接続されて構成され、前記イ
ンピーダンス制御信号および所定のデータ信号の入力を
受けて、前記インピーダンス制御信号による制御作用を
介して、当該データ信号を出力するデータ出力手段と、
を少なくとも備えて構成される出力回路を、情報出力手
段として具備することを特徴としている。
【００１１】なお、前記電圧比較手段は、正入力端に前
記電源電圧の１／２の電圧が入力され、負入力端に前記
ＺＱ端子の電圧が入力されて、これらの両入力電圧のレ
ベル比較に対応する比較結果信号を生成して出力するコ
ンパレータにより形成してもよく、また、前記インピー
ダンス制御手段としては、前記比較結果信号および所定
のクロック信号の入力を受けて、当該比較結果信号のレ
ベルに対応して、前記クロック信号に同期してアップカ
ウント動作またはダウンカウント動作を行い、所定のコ
ード信号群を出力するアップダウンカウンターと、前記
コード信号群を入力してＤ／Ａ変換し、前記インピーダ
ンス制御信号として出力するＤ／Ａコンバータとを備え
て構成してもよい。
記電源電圧の１／２の電圧が入力され、負入力端に前記
ＺＱ端子の電圧が入力されて、これらの両入力電圧のレ
ベル比較に対応する比較結果信号を生成して出力するコ
ンパレータにより形成してもよく、また、前記インピー
ダンス制御手段としては、前記比較結果信号および所定
のクロック信号の入力を受けて、当該比較結果信号のレ
ベルに対応して、前記クロック信号に同期してアップカ
ウント動作またはダウンカウント動作を行い、所定のコ
ード信号群を出力するアップダウンカウンターと、前記
コード信号群を入力してＤ／Ａ変換し、前記インピーダ
ンス制御信号として出力するＤ／Ａコンバータとを備え
て構成してもよい。
【００１２】更に、前記アップダウンカウンターの動作
機能としては、入力される前記比較結果信号が“Ｌ”レ
ベルの時にはアップカウント動作を行い、比較結果信号
が“Ｈ”レベルの時にはダウンカウント動作を行うこと
により前記コード信号を出力するようにしてもよく、ま
た、前記ＺＱ回路手段は、ドレインおよびゲートが前記
高電位電源に接続される第１のＮＭＯＳトランジスタ
と、ドレインが前記第１のＮＭＯＳトランジスタのソー
スに接続され、ゲートに前記インピーダンス制御信号が
入力されて、ソースが前記ＺＱ端子に接続される第２の
ＮＭＯＳトランジスタとを備えて構成してもよい。そし
てまた、前記データ出力手段としては、ドレインが前記
高電位電源に接続され、ゲートに前記データ信号が入力
される第３のＮＭＯＳトランジスタと、ドレインが前記
第３のＮＭＯＳトランジスタのソースに接続され、ゲー
トに前記インピーダンス制御信号が入力されて、ソース
が前記出力端子にに接続される第４のＮＭＯＳトランジ
スタとを備えて構成してもよい。
機能としては、入力される前記比較結果信号が“Ｌ”レ
ベルの時にはアップカウント動作を行い、比較結果信号
が“Ｈ”レベルの時にはダウンカウント動作を行うこと
により前記コード信号を出力するようにしてもよく、ま
た、前記ＺＱ回路手段は、ドレインおよびゲートが前記
高電位電源に接続される第１のＮＭＯＳトランジスタ
と、ドレインが前記第１のＮＭＯＳトランジスタのソー
スに接続され、ゲートに前記インピーダンス制御信号が
入力されて、ソースが前記ＺＱ端子に接続される第２の
ＮＭＯＳトランジスタとを備えて構成してもよい。そし
てまた、前記データ出力手段としては、ドレインが前記
高電位電源に接続され、ゲートに前記データ信号が入力
される第３のＮＭＯＳトランジスタと、ドレインが前記
第３のＮＭＯＳトランジスタのソースに接続され、ゲー
トに前記インピーダンス制御信号が入力されて、ソース
が前記出力端子にに接続される第４のＮＭＯＳトランジ
スタとを備えて構成してもよい。
【００１３】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１４】図１は本発明の半導体装置の出力回路の１
実施形態の構成を示すブロック図である。図１に示され
るように、本実施形態は、ＺＱ端子１１、電圧入力端子
１２、クロック入力端子１３、データ信号入力端子１４
および出力端子１５に対応して、ＮＭＯＳトランジスタ
２および３により形成されるＺＱ回路１と、ＺＱ端子１
１のチップ外部に任意に接続される抵抗４と、正入力端
に電圧入力端子１２よりＶCC／２の電圧が入力され、負
入力端には、ＺＱ回路１内のＮＭＯＳトランジスタ３の
動作状態により変動するＺＱ端子１１の電圧ＶZQが入力
されて、上記のＶCC／２とＺＱ端子１１の電圧ＶZQとを
比較照合して、比較結果信号１０２を出力するコンパレ
ータ５と、当該比較結果信号１０２の入力を受けて、ク
ロック入力端子１３より入力されるクロック１０３に同
期して、１ビットずつカウントアップまたはカウントダ
ウンし、出力信号としてコード信号１０４〜１０６を出
力するするアップダウンカウンター６と、当該コード信
号１０４〜１０６の入力を受けてＤ／Ａ変換し、出力イ
ンピーダンス制御信号１０７として出力するＤ／Ａコン
バータ７と、ＮＭＯＳトランジスタ９および１０により
形成される出力素子回路８とを備えて構成される。ま
た、図２（ａ）、（ｂ）、（ｃ）および（ｄ）は、本実
施形態における動作状態を示すタイミング図であり、図
２（ａ）には、出力インピーダンス１０７、ＶCC／２お
よびＶZQが示されており、図２（ｂ）には比較結果信号
１０２が示され、図（ｃ）にはクロック信号１０３が示
されて、図２（ｄ）にはコード信号１０４〜１０６が示
されている。
実施形態の構成を示すブロック図である。図１に示され
るように、本実施形態は、ＺＱ端子１１、電圧入力端子
１２、クロック入力端子１３、データ信号入力端子１４
および出力端子１５に対応して、ＮＭＯＳトランジスタ
２および３により形成されるＺＱ回路１と、ＺＱ端子１
１のチップ外部に任意に接続される抵抗４と、正入力端
に電圧入力端子１２よりＶCC／２の電圧が入力され、負
入力端には、ＺＱ回路１内のＮＭＯＳトランジスタ３の
動作状態により変動するＺＱ端子１１の電圧ＶZQが入力
されて、上記のＶCC／２とＺＱ端子１１の電圧ＶZQとを
比較照合して、比較結果信号１０２を出力するコンパレ
ータ５と、当該比較結果信号１０２の入力を受けて、ク
ロック入力端子１３より入力されるクロック１０３に同
期して、１ビットずつカウントアップまたはカウントダ
ウンし、出力信号としてコード信号１０４〜１０６を出
力するするアップダウンカウンター６と、当該コード信
号１０４〜１０６の入力を受けてＤ／Ａ変換し、出力イ
ンピーダンス制御信号１０７として出力するＤ／Ａコン
バータ７と、ＮＭＯＳトランジスタ９および１０により
形成される出力素子回路８とを備えて構成される。ま
た、図２（ａ）、（ｂ）、（ｃ）および（ｄ）は、本実
施形態における動作状態を示すタイミング図であり、図
２（ａ）には、出力インピーダンス１０７、ＶCC／２お
よびＶZQが示されており、図２（ｂ）には比較結果信号
１０２が示され、図（ｃ）にはクロック信号１０３が示
されて、図２（ｄ）にはコード信号１０４〜１０６が示
されている。
【００１５】以下においては、図１および図２を参照し
て、本実施形態の動作について説明する。図１におい
て、コンパレータ５の正入力端には電源端子１２よりＶ
CC／２（図２（ａ）参照）の電位レベルが入力され、負
入力端にはＺＱ端子１１の電圧ＶZQ（図２（ａ）参照）
の電位レベルが入力されて比較照合される。コンパレー
タ５からは比較結果信号１０２（図２（ｂ）参照）が出
力されて、アップダウンカウンター６に入力される。ア
ップダウンカウンター６には、クロック入力端子１３よ
りクロック１０３（図２（ｃ）参照）も入力されてお
り、ＶCC／２の電位レベルがＺＱ端子１１の電圧ＶZQの
電位レベルよりも低く、上記の比較結果信号１０２のレ
ベルが“Ｌ”レベルである場合には、当該クロック１０
３に同期して１ビットずつカウントアップされ、また逆
にＶCC／２の電位レベルがＺＱ端子１１の電圧ＶZQの電
位レベルよりも高く、比較結果信号１０２のレベルが
“Ｌ”レベルにて入力される場合には、当該クロック１
０３に同期して１ビットずつカウントダウンされて、そ
のカウント出力は、コード信号１０４〜１０６（図２
（ｄ）参照）として出力されてＤ／Ａコンバータ７に入
力される。Ｄ／Ａコンバータ７においては、これらのコ
ード信号１０４〜１０６がＤ／Ａ変換されて、出力イン
ピーダンス制御信号１０７（図２（ａ）参照）として出
力され、ＺＱ回路１に含まれるＮＭＯＳトランジスタ３
のゲートに入力されるとともに、出力回路８に含まれる
ＮＭＯＳトランジスタ１０のゲートに入力される。
て、本実施形態の動作について説明する。図１におい
て、コンパレータ５の正入力端には電源端子１２よりＶ
CC／２（図２（ａ）参照）の電位レベルが入力され、負
入力端にはＺＱ端子１１の電圧ＶZQ（図２（ａ）参照）
の電位レベルが入力されて比較照合される。コンパレー
タ５からは比較結果信号１０２（図２（ｂ）参照）が出
力されて、アップダウンカウンター６に入力される。ア
ップダウンカウンター６には、クロック入力端子１３よ
りクロック１０３（図２（ｃ）参照）も入力されてお
り、ＶCC／２の電位レベルがＺＱ端子１１の電圧ＶZQの
電位レベルよりも低く、上記の比較結果信号１０２のレ
ベルが“Ｌ”レベルである場合には、当該クロック１０
３に同期して１ビットずつカウントアップされ、また逆
にＶCC／２の電位レベルがＺＱ端子１１の電圧ＶZQの電
位レベルよりも高く、比較結果信号１０２のレベルが
“Ｌ”レベルにて入力される場合には、当該クロック１
０３に同期して１ビットずつカウントダウンされて、そ
のカウント出力は、コード信号１０４〜１０６（図２
（ｄ）参照）として出力されてＤ／Ａコンバータ７に入
力される。Ｄ／Ａコンバータ７においては、これらのコ
ード信号１０４〜１０６がＤ／Ａ変換されて、出力イン
ピーダンス制御信号１０７（図２（ａ）参照）として出
力され、ＺＱ回路１に含まれるＮＭＯＳトランジスタ３
のゲートに入力されるとともに、出力回路８に含まれる
ＮＭＯＳトランジスタ１０のゲートに入力される。
【００１６】ここにおいて、動作の経過状態として、Ｚ
Ｑ端子１１の電圧ＶZQの電位レベルがＶCC／２の電位レ
ベルに比較して低電位である状態においては、上述のよ
うに、コンパレータ５より出力される比較結果信号１０
２のレベルは“Ｌ”レベルとして出力されて、アップダ
ウンカウンター６に入力される。これを受けて、上述の
ようにアップダウンカウンター６はカウントアップさ
れ、出力されるコード信号１０４〜１０６のＡ／Ｄコン
バータ７によるＡ／Ｄ変換出力は、漸次レベルアップさ
れる出力インピーダンス制御信号１０７として出力され
て、ＮＭＯＳトランジスタ３のゲートに入力される。こ
れを受けてＮＭＯＳトランジスタ３は能動状態となり、
これにより、ドレインおよびゲートに電源電圧ＶCCが供
給され、ソースがＮＭＯＳトランジスタ３のドレインに
接続されるＮＭＯＳトランジスタ２と、当該ＮＭＯＳト
ランジスタに直列に接続されるＮＭＯＳトランジスタ３
により形成されるＺＱ回路１のインピーダンスは、漸次
低下する状態となり、ＺＱ端子１１の電圧ＶZQの電位レ
ベルは漸次上昇する動作状態となる。
Ｑ端子１１の電圧ＶZQの電位レベルがＶCC／２の電位レ
ベルに比較して低電位である状態においては、上述のよ
うに、コンパレータ５より出力される比較結果信号１０
２のレベルは“Ｌ”レベルとして出力されて、アップダ
ウンカウンター６に入力される。これを受けて、上述の
ようにアップダウンカウンター６はカウントアップさ
れ、出力されるコード信号１０４〜１０６のＡ／Ｄコン
バータ７によるＡ／Ｄ変換出力は、漸次レベルアップさ
れる出力インピーダンス制御信号１０７として出力され
て、ＮＭＯＳトランジスタ３のゲートに入力される。こ
れを受けてＮＭＯＳトランジスタ３は能動状態となり、
これにより、ドレインおよびゲートに電源電圧ＶCCが供
給され、ソースがＮＭＯＳトランジスタ３のドレインに
接続されるＮＭＯＳトランジスタ２と、当該ＮＭＯＳト
ランジスタに直列に接続されるＮＭＯＳトランジスタ３
により形成されるＺＱ回路１のインピーダンスは、漸次
低下する状態となり、ＺＱ端子１１の電圧ＶZQの電位レ
ベルは漸次上昇する動作状態となる。
【００１７】このようなカウントアップ動作状態が繰返
して行われることにより、ＺＱ端子１１の電圧ＶZQの電
位レベルがＶCC／２の電位レベル以上になると、コンパ
レータ５の比較結果信号１０２のレベルは“Ｈ”レベル
に転移して出力され、これを受けてアップダウンカウン
ター６はカウントダウンされて、当該アップダウンカウ
ンター６より出力されるコード信号１０４〜１０６の、
Ａ／Ｄコンバータ７によるＡ／Ｄ変換出力は、漸次レベ
ルダウンされる出力インピーダンス制御信号１０７とし
て出力されて、ＮＭＯＳトランジスタ３のゲートに入力
される。これを受けてＮＭＯＳトランジスタ３の能動状
態は漸次低下し、これにより、ＮＭＯＳトランジスタ３
を含むＺＱ回路１の内部インピーダンスが増大すること
により、ＺＱ端子１１の電圧ＶZQのレベルは漸次下降し
て、最終的には、アップダウンカウンター６において
は、１ビットのアップ動作とダウン動作とが、繰返し継
続して行われる安定動作状態となる。この安定動作状態
においては、ＺＱ端子１１の電圧ＶZQは、略々ＶCC／２
の電位レベルと等しい値となり、またＮＭＯＳトランス
タ２および３により形成されるＺＱ回路１の内部インピ
ーダンスは、ＺＱ端子１１のチップ外部に任意に接続さ
れる抵抗４の抵抗値Ｒ4 の値と略同一の値となる。
して行われることにより、ＺＱ端子１１の電圧ＶZQの電
位レベルがＶCC／２の電位レベル以上になると、コンパ
レータ５の比較結果信号１０２のレベルは“Ｈ”レベル
に転移して出力され、これを受けてアップダウンカウン
ター６はカウントダウンされて、当該アップダウンカウ
ンター６より出力されるコード信号１０４〜１０６の、
Ａ／Ｄコンバータ７によるＡ／Ｄ変換出力は、漸次レベ
ルダウンされる出力インピーダンス制御信号１０７とし
て出力されて、ＮＭＯＳトランジスタ３のゲートに入力
される。これを受けてＮＭＯＳトランジスタ３の能動状
態は漸次低下し、これにより、ＮＭＯＳトランジスタ３
を含むＺＱ回路１の内部インピーダンスが増大すること
により、ＺＱ端子１１の電圧ＶZQのレベルは漸次下降し
て、最終的には、アップダウンカウンター６において
は、１ビットのアップ動作とダウン動作とが、繰返し継
続して行われる安定動作状態となる。この安定動作状態
においては、ＺＱ端子１１の電圧ＶZQは、略々ＶCC／２
の電位レベルと等しい値となり、またＮＭＯＳトランス
タ２および３により形成されるＺＱ回路１の内部インピ
ーダンスは、ＺＱ端子１１のチップ外部に任意に接続さ
れる抵抗４の抵抗値Ｒ4 の値と略同一の値となる。
【００１８】また、上記の安定動作状態における出力イ
ンピーダンス制御信号１０７は、前述のように、出力素
子回路８に含まれるＮＭＯＳトランジスタ１０のゲート
に入力されている。図１に示されるように、出力素子回
路８は、ドレインに電源電圧ＶCCが供給され、ゲートに
データ信号１０８が入力されるＮＭＯＳトランジスタ９
と、ドレインがＮＭＯＳトランジスタ９のソースに接続
され、ゲートに上述のインピーダンス制御信号１０７が
入力されて、ソースが出力端子１５に接続されるＮＭＯ
Ｓトランジスタ１０により形成されており、データ信号
１０８が“Ｈ”レベルで入力される状態においては、こ
れらのＮＭＯＳトランジスタ９および１０により形成さ
れる出力素子回路８の内部インピーダンスは、ＮＭＯＳ
トランジスタ１０が能動状態となることにより所定の値
に定着する。この動作状態においては、ＺＱ回路１を形
成するＮＭＯＳトランジスタ２および３のトランジスタ
・サイズをそれぞれＷ2 およびＷ3 とし、出力回路８を
形成するＮＭＯＳトランジスタ９および１０のトランジ
スタ・サイズをそれぞれＷ9 およびＷ10とした場合に、
これらの４個のＮＭＯＳトランジスタのトランジスタ・
サイズ間の関係として、Ｗ3 ：Ｗ2 ＝Ｗ10：Ｗ9 の関係
式が成立つように、それぞれのトランジスタ・サイズを
設定し、出力端子１５における電圧をＶCC／２に等しい
電位レベルとして、データ信号１０８のレベルを電源電
圧ＶCCに等しい電位レベルにすると、出力素子回路８に
含まれるＮＭＯＳトランジスタ９とＺＱ回路１に含まれ
るＮＭＯＳトランジスタ２、ならびに出力回路８に含ま
れるＮＭＯＳトランジスタ１０とＺＱ回路１に含まれる
ＮＭＯＳトランジスタ３の、それぞれ対応するＮＭＯＳ
トランジスタのソース、ゲートおよびドレインの電位レ
ベルが相等しくなり、この動作状態における出力素子回
路８の出力インピーダンス（Ｚ）は、抵抗４の抵抗値を
Ｒ4 として、Ｚ＝Ｒ4 ×Ｗ3 ／Ｗ10となる。前述したよ
うに、安定動作状態においては、ＮＭＯＳトランジスタ
２および３により形成されるＺＱ回路１の内部インピー
ダンスは、ＺＱ端子１１のチップ外部に任意に接続され
る抵抗４の抵抗値Ｒ4 の値と略々同一の値となってお
り、ＺＱ端子１２のチップ外部に任意に接続される抵抗
４の抵抗値Ｒ4 の値を制御調整することにより、出力回
路８の出力インピーダンスを制御調整することが可能と
なる。
ンピーダンス制御信号１０７は、前述のように、出力素
子回路８に含まれるＮＭＯＳトランジスタ１０のゲート
に入力されている。図１に示されるように、出力素子回
路８は、ドレインに電源電圧ＶCCが供給され、ゲートに
データ信号１０８が入力されるＮＭＯＳトランジスタ９
と、ドレインがＮＭＯＳトランジスタ９のソースに接続
され、ゲートに上述のインピーダンス制御信号１０７が
入力されて、ソースが出力端子１５に接続されるＮＭＯ
Ｓトランジスタ１０により形成されており、データ信号
１０８が“Ｈ”レベルで入力される状態においては、こ
れらのＮＭＯＳトランジスタ９および１０により形成さ
れる出力素子回路８の内部インピーダンスは、ＮＭＯＳ
トランジスタ１０が能動状態となることにより所定の値
に定着する。この動作状態においては、ＺＱ回路１を形
成するＮＭＯＳトランジスタ２および３のトランジスタ
・サイズをそれぞれＷ2 およびＷ3 とし、出力回路８を
形成するＮＭＯＳトランジスタ９および１０のトランジ
スタ・サイズをそれぞれＷ9 およびＷ10とした場合に、
これらの４個のＮＭＯＳトランジスタのトランジスタ・
サイズ間の関係として、Ｗ3 ：Ｗ2 ＝Ｗ10：Ｗ9 の関係
式が成立つように、それぞれのトランジスタ・サイズを
設定し、出力端子１５における電圧をＶCC／２に等しい
電位レベルとして、データ信号１０８のレベルを電源電
圧ＶCCに等しい電位レベルにすると、出力素子回路８に
含まれるＮＭＯＳトランジスタ９とＺＱ回路１に含まれ
るＮＭＯＳトランジスタ２、ならびに出力回路８に含ま
れるＮＭＯＳトランジスタ１０とＺＱ回路１に含まれる
ＮＭＯＳトランジスタ３の、それぞれ対応するＮＭＯＳ
トランジスタのソース、ゲートおよびドレインの電位レ
ベルが相等しくなり、この動作状態における出力素子回
路８の出力インピーダンス（Ｚ）は、抵抗４の抵抗値を
Ｒ4 として、Ｚ＝Ｒ4 ×Ｗ3 ／Ｗ10となる。前述したよ
うに、安定動作状態においては、ＮＭＯＳトランジスタ
２および３により形成されるＺＱ回路１の内部インピー
ダンスは、ＺＱ端子１１のチップ外部に任意に接続され
る抵抗４の抵抗値Ｒ4 の値と略々同一の値となってお
り、ＺＱ端子１２のチップ外部に任意に接続される抵抗
４の抵抗値Ｒ4 の値を制御調整することにより、出力回
路８の出力インピーダンスを制御調整することが可能と
なる。
【００１９】
【発明の効果】以上説明したように、本発明の半導体装
置の出力回路は、出力段を形成する出力素子にデータ信
号を伝達するデータ信号線を、当該出力素子を形成する
ＮＭＯＳトランジスタに対するゲート入力の単一線とす
ることにより、当該データ信号を伝達するデータ信号線
の負荷を減殺することが可能となり、これにより信号出
力処理の高速化を図ることができるという効果がある。
置の出力回路は、出力段を形成する出力素子にデータ信
号を伝達するデータ信号線を、当該出力素子を形成する
ＮＭＯＳトランジスタに対するゲート入力の単一線とす
ることにより、当該データ信号を伝達するデータ信号線
の負荷を減殺することが可能となり、これにより信号出
力処理の高速化を図ることができるという効果がある。
【００２０】また、半導体装置に複数の出力素子が設け
られている場合においても、アップダウンカウンターよ
り出力される複数のコード信号群をＤ／Ａ変換して、そ
れぞれインピーダンス制御信号を単一線上に生成出力す
る配線布設構造とすることにより、従来、前記複数のコ
ード信号群を、アップダウンカウンターから、ＮＭＯＳ
トランジスタ・アレイ、ＮＯＲ回路群および出力素子の
配置位置等に引き回わす際に必要とされていた配線布設
面積を削減することが可能となり、チップ面積の縮小化
を図ることができるという効果がある。
られている場合においても、アップダウンカウンターよ
り出力される複数のコード信号群をＤ／Ａ変換して、そ
れぞれインピーダンス制御信号を単一線上に生成出力す
る配線布設構造とすることにより、従来、前記複数のコ
ード信号群を、アップダウンカウンターから、ＮＭＯＳ
トランジスタ・アレイ、ＮＯＲ回路群および出力素子の
配置位置等に引き回わす際に必要とされていた配線布設
面積を削減することが可能となり、チップ面積の縮小化
を図ることができるという効果がある。
【００２１】更に、本発明の半導体装置の出力回路にお
いては、出力素子として、“Ｈ”レベル出力用と“Ｌ”
レベル出力用の、それぞれ１つずつの出力素子を備える
ことにより出力段として対応することが可能となり、こ
れにより、複数のＮＭＯＳトランジスタを含む出力素子
を制御する従来のＮＯＲ回路群が全て不要となり、前記
効果と同様に、チップ面積の縮小化を図ることができる
という効果がある。
いては、出力素子として、“Ｈ”レベル出力用と“Ｌ”
レベル出力用の、それぞれ１つずつの出力素子を備える
ことにより出力段として対応することが可能となり、こ
れにより、複数のＮＭＯＳトランジスタを含む出力素子
を制御する従来のＮＯＲ回路群が全て不要となり、前記
効果と同様に、チップ面積の縮小化を図ることができる
という効果がある。
【００２２】そして、更に本発明においては、ＺＱ回路
が２個のＮＭＯＳトランジスタのみにより形成されてお
り、従来のＮＭＯＳトランジスタ・アレイの構成内容に
対比して回路規模を圧縮することが可能となって、チッ
プ面積を縮小化することができるという効果がある。
が２個のＮＭＯＳトランジスタのみにより形成されてお
り、従来のＮＭＯＳトランジスタ・アレイの構成内容に
対比して回路規模を圧縮することが可能となって、チッ
プ面積を縮小化することができるという効果がある。
【図１】本発明の半導体装置の出力回路の１実施形態の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】前記１実施形態における動作タイミング図であ
る。
る。
【図３】従来の半導体装置の出力回路の構成を示すブロ
ック図である。
ック図である。
１ ＺＱ回路 ２、３、９、１０、１７〜１９、２５〜２７ ＮＭＯ
Ｓトランジスタ ４ 抵抗 ５ コンパレータ ６ アップダウンカウンター ７ Ｄ／Ａコンバータ ８、２４ 出力素子回路 １１ ＺＱ端子 １２ 電圧入力端子 １３ クロック入力端子 １４ データ入力端子 １５ 出力端子 １６ ＮＭＯＳトランジスタ・アレイ ２０ ＮＯＲ回路群 ２１〜２３ ＮＯＲ回路
Ｓトランジスタ ４ 抵抗 ５ コンパレータ ６ アップダウンカウンター ７ Ｄ／Ａコンバータ ８、２４ 出力素子回路 １１ ＺＱ端子 １２ 電圧入力端子 １３ クロック入力端子 １４ データ入力端子 １５ 出力端子 １６ ＮＭＯＳトランジスタ・アレイ ２０ ＮＯＲ回路群 ２１〜２３ ＮＯＲ回路
Claims (6)
- 【請求項１】 所定のＺＱ端子と接地点との間に接続さ
れる抵抗と、 前記ＺＱ端子の電圧と、高電位電源による電源電圧の１
／２の電圧とを比較照合して、比較結果信号を生成して
出力する電圧比較手段と、 前記比較結果信号および所定のクロック信号の入力を受
けて、特定のインピーダンス制御信号を生成して出力す
るインピーダンス制御手段と、 前記高電位電源と前記ＺＱ端子との間に接続されて構成
され、前記インピーダンス制御信号によりインピーダン
ス値が制御されるＺＱ回路手段と、 前記高電位電源と出力端子との間に接続されて構成さ
れ、前記インピーダンス制御信号および所定のデータ信
号の入力を受けて、前記インピーダンス制御信号による
制御作用を介して、当該データ信号を出力するデータ出
力手段と、 を少なくとも備えて構成される出力回路を、情報出力手
段として具備することを特徴とする半導体装置。 - 【請求項２】 前記電圧比較手段が、正入力端に前記電
源電圧の１／２の電圧が入力され、負入力端に前記ＺＱ
端子の電圧が入力されて、これらの両入力電圧のレベル
比較に対応する比較結果信号を生成して出力するコンパ
レータにより形成される出力回路を、情報出力手段とし
て具備することを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 前記インピーダンス制御手段が、前記比
較結果信号および所定のクロック信号の入力を受けて、
当該比較結果信号のレベルに対応して、前記クロック信
号に同期してアップカウント動作またはダウンカウント
動作を行い、所定のコード信号群を出力するアップダウ
ンカウンターと、 前記コード信号群を入力してＤ／Ａ変換し、前記インピ
ーダンス制御信号として出力するＤ／Ａコンバータと、 を備えて構成される出力回路を、情報出力手段として具
備することを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記アップダウンカウンターが、入力さ
れる前記比較結果信号が“Ｌ”レベルの時にはアップカ
ウント動作を行い、比較結果信号が“Ｈ”レベルの時に
はダウンカウント動作を行うことにより前記コード信号
を出力する出力回路を、情報出力手段として具備するこ
とを特徴とする請求項３記載の半導体装置。 - 【請求項５】 前記ＺＱ回路手段が、ドレインおよびゲ
ートが前記高電位電源に接続される第１のＮＭＯＳトラ
ンジスタと、 ドレインが前記第１のＮＭＯＳトランジスタのソースに
接続され、ゲートに前記インピーダンス制御信号が入力
されて、ソースが前記ＺＱ端子に接続される第２のＮＭ
ＯＳトランジスタと、 を備えて構成される出力回路を、情報出力手段として具
備することを特徴とする請求項１記載の半導体装置。 - 【請求項６】 前記データ出力手段が、ドレインが前記
高電位電源に接続され、ゲートに前記データ信号が入力
される第３のＮＭＯＳトランジスタと、 ドレインが前記第３のＮＭＯＳトランジスタのソースに
接続され、ゲートに前記インピーダンス制御信号が入力
されて、ソースが前記出力端子に接続される第４のＮＭ
ＯＳトランジスタと、 を備えて構成される出力回路を、情報出力手段として具
備することを特徴とする請求項１記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9355068A JPH11186896A (ja) | 1997-12-24 | 1997-12-24 | 半導体装置 |
| US09/219,350 US5973520A (en) | 1997-12-24 | 1998-12-23 | Output buffer circuit having a variable output impedance |
| CN98111751A CN1221217A (zh) | 1997-12-24 | 1998-12-24 | 具有可变输出阻抗的输出缓冲电路 |
| TW087121704A TW404042B (en) | 1997-12-24 | 1998-12-24 | Output buffer circuit having a variable output impedance |
| KR1019980058332A KR100304683B1 (ko) | 1997-12-24 | 1998-12-24 | 가변 출력 임피던스를 갖는 출력버퍼회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9355068A JPH11186896A (ja) | 1997-12-24 | 1997-12-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186896A true JPH11186896A (ja) | 1999-07-09 |
Family
ID=18441752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9355068A Pending JPH11186896A (ja) | 1997-12-24 | 1997-12-24 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5973520A (ja) |
| JP (1) | JPH11186896A (ja) |
| KR (1) | KR100304683B1 (ja) |
| CN (1) | CN1221217A (ja) |
| TW (1) | TW404042B (ja) |
Cited By (6)
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Also Published As
| Publication number | Publication date |
|---|---|
| CN1221217A (zh) | 1999-06-30 |
| TW404042B (en) | 2000-09-01 |
| US5973520A (en) | 1999-10-26 |
| KR19990063446A (ko) | 1999-07-26 |
| KR100304683B1 (ko) | 2001-09-29 |
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