JP4582890B2 - アナログスイッチ回路、アナログマルチプレクサ回路、ａｄ変換器及びアナログ信号処理システム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、アナログスイッチおよびアナログ入力電圧のサンプリング・ホールド回路さらにはアナログ・マルチプレクサにおいて既に入力されている前の電圧の影響を低減する技術に関し、例えばＡＤ変換回路やそれを内蔵したシングルチップマイクロプロセッサコンピュータなどに利用して有効な技術に関する。
【０００２】
【従来の技術】
ＡＤ変換回路やそれを内蔵した半導体集積回路においては、ＡＤ変換すべきアナログ入力電圧を外部から取り込むためのアナクログスイッチやＡＤ変換する間アナログ入力電圧を保持するサンプリング・ホールド回路が用いられる。また、自動車の制御システムのように複数のセンサからのアナログ信号がある場合、それらを１つ１つ別個のＡＤ変換回路でディジタル信号に変換するようにしたのでは、ＡＤ変換回路の数が多くなってシステムのコストアップにつながるため、１つのＡＤ変換回路で複数のアナログ入力電圧を時分割でＡＤ変換するようにシステムが構成されることがある。
【０００３】
図２０にそのようなシステムの例を示す。このシステムでは、複数のアナログ入力電圧Ｖｉｎ１，Ｖｉｎ２……Ｖｉｎｎを、マルチプレクサＭＰＸで１つずつ選択してサンプリング・ホールド回路ＳＨに取込み、１つのＡＤ変換回路ＡＤＣによって複数のアナログ入力電圧を時分割でＡＤ変換するようにシステムが構成されている。
【０００４】
【発明が解決しようとする課題】
図２０に示すようなシステムにおいては、マルチプレクサＭＰＸを構成するアナログスイッチＳＷｃ１〜ＳＷｃｎとサンプリング・ホールド回路ＳＨのサンプリング用スイッチＳＷｓがＭＯＳＦＥＴで構成されている。ところで、図２０のシステムでは、マルチプレクサＭＰＸを構成する各チャネルのアナログスイッチＳＷｃ１〜ＳＷｃｎとサンプリング・ホールド回路ＳＨを構成するサンプリング用スイッチＳＷｓとの接続ノードＮ０に寄生容量Ｃａがついている。
【０００５】
上記寄生容量Ｃａは、ＭＯＳＦＥＴのソース（ドレイン）と基体（ウェル）との間の接合容量や配線容量に起因するもので、本発明者らが、チャネル数８個の回路について試算したところ約３０ｐＦであった。また、図２０のＡＤ変換回路３０の入力端子にも寄生容量Ｃｄがついている。さらに、サンプリング・ホールド回路ＳＨを構成するサンプリング用容量Ｃｓの容量は例えば５〜６ｐＦ程度のものが使用される。
【０００６】
ところで、サンプリング・ホールド回路では、応答性を良くするにはアナログスイッチＳＷｃ１〜ＳＷｃｎやサンプリング用スイッチＳＷｓのインピーダンス（オン抵抗）の小さいことが望ましい。例えば、サンプリング時間が３μｓ程度の場合には、１ｋΩ以下がよい。
【０００７】
しかしながら、アナログスイッチＳＷｃ１〜ＳＷｃｎのインピーダンスが小さくかつアナログスイッチＳＷｃ１〜ＳＷｃｎとサンプリング用スイッチＳＷｓとの接続ノードＮ０に寄生容量Ｃａがあると、マルチプレクサＭＰＸによりチャネルを切り換える際に、切り換える前に寄生容量Ｃａに蓄積された電荷がマルチプレクサＭＰＸを切り換えた後にオンされたアナログスイッチを介して入ってくる次のアナログ入力電圧のレベルに影響を与え、サンプリングされるアナログ入力電圧の誤差が大きくなってしまうおそれがあることが分かった。
【０００８】
そのため、マルチプレクサＭＰＸによってチャネルを切り換えて時分割でＡＤ変換を行なって行く図２０のようなシステムにおいては、アナログ入力端子ＡＩＮ１〜ＩＮｎにそれぞれ０．１μＦ程度の外付け容量Ｃｉ１〜Ｃｉｎを接続すること望ましい。かかる外付け容量Ｃｉ１〜Ｃｉｎを接続すると、オンされたアナログスイッチを介して寄生容量Ｃａと外付け容量Ｃｉ１〜Ｃｉｎのいずかとの間で電荷の再配分がなされることで、誤差を小さくすることができるためである。
【０００９】
図２１に、アナログ入力端子ＡＩＮ１〜ＩＮｎに接続された外付け容量Ｃｉ１〜Ｃｉｎの大きさを一定として、アナログ信号源の内部インピーダンスＲinとサンプリングされるアナログ入力電圧Ｖinの誤差δ（ＬＳＢ）との関係を示す。ここで、誤差δ（ＬＳＢ）は、ＡＤ変換回路の分解能を１０ビット、基準電圧をＶref、実際にサンプリング容量Ｃｓに取り込まれた電圧をＶｓとしたとき、次式
δ（ＬＳＢ）＝（Ｖin−Ｖｓ）／（Ｖref／１０２４）……式（１）
で表わされるものとする。同図において、実線ａは外付け容量Ｃｉが０．１μＦの場合をプロットしたもの、破線ｂは外付け容量Ｃｉが０．０７μＦの場合をプロットしたもの、点線ｃは外付け容量Ｃｉが０．０５μＦの場合をプロットしたものである。
【００１０】
なお、同図は、動作電圧範囲が０Ｖ〜５±０．５Ｖ、アナログ入力電圧のサンプリング時間が３．２μｓ、アナログ入力端子ＡＩＮからサンプリング・ホールド回路までの等価容量値（Ｃａ＋Ｃｓ＋Ｃｄ）が約５０ｐＦであり、マルチプレクサのアナログスイッチＳＷｃおよびサンプリング用スイッチＳＷｓの等価インピーダンスが図２２のような特性を有するとして求めたものである。図２２において、“ＷＯＲＳＴ”が付されているものは最もバラツキが大きかった素子のインピーダンスを、または“ＴＹＰ”が付されているものは最も典型的な素子のインピーダンスを表わしている。
【００１１】
図２１より、アナログ入力端子ＡＩＮ１〜ＩＮｎの外付け容量Ｃｉ１〜Ｃｉｎが大きいほど誤差が小さくなることが分かる。ところが、自動車制御システムにおいては外付け容量Ｃｉ１〜Ｃｉｎを大きくすると、ＡＤ変換精度が低下する場合があることが分かった。そこで、本発明者らがその原因について検討した結果、以下のようなことが明らかとなった。
【００１２】
先ず、本発明者らは、自動車の制御システムのように外部ノイズが多い劣悪な環境下で稼動するシステムにあっては、アナログ信号源としてのセンサのＳＮ比を良くするため、ＡＤ変換器のアナログ入力端子とセンサ信号間に直列抵抗器（数１０〜数１００ｋΩ）を設置して、フィルタ回路としたり、アナログ信号源全体のインピーダンスとして数１０〜数１００ｋΩを有するセンサ回路が使用されることがあるので、入力電圧の応答性に原因があるのではないかと推測して、入力電圧の応答性について考察を行なった。具体的には、入力信号源Ｖｉｎ（ｉ）でΔＶだけ電圧変化があったときに、アナログ入力端子ＡＩＮ（ｉ）に入力される電圧ＶＡ（ｉ）は図２３のように指数関数的に変化すると考え、その時間的変化を表わす式を求めた。この式は、
ＶＡ(i）＝Ｖin(T-1）＋ΔＶ（１−ｅ（−ｔ／(Ｃｉ・Ｒin)））……式（２）
のように表わされる。ここで、Ｖin（T-1）は変化前の電圧である。
【００１３】
次に、アナログ入力電圧Ｖinの誤差δ（ＬＳＢ）＝０．１、ＡＤ変換回路の基準電圧Ｖref＝５．０Ｖ、外付け容量Ｃｉ＝０．１μＦの条件の下で、入力電圧Ｖｉｎが最終電圧よりも０．１（ＬＳＢ）すなわち０．５ｍＶまで到達するのに要する遅延時間を、信号源の内部インピーダンスＲinの値と変化電圧ΔＶの大きさを変えて算出した。図２４にその結果をグラフで示す。図２４より明らかなように、信号源の内部インピーダンスＲinと変化電圧ΔＶが大きいほど遅延時間も大きくなることが分かる。
【００１４】
また、上記式（１）からも明らかなように、入力電圧Ｖｉｎの変化は内部インピーダンスＲinとアナログ入力端子の外付け容量Ｃｉとの時定数（ＣＲ）に依存するので、内部インピーダンスＲinと同様に外付け容量Ｃｉが大きいほど遅延時間も大きくなる。例えば、図２４において、内部インピーダンスＲinが５ｋΩのときの遅延時間−変化電圧特性を示す破線Ｃは、外付け容量Ｃｉが０．２μＦになると内部インピーダンスＲinが１０ｋΩのときの遅延時間−変化電圧特性を示す破線Ｂと同じになり、外付け容量Ｃｉが０．４μＦになると内部インピーダンスＲinが２０ｋΩのときの遅延時間−変化電圧特性を示す破線Ａと同じになる。
【００１５】
ところで、自動車制御システムのように外部ノイズの多い環境下で使用されるシステムにおいても、アナログ信号源としてのすべてのセンサの内部インピーダンスを小さくすることは難しい。つまり、自動車制御システムでは内部インピーダンスの大きなセンサを使用せざるを得ない場合や、センサとＡＤ変換器の設置位置の距離の関係から外部ノイズ対策としての直列抵抗器をアナログ入力端子前に設置することで信号源のインピーダンスを大きくして使用している。ところが、上述したように、外付け容量Ｃｉを大きくすると遅延時間が長くなるので、外付け容量Ｃｉをあまり大きくすることができない。従って、このようなシステムにおいて、ＡＤ変換精度を確保するにはサンプリング周期を長くしなくてはならなかったり、逆にサンプリング周期を短くしてある程度の応答性を確保しようとすると外付け容量Ｃｉを小さくしなければならないためＡＤ変換精度が犠牲になるという課題がある。
【００１６】
この発明の目的は、スイッチを切り換える前に寄生容量に蓄積された電荷が、スイッチを切り換えた後に入ってくる次のアナログ入力電圧のレベルに影響を与えることがないアナログスイッチおよびアナログ・マルチプレクサを提供することにある。
【００１７】
この発明の目的は、アナログ入力電圧を高精度にＡＤ変換することができるＡＤ変換回路を提供することにある。
【００１８】
この発明の他の目的は、応答速度が速くしかも精度の高いＡＤ変換が可能なＡＤ変換回路を提供することにある。
【００１９】
この発明の他の目的は、ＳＮ比を低下させることなく精度の高いＡＤ変換が可能なＡＤ変換回路を提供することにある。
【００２０】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【００２１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００２２】
すなわち、絶縁ゲート型のトランジスタと該トランジスタと並列に接続されたボルテージフォロワとによりアナログスイッチ回路を構成し、オン動作時には先ずボルテージフォロワを先に活性化させてからトランジスタを導通状態にさせるようにしたものである。
【００２３】
上記した手段によれば、オン状態にされたアナログスイッチを通して出力側の電位の影響が入力端子側に伝わるのを防止することができる。つまり、スイッチを切り換える前に出力側の寄生容量に蓄積された電荷が、スイッチを切り換えた後に入ってくる次のアナログ入力電圧のレベルに影響を与えることがない
また、望ましくは、上記伝送ゲートは、アナログ入力端子とアナログ出力端子との間に並列に接続されたｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴからなるＣＭＯＳ伝送ゲートとする。ＣＭＯＳ伝送ゲートを用いることにより、電位の高い信号も電位の低い信号も、レベル落ちすることなく伝達することができる。
【００２４】
さらに、望ましくは、上記絶縁ゲート型トランジスタはチャネルが直列形態に接続された２個のトランジスタで構成するとともに、この２個のトランジスタは半導体基板上に形成された異なるウェル領域に形成する。直列形態の２個のトランジスタで構成することにより、ソース・ドレイン間の寄生容量を介してアナログ入力信号の変化が出力端子側に伝達されるのを防止できる。また、直列形態の２個のトランジスタを異なるウェル領域に形成することにより、入力端子に負の電圧が印加されたような場合にウェル領域に発生した少数キャリアにより出力端子側から電流が引き込まれて電位が変化するのを防止することができる。
【００２５】
本発明に係るマルチプレクサ回路は、各々一方の端子が複数のアナログ入力端子のそれぞれに接続され他方の端子は共通の出力端子に接続された複数のアナログスイッチ回路を、各々絶縁ゲート型のトランジスタと該トランジスタのチャネルと並列に接続されたボルテージフォロワとにより構成し、いずれかのアナログスイッチ回路が択一的にオン動作される時には先ず当該スイッチ回路のボルテージフォロワを先に活性化させてからトランジスタを導通状態にさせるようにしたものである。
【００２６】
上記した手段によれば、オン状態にされたアナログスイッチを通して出力側の電位の影響が入力端子側に伝わるのを防止することができ、マルチプレクサを切り換える前に出力側の寄生容量に蓄積された電荷が、マルチプレクサを切り換えた後に入ってくる次のアナログ入力電圧のレベルに影響を与えることがない
このマルチプレクサにおいても、望ましくは、上記伝送ゲートは、アナログ入力端子とアナログ出力端子との間に並列に接続されたｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴからなるＣＭＯＳ伝送ゲートとする。さらに、望ましくは、上記絶縁ゲート型トランジスタはチャネルが直列形態に接続された２個のトランジスタで構成するとともに、この２個のトランジスタは半導体基板上に形成された異なるウェル領域に形成する。
【００２７】
また、本発明に係るＡＤ変換回路は、絶縁ゲート型のトランジスタと該トランジスタのチャネルと並列に接続されたボルテージフォロワとからなるアナログスイッチ回路と上記ボルテージフォロワ回路の出力端子に接続されたサンプリング容量とからなるサンプリング・ホールド回路を設けるようにしたものである。
【００２８】
上記した手段によれば、オン状態にされたアナログスイッチ回路を通して出力側の電位の影響が入力端子側に伝わるのを防止することができ、アナログ入力信号を精度良くサンプリングすることができ、これによって精度の高いＡＤ変換が可能となる。また、アナログ入力端子に接続する外付け容量を小さくしても高いＡＤ変換精度が得られるので、アナログ信号源として内部インピーダンスの高いものすなわちノイズに強いものを使用しても入力信号の伝播遅延時間を小さくすることができ、これによってマルチプレクサを使って時分割方式で複数のアナログ信号を１つのＡＤ変換回路でＡＤ変換するシステムでは、ＡＤ変換精度を犠牲にすることなくサンプリング周期を短くして応答性の良いＡＤ変換を行なうことが可能になる。
【００２９】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００３０】
図１は、本発明に係るアナログスイッチ回路の第１の実施例を示す。図１において、ＡＩＮはアナログ入力端子、ＡＯＵＴはアナログ出力端子、ＴＭＧは上記アナログ入力端子ＡＩＮとアナログ出力端子ＡＯＵＴとの間に接続された伝送ゲート、ＶＦＡは上記アナログ入力端子ＡＩＮとアナログ出力端子ＡＯＵＴとの間に上記ＣＭＯＳ伝送ゲートＴＭＧと並列に接続されたボルテージフォロアアンプ、ＩＮＶ１，ＩＮＶ２は制御信号ＣＳ１を反転するインバータである。上記伝送ゲートＴＭＧは、ｐチャネルＭＯＳＦＥＴ Ｑｐ１とｎチャネルＭＯＳＦＥＴ Ｑｎ１とが並列に接続されたＣＭＯＳ伝送ゲートにより構成されている。
【００３１】
そして、上記ＣＭＯＳ伝送ゲートＴＭＧを構成するｐチャネルＭＯＳＦＥＴ Ｑｐ１とｎチャネルＭＯＳＦＥＴ Ｑｎ１は、そのゲート端子に印加される互いに逆相の一対の制御信号ＣＳ１，／ＣＳ１により同時にオン状態またはオフ状態にされる。ボルテージフォロアアンプＶＦＡは、出力端子が反転入力端子に接続された差動増幅回路からなり、制御信号ＣＳ０により活性状態または非活性状態に制御され、活性状態では入力電圧と同一レベルの電圧Ｖｉｎを出力端子ＡＯＵＴへ出力するように動作する。
【００３２】
本実施例のアナログスイッチ回路は、図２に示すようなタイミングで供給される制御信号ＣＳ１，ＣＳ０により制御される。具体的には、先ず制御信号ＣＳ０により、タイミングｔ１でボルテージフォロアアンプＶＦＡが活性化されてその出力電圧が入力電圧Ｖｉｎと同一レベルに向かって変化する。続いて、制御信号ＣＳ１によりタイミングｔ２でＣＭＯＳ伝送ゲートＴＭＧを構成するｐチャネルＭＯＳＦＥＴ Ｑｐ１とｎチャネルＭＯＳＦＥＴ Ｑｎ１が同時にオン状態にされ、アナログ入力端子ＡＩＮに入力されているアナログ入力電圧Ｖｉｎをアナログ出力端子ＡＯＵＴへ伝達する。
【００３３】
ボルテージフォロアアンプＶＦＡのない従来のアナログスイッチ回路においては、ＣＭＯＳ伝送ゲートＴＭＧを構成するｐチャネルＭＯＳＦＥＴ Ｑｐ１とｎチャネルＭＯＳＦＥＴ Ｑｎ１がオンされる前に出力端子側に存在する寄生容量に充電されていた電圧とアナログ入力電圧Ｖｉｎとの電位差が大きいと、スイッチにより伝達される電圧のレベルが影響を受けることとなるが、本実施例のアナログスイッチ回路は、先ずボルテージフォロアアンプＶＦＡが活性化されてその出力電圧が入力電圧と同一レベルに向かって変化されてから、ＣＭＯＳ伝送ゲートＴＭＧを構成するｐチャネルＭＯＳＦＥＴ Ｑｐ１とｎチャネルＭＯＳＦＥＴＱｎ１がオンされる。
【００３４】
そのため、ＣＭＯＳ伝送ゲートＴＭＧがオンされる直前には、出力端子側に存在する寄生容量の充電電圧とアナログ入力電圧Ｖｉｎとの電位差は極めて小さいものとなり、この状態でＣＭＯＳ伝送ゲートＴＭＧがオンされたとしても、スイッチにより伝達される電圧のレベルが影響を受けることがなくなる。また、ＣＭＯＳ伝送ゲートＴＭＧがオンされた後、ボルテージフォロアアンプＶＦＡが非活性状態とされるため、ボルテージフォロアアンプＶＦＡが素子のばらつき等に起因してオフセットを有していたとしても、ＣＭＯＳ伝送ゲートＴＭＧにより正しい入力電圧レベルが出力端子へ伝達されることとなる。
【００３５】
なお、図２に示されているタイミングチャートでは、制御信号ＣＳ０のハイレベルの期間とＣＳ１のハイレベルの期間が一部重なるようにされているが、図３（Ｂ），（Ｃ）のようにハイレベルが重ならないように形成された信号によって制御するようにしてもよい。また、制御信号ＣＳ０は、ボルテージフォロアアンプＶＦＡが出力電圧を完全に入力電圧と等しいレベルにもって行く前にロウレベルに立ち下がってボルテージフォロアアンプＶＦＡを非活性状態にさせるようなタイミングの信号としてもよい。
【００３６】
さらに、図１に破線で示すように、アナログスイッチ回路の近傍に、従来のアナログスイッチに与えられていた図３（Ａ）のような制御信号に基づいて、図１の実施例のボルテージフォロアアンプＶＦＡを制御する図３（Ｂ）のような制御信号ＣＳ０と、ＣＭＯＳ伝送ゲートＴＭＧを制御する図３（Ｃ）のような制御信号ＣＳ１を生成するタイミング生成回路ＴＧを設けるようにしても良い。このようにすると、ユーザは従来のアナログスイッチ回路と全く同一の使用の仕方をすることができ、ユーザの設計負担が軽減されることとなる。
【００３７】
図４に本発明に係るアナログスイッチ回路の第２の実施例を示す。この実施例は、図１の実施例のアナログスイッチ回路におけるＣＭＯＳ伝送ゲートＴＭＧを構成するｐチャネルＭＯＳＦＥＴ Ｑｐ１とｎチャネルＭＯＳＦＥＴ Ｑｎ１のそれぞれに直列接続されたｐチャネルＭＯＳＦＥＴ Ｑｐ２とｎチャネルＭＯＳＦＥＴ Ｑｎ２とを設け、各々Ｑｐ１，Ｑｎ１と同一の制御信号ＣＳ１，／ＣＳ１により同時にオン、オフ制御されるように構成したものである。
【００３８】
この実施例のアナログスイッチ回路は、動作的には図１の実施例のアナログスイッチ回路と全く同じである。図１の実施例のアナログスイッチ回路では、入力電圧Ｖｉｎが急激に変化するとＣＭＯＳ伝送ゲートＴＭＧを構成するｐチャネルＭＯＳＦＥＴ Ｑｐ１とｎチャネルＭＯＳＦＥＴ Ｑｎ１のソース・ドレイン間の寄生容量を介して入力電圧の変化が出力端子側に伝わるおそれがある。これに対し、図４の実施例のアナログスイッチ回路では、ＣＭＯＳ伝送ゲートＴＭＧを構成するｐチャネルＭＯＳＦＥＴ Ｑｐ１と直列形態にＱｐ２が、またｎチャネルＭＯＳＦＥＴ Ｑｎ１と直列形態にＱｎ２が設けられているため、入力端子ＡＩＮと出力端子ＡＯＵＴとの間にソース・ドレイン間の寄生容量が２つ直列に接続されたのと等価な回路となり、入力電圧Ｖｉｎが急激に変化してもその変化が出力端子側に伝わりにくくなるという利点がある。
【００３９】
なお、図４の実施例のように、ＭＯＳＦＥＴを直列に接続したアナログスイッチ回路の場合、１つのＭＯＳＦＥＴからなるアナログスイッチに比べて入力抵抗が高くなることが考えられるが、１つのＭＯＳＦＥＴの場合に比べてゲート幅を大きくするなどの工夫をすることによって抵抗を減らすことができるので何ら問題はない。
【００４０】
図５に本発明に係るアナログスイッチ回路の第３の実施例を示す。この実施例は、図４の実施例のアナログスイッチ回路におけるＣＭＯＳ伝送ゲートＴＭＧを構成する直列形態のｐチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２の結合ノードＮ１と接地点との間にｎチャネルＭＯＳＦＥＴ Ｑｎａ１を、また直列形態のｎチャネルＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２の結合ノードＮ２と電源電圧Ｖｃｃとの間にｐチャネルＭＯＳＦＥＴ Ｑｐａ１をそれぞれ接続したものである。
【００４１】
そして、上記各ノードＮ１，Ｎ２に接続されたＭＯＳＦＥＴ Ｑｐａ１をＱｎ１，Ｑｎ２の制御信号ＣＳ１により、またＱｎａ１をＱｐ１，Ｑｐ２の制御信号／ＣＳ１によりＱｐ１，Ｑｎ１と相補的すなわちＱｐ１，Ｑｐ２，Ｑｎ１，Ｑｎ２がオンのときにオフ、オフのときにオンされるように構成したものである。これによって、アナログスイッチ回路がオフ状態のときに、直列形態のｐチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２の結合ノードＮ１とｎチャネルＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２の結合ノードＮ２が電位的にフローティングになるのを回避して、それぞれ接地電位と電源電圧Ｖｃｃに固定することにより、オフ中にソース・ドレイン間の寄生容量および寄生バイポーラトランジスタ構造部を介して入力電圧の変化が出力端子に伝わるのを防止することができる。
【００４２】
なお、図５の実施例では、ノードＮ１を接地電位に、またノードＮ２を電源電圧Ｖｃｃに固定するようにしているが、逆であっても良い。また、ノードＮ１とノードＮ２を同一の電位に固定するようにしても良い。さらに、後述のように、デバイス的な工夫を与えることで、入力電圧の変化を出力端子へ伝達しにくくすることができる。
【００４３】
図６に本発明に係るアナログスイッチ回路の第４の実施例を示す。この実施例は、図５の実施例においてノードＮ１とノードＮ２の電位を固定するために設けたＭＯＳＦＥＴ Ｑｐａ１，Ｑｎａ１をＱｐ１，Ｑｐ２，Ｑｎ１，Ｑｎ２の制御信号ＣＳ１，／ＣＳ１により制御する代わりに、別の制御信号ＣＳ２，／ＣＳ２によってＱｐ１，Ｑｐ２，Ｑｎ１，Ｑｎ２がオフのときにＱｐａ１，Ｑｎａ１をオンさせ、Ｑｐ１，Ｑｐ２，Ｑｎ１，Ｑｎ２がオンのときにＱｐａ１，Ｑｎａ１をオフさせるように構成したものである。
【００４４】
図７には、上記ボルテージフォロワアンプＶＦＡの具体的な回路例が示されている。
【００４５】
図７に示されているように、この実施例のボルテージフォロワアンプＶＦＡは、差動入力段１１と出力段１２とバイアス段１３とから構成されている。このうち差動入力段１１は、ソース共通接続された差動ＭＯＳＦＥＴ Ｑ１，Ｑ２と、そのドレイン側に接続されたアクティブ負荷ＭＯＳＦＥＴ Ｑ３，Ｑ４と、差動ＭＯＳＦＥＴ Ｑ１，Ｑ２の共通ソースと接地点との間に接続された電流源用のＭＯＳＦＥＴ Ｑ５とからなる一般的な差動増幅回路で構成されており、差動ＭＯＳＦＥＴ Ｑ２のゲート端子に入力電圧Ｖｉｎが印加されるように構成されている。
【００４６】
出力段１２は、差動入力段１１の反転側出力ノードの電位をゲートに受ける出力ＭＯＳＦＥＴ Ｑ６と、これと直列に接続された電流源用のＭＯＳＦＥＴ Ｑ７と、出力ＭＯＳＦＥＴ Ｑ６のゲートと電源電圧Ｖｃｃとの間に接続され、制御信号ＣＳ０によってオン、オフされるスイッチＭＯＳＦＥＴ Ｑ８とから構成されている。そして、出力ＭＯＳＦＥＴ Ｑ６のドレイン側の電圧が差動入力段１１の差動ＭＯＳＦＥＴ Ｑ１のゲートにフィードバックされており、これによって差動入力段１１はＱ２の入力電圧ＶｉｎとＱ１のゲート電圧とを一致させるように動作し、入力電圧Ｖｉｎと同一レベルの電圧Ｖｏｕｔが出力段１２から出力される。
【００４７】
バイアス段１３は、電源電圧Ｖｃｃと接地点との間に直列に接続されたｐチャネルＭＯＳＦＥＴ Ｑ９と抵抗Ｒ１とダイオード接続のｎチャネルＭＯＳＦＥＴＱ１０と、Ｑ１０のドレインと接地点との間に接続され、制御信号／ＣＳ０によってオン、オフされるｎチャネルＭＯＳＦＥＴ Ｑ１１とから構成されている。上記ＭＯＳＦＥＴ Ｑ９のゲートにも制御信号／ＣＳ０が印加されＱ９とＱ１１は相補的にオン、オフ制御されるように構成されており、制御信号／ＣＳ０がロウレベルにされるとＭＯＳＦＥＴ Ｑ９がオンされて、Ｑ９のオン抵抗と抵抗Ｒ１の抵抗値とＱ１０のコンダクタンスの比で電源電圧Ｖｃｃを分割したような電圧Ｖｂが発生される。この電圧Ｖｂが上記差動入力段１１の電流源用ＭＯＳＦＥＴ Ｑ５と出力段１２の電流源用ＭＯＳＦＥＴ Ｑ７のゲートにバイアス電圧として供給され、Ｖｂが供給されるとＱ５，Ｑ７に電流が流れて回路が活性化される。
【００４８】
また、上記制御信号／ＣＳ０がハイレベルにされるとＭＯＳＦＥＴ Ｑ９がオフ、Ｑ１１がオフされてバイアス段１３はバイアス電圧Ｖｂの発生を停止し、これによって差動入力段１１の電流源用ＭＯＳＦＥＴ Ｑ５と出力段１２の電流源用ＭＯＳＦＥＴ Ｑ７の電流が遮断されてボルテージフォロワアンプＶＦＡはその動作を停止する。
【００４９】
図８（Ａ）は、図４のアナログスイッチ回路におけるＣＭＯＳ伝送ゲートＴＭＧのデバイスレベルでの実施例を示す。なお、この実施例のデバイス的工夫は、図４の実施例のみならず、図５の実施例や図６の実施例におけるＣＭＯＳ伝送ゲートＴＭＧの部分に対しても適用することができる。
【００５０】
図８（Ａ）には、ＣＭＯＳ伝送ゲートＴＭＧを構成するｐチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２とｎチャネルＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２のうち、Ｑｎ１，Ｑｎ２の断面構造を示す。
【００５１】
図８（Ａ）に示されているように、この実施例においては、特に制限されるものでないが、ｐ型半導体基板１００の主面側に比較的深いｎ型ウェル領域１１０が形成され、さらにこのｎ型ウェル領域１１０の表面側には２つのｐ型ウェル領域１２１，１２２が形成されている。そして、このうち一方のｐ型ウェル領域１２１の表面に上記ＣＭＯＳ伝送ゲートＴＭＧを構成するｎチャネルＭＯＳＦＥＴＱｎ１のソース、ドレイン領域としての拡散層２１１、２１２と、ゲート電極２１３が形成されている。また、他方のｐ型ウェル領域１２２の表面には上記ＣＭＯＳ伝送ゲートＴＭＧを構成するｎチャネルＭＯＳＦＥＴ Ｑｎ２のソース、ドレイン領域としての拡散層２２１、２２２と、ゲート電極２２３が形成されている。
【００５２】
上記ｎチャネルＭＯＳＦＥＴ Ｑｎ１の拡散層２１１はアナログ入力端子ＡＩＮに接続され、拡散層２１２は拡散層２２１とアルミ等の配線２３１を介して接続される。また、ｎチャネルＭＯＳＦＥＴ Ｑｎ２の拡散層２２２は配線２３２を介して出力端子に接続される。さらに、上記ｐ型半導体基板１００には接地電位が印加され、ｎ型ウェル領域１１０には電源電圧Ｖｃｃが、ｐ型ウェル領域１２１，１２２には接地電位がそれぞれウェル電位として印加され、ＰＮ接合が逆バイアス状態にされる。
【００５３】
図８（Ｂ）には、比較のため、一般的な直列形態のｎチャネルＭＯＳＦＥＴの断面構造を示す。同図において、１２０はｐ型ウェル領域、２１１、２１２はｎチャネルＭＯＳＦＥＴ Ｑｎ１のソース、ドレイン領域としての拡散層、２２１、２２２はｎチャネルＭＯＳＦＥＴ Ｑｎ２のソース、ドレイン領域としての拡散層である。図に示すように、一般的な直列形態のｎチャネルＭＯＳＦＥＴは、２つのＭＯＳＦＥＴが１つのｐ型ウェル領域１２０上に形成されることが多い。
【００５４】
本発明者らは、このような１つのｐ型ウェル領域１２０上に形成された直列形態のｎチャネルＭＯＳＦＥＴを、図４のＣＭＯＳ伝送ゲートＴＭＧを構成するｎチャネルＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２として使用した場合、アナログ入力端子ＡＩＮに何らかの原因で負の電位が入力されると、出力電圧が変化してしまうという問題点があることを見出した。
【００５５】
そこで、その原因について考察を行なった結果、以下のような仮説により説明できるとの結論に達した。すなわち、図８（Ｂ）のような構造のＭＯＳＦＥＴを使用したアナログスイッチにあっては、ｎチャネルＭＯＳＦＥＴ Ｑｎ１の拡散層２１１に接続されたアナログ入力端子ＡＩＮに何らかの原因で負の電位が入力された場合、ｐウェル領域１２０とｎ型拡散層２１１のＰＮ接合が順方向バイアスとなってアナログ入力端子ＡＩＮに向かって電流が流れ、それによってｐウェル領域１２０の拡散層２１１近傍に少数キャリア（電子）が発生し、それがｐウェル領域１２０全体に拡散する。その結果、出力端子側に接続されている拡散層２２２からその少数キャリアを中和するように電荷が流れ込んで出力電圧が変化するというものである。
【００５６】
一方、図８（Ａ）のような構造のＭＯＳＦＥＴを使用したアナログスイッチにあっては、ｎチャネルＭＯＳＦＥＴ Ｑｎ１とＱｎ２がそれぞれ別個のｐウェル領域１２１、１２２上に形成されているため、拡散層２１１に接続されたアナログ入力端子ＡＩＮに負の電位が入力され、アナログ入力端子ＡＩＮに向かって電流が流れ、それによってｐウェル領域１２１の拡散層２１１近傍に少数キャリア（電子）が発生しても、その少数キャリアはＱｎ２のｐウェル領域１２２には拡散しないので、出力端子側に接続されている拡散層２２２からその少数キャリアを中和するように電荷が流れ込んで出力電圧が変化するのを防止することができる。
【００５７】
ところで、アナログ入力端子ＡＩＮに比較的深い負の電位が入力された場合を考えると、例え図８（Ａ）のようにＭＯＳＦＥＴ Ｑｎ１とＱｎ２がそれぞれ別個のｐウェル領域１２１、１２２上に形成されていたとしても、アナログ入力端子ＡＩＮに向かって電流が流れることによってｐウェル領域１２０の拡散層２１１近傍の電位が下がり、Ｑｎ１の拡散層２１１，２１２に寄生するバイポーラ・トランジスタが導通してその電位がＱｎ１，Ｑｎ２間を接続する配線を介して拡散層２２１に伝わり、Ｑｎ２の拡散層２２１，２２２に寄生するバイポーラ・トランジスタが導通して電流が流れ、出力電圧が変化することも考えられる。
【００５８】
しかしながら、図５や図６の実施例のように、ｎチャネルＭＯＳＦＥＴ Ｑｎ１とＱｎ２の接続ノードＮ２（図８(B)の配線１４０）と電源電圧Ｖｃｃとの間にＭＯＳＦＥＴ Ｑｐ２を接続し、Ｑｎ１，Ｑｎ２がオフのときにＱｐａ１をオンさせてノードＮ２の電位を電源電圧Ｖｃｃに固定するようにした場合には、Ｑｎ２の拡散層２２１の電位が固定される。そのため、アナログ入力端子ＡＩＮに負の電位が入力されることによってｐウェル領域の拡散層２１１近傍に少数キャリア（電子）が発生してその少数キャリアがｐウェル領域内を拡散し、Ｑｎ１の拡散層２１２の電位が下がっても、それがＱｎ２の拡散層２２１に伝わってＱｎ２の拡散層２２１，２２２に寄生するバイポーラ・トランジスタがオンして出力側の電位が変化するのをより有効に防止することができる。
【００５９】
なお、図８（Ａ）では、ＣＭＯＳ伝送ゲートＴＭＧを構成するｐチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２とｎチャネルＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２のうち、Ｑｎ１，Ｑｎ２の断面構造を示したが、ｐチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２についても同様にウェル領域を分離した構造とすることにより、同様な効果を得ることができる。
【００６０】
図９は、本発明に係るアナログ電圧のサンプリング・ホールド回路の第１の実施例を示す。この実施例のサンプリング・ホールド回路は、図１の実施例のアナログスイッチ回路を使用し、その出力端子と接地点との間にサンプリング用容量Ｃｓを接続した構成を有する。
【００６１】
本実施例のサンプリング・ホールド回路においても、図１の実施例のアナログスイッチ回路と同様に、先ずボルテージフォロアアンプＶＦＡが活性化されてその出力電圧が入力電圧と同一レベルに向かって変化されてから、ＣＭＯＳ伝送ゲートＴＭＧを構成するｐチャネルＭＯＳＦＥＴ Ｑｐ１とｎチャネルＭＯＳＦＥＴ Ｑｎ１がオンされて、アナログ入力電圧Ｖｉｎがサンプリング用容量Ｃｓに取り込まれ、Ｑｐ１，Ｑｎ１がオフされると容量Ｃｓの充電電圧がホールドされる。
【００６２】
この実施例のサンプリング・ホールド回路では、ボルテージフォロアアンプＶＦＡの直前動作によりＣＭＯＳ伝送ゲートＴＭＧがオンされる時には、出力端子側に存在する寄生容量の充電電圧と入力電圧Ｖｉｎとの電位差は極めて小さいものとなる。そのため、この状態でＣＭＯＳ伝送ゲートＴＭＧがオンされたとしても、スイッチにより伝達される入力電圧のレベルが寄生容量の充電電荷の影響をほとんど受けることがなくなる。また、ＣＭＯＳ伝送ゲートＴＭＧがオンされた後、あるいはオン直前にボルテージフォロアアンプＶＦＡが非活性状態とされるため、ボルテージフォロアアンプＶＦＡが素子のばらつき等に起因してオフセットを有していたとしても、ＣＭＯＳ伝送ゲートＴＭＧにより正しい入力電圧が伝達されることとなる。
【００６３】
なお、図９の実施例においても、図３の実施例と同様に、供給される制御信号ＣＳに基づいてアナログスイッチ回路を構成するＭＯＳＦＥＴ Ｑｐ１，Ｑｎ１およびボルテージフォロアアンプＶＦＡの制御信号ＣＳ０，ＣＳ１を生成するタイミング生成回路を設けることが有効であり、これによってユーザの設計負担が軽減されるという同様な効果が得られる。
【００６４】
図１０は、本発明に係るアナログ電圧のサンプリング・ホールド回路の第２の実施例を示す。この実施例のサンプリング・ホールド回路は、図５の実施例のアナログスイッチ回路を使用し、その出力端子と接地点との間にサンプリング用容量Ｃｓを接続した構成を有する。
【００６５】
本実施例のサンプリング・ホールド回路においても、図５の実施例のアナログスイッチ回路と同様に、ＣＭＯＳ伝送ゲートＴＭＧを構成するｐチャネルＭＯＳＦＥＴ Ｑｐ１と直列形態にＱｐ２が、またｎチャネルＭＯＳＦＥＴ Ｑｎ１と直列形態にＱｎ２が設けられているため、入力端子ＡＩＮとサンプリング用容量Ｃｓとの間にソース・ドレイン間の寄生容量が２つ直列に接続されたのと等価な回路となり、入力電圧Ｖｉｎが急激に変化してもその変化がサンプリング用容量Ｃｓに伝わりにくくなるという利点がある。
【００６６】
また、本実施例のサンプリング・ホールド回路においては、アナログスイッチ回路として、図８に示すようなデバイス構造を有する回路を利用するのが望ましく、それによって入力端子に負の電位が入力されたときに、その影響をサンプリング用容量側へ伝達しにくくすることができる。
【００６７】
図１１は、本発明に係るアナログ電圧のサンプリング・ホールド回路の第３の実施例を示す。この実施例のサンプリング・ホールド回路は、図６の実施例のアナログスイッチ回路を使用し、その出力端子と接地点との間にサンプリング用容量Ｃｓを接続した構成を有する。
【００６８】
本実施例のサンプリング・ホールド回路においても、図６の実施例のアナログスイッチ回路と同様に、アナログスイッチ回路がオフ状態のときに、電位固定用のＭＯＳＦＥＴ Ｑｐａ１，Ｑｎａ１がオンされて、直列形態のｐチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２の結合ノードＮ１とｎチャネルＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２の結合ノードＮ２が電位的にフローティングになるのを回避して、それぞれ接地電位と電源電圧Ｖｃｃに固定することができる。そして、それによって、スイッチのオフ中に、ソース・ドレイン間の寄生容量および寄生バイポーラトランジスタ構造素子部を介して入力電圧の変化がサンプリング用容量Ｃｓへ伝わるのを抑制することができる。
【００６９】
本実施例のサンプリング・ホールド回路においても、アナログスイッチ回路として、図８に示すようなデバイス構造を有する回路を利用するのが望ましく、それによって入力端子に負の電位が入力されたときに、その影響をサンプリング用容量側へ伝達しにくくすることができる。
【００７０】
図１２は、本発明に係るアナログ・マルチプレクサ回路の第１の実施例を示す。この実施例のアナログ・マルチプレクサ回路は、複数のアナログ入力端子ＡＩＮ１，ＡＩＮ２，……ＡＩＮｎごとに図１の実施例のアナログスイッチ回路ＡＳＷ１，ＡＳＷ２，……ＡＳＷｎを接続するともに、それらのアナログスイッチ回路の他端を共通の出力端子Ａｏｕｔに接続した構成を有する。
【００７１】
なお、図１２において符号ＴＭＧ１〜ＴＭＧｎが付されている素子は、図１の実施例においてｐチャネルＭＯＳＦＥＴ Ｑｐ１とｎチャネルＭＯＳＦＥＴ Ｑｎ１とにより構成されているＣＭＯＳ伝送ゲートを表わしている。このＣＭＯＳ伝送ゲートＴＭＧ１〜ＴＭＧｎは図１のような構成に限定されるものでなく、図３や図５、図６に示されているアナログスイッチ回路のＣＭＯＳ伝送ゲートＴＭＧと同様な構成を有するものを使用することができ、それによってそれぞれの実施例におけるのと同様な効果が得られる。
【００７２】
本実施例のアナログ・マルチプレクサ回路は、図１３にタイミングチャートを示すように、アナログスイッチ回路ＡＳＷ１，ＡＳＷ２，……ＡＳＷｎを制御する信号ＣＳ０１，ＣＳ０２，……ＣＳ０ｎおよびＣＳ１１，ＣＳ１２，……ＣＳ１ｎのいずれか１つが選択的にハイレベルに変化されることにより、対応するアナログスイッチ回路ＡＳＷ１，ＡＳＷ２，……ＡＳＷｎが逐次導通状態にされて、アナログ入力端子ＡＩＮ１，ＩＮ２，……ＩＮｎに供給されている信号の中から選択された信号を伝達する。しかも、スイッチが導通状態にされる際には、先ず制御信号ＣＳ０１，ＣＳ０２，……ＣＳ０ｎによりボルテージフォロワアンプＶＦＡが活性化されて出力側の電位を入力電位のレベルに近かづけた後に、制御信号ＣＳ１１，ＣＳ１２，……ＣＳ１ｎによりＣＭＯＳ伝送ゲートＴＭＧ１〜ＴＭＧｎを導通させて正しい入力レベルを伝達するように動作される。
【００７３】
図１４は、本発明に係るアナログ・マルチプレクサ回路の第２の実施例を示す。この実施例のアナログ・マルチプレクサ回路は、図１２の実施例のように構成されたアナログ・マルチプレクサ回路ＭＰＸにデコーダ回路ＤＥＣを組み合わせるとともに、それらを１つの半導体チップ上に半導体集積回路（ＩＣ）として形成したものである。図１４には、一例として、８種類の信号の中から一つを選択して出力するマルチプレクサ回路の構成を示した。
【００７４】
図において、Ｓ２，Ｓ１，Ｓ０はいずれの入力信号を選択するか指定する３ビット選択信号、ＣＳ０はボルテージフォロワアンプＶＦＡを活性化させるタイミングを与える信号、ＣＳ１はＭＯＳＦＥＴからなる伝送ゲートＴＧをオンさせるタイミングを与える信号である。本実施例のマルチプレクサＩＣは、ＡＤ変換用ＬＳＩやＡＤ変換回路を内蔵したＬＳＩを用いたシステムを構成する場合に、ＡＤ変換回路のアナログ入力端子の前段に接続して使用するのに有効であり、このＩＣを使用することでユーザは、３ビットの選択信号Ｓ０〜Ｓ２と１組のタイミング信号ＣＳ０，ＣＳ１のみを生成する回路を設計すれば良く、各チャネル毎にタイミング制御信号を生成する回路を設計する必要がなくなるので、設計負担が軽減されるという利点がある。
【００７５】
図１５には、前記実施例のアナログ・マルチプレクサ回路とサンプリング・ホールド回路とを利用したＡＤ変換回路の実施例が示されている。
【００７６】
図１５において、ＭＰＸは複数のアナログ入力信号ＡＩＮ０〜ＡＩＮｎの中から１つを選択するアナログ・マルチプレクサ回路、ＳＨは選択されたアナログ入力信号をサンプリングするサンプリング・ホールド回路、ＡＤＣはサンプリングされたアナログ信号をディジタル信号に変換するＡＤ変換回路である。
【００７７】
ＡＤ変換回路ＡＤＣは、入力アナログ信号と基準電圧Ｖrefとを比較するコンパレータＣＭＰと、比較結果を順次保持する例えば１０ビットの変換結果レジスタＲＥＧと、比較結果に応じてコンパレータＣＭＰに供給される基準電圧Ｖrefを発生するＤＡ変換回路ＤＡＣと、各アナログ入力信号の変換後の１０ビットのディジタル信号を順次保持するシフトレジスタＳＦＲと、ＡＤ変換回路全体を制御する制御回路ＣＮＴと、該制御回路ＣＮＴの制御モードや変換対象のアナログ信号を指定もしくは変換する順序などの制御情報を設定するための制御レジスタＣＲＧとから構成されている。
【００７８】
図１５に示されているＡＤ変換回路ＡＤＣにおけるサンプリング・ホールド回路ＳＨには、図９、図１０または図１１に示されているような回路が用いられ、アナログ・マルチプレクサ回路ＭＰＸには図１２に示されているような回路が用いられる。そして、さらに、図１２の回路におけるアナログ・スイッチ回路に、図１、図３、図５または図６の回路が用いられる。
【００７９】
制御回路ＣＮＴは、アナログ・マルチプレクサ回路ＭＰＸに対してアナログ入力信号の選択信号Ｓ２，Ｓ１，Ｓ０と制御信号ＣＳ０，ＣＳ１を供給したり、サンプリング・ホールド回路ＳＨに対してサンプリングタイミング信号φｓを与えたりする他、コンパレータＣＭＰでの比較結果に基づいてＤＡ変換回路ＤＡＣを制御したり、変換結果レジスタＲＥＧにおいて比較結果を保持するビットを指定したりシフトレジスタＳＦＲをシフト制御したり、シフトレジスタＳＦＲの値をバスＢＵＳ上に出力させたりする。
【００８０】
ＤＡ変換回路ＤＡＣは、基準電圧Ｖref0を抵抗分割する抵抗ラダーＲＲＤと分割された電圧の中からいずれか１つを選択してコンパレータＣＭＰへ供給するスイッチアレイＳＡＬとからなる。
【００８１】
制御回路ＣＮＴは、先ず選択入力されたアナログ信号とＶref／２とをコンパレータＣＭＰで比較させ、その比較結果をレジスタＲＥＧに保持させると共に比較結果に基づいてアナログ信号の方が高い時はＤＡ変換回路ＤＡＣからコンパレータＣＭＰへ供給する電圧を３Ｖref／４に切り換える一方、アナログ信号の方が比較電圧Ｖref／２よりも低い時はＤＡ変換回路ＤＡＣからコンパレータＣＭＰへ供給する電圧をＶref／４に切り換える。
【００８２】
上記のような電圧比較と比較電圧の切り換えを順次行なうとともに、各比較結果をレジスタＲＥＧの異なるビットに保持させながら、コンパレータＣＭＰに供給する比較電圧を次第にアナログ入力信号に近かづける。このようにして、逐次比較を繰り返すことにより、最後のビットがレジスタＲＥＧにセットされたときにレジスタＲＥＧに保持されている例えば１０ビットの値がＡＤ変換後のディジタル値とされる。
【００８３】
本実施例のＡＤ変換回路においては、図１６（Ａ）のようにサンプリング処理とＡＤ変換処理を交互に繰り返すわけであるが、図１６（Ｂ）に示すサンプリング信号φｓによりサンプリング期間中はサンプリング・ホールド回路ＳＨのアナログスイッチをオンさせた状態で、各サンプリング期間ごとにその前半で、図１６（Ｃ），（Ｅ），（Ｇ）に示すような選択信号ＣＳ０１〜ＣＳ０ｎでアナログ・マルチプレクサ回路ＭＰＸのいずれか１つのボルテージフォロワアンプＶＦＡを活性化させる。そして、図１６（Ｄ），（Ｆ），（Ｈ）に示す選択信号ＣＳ１１〜ＣＳ１ｎにより、サンプリング期間の後半でＭＯＳＦＥＴをオンさせてアナログ入力信号をサンプリング・ホールド回路に伝達させる。それから、選択信号ＣＳ０１〜ＣＳ０ｎ，ＣＳ１１〜ＣＳ１ｎとサンプリング信号ＳＭＰを共にオフ状態（ロウレベル）にして、サンプリング・ホールド回路ＳＨにサンプリングされた信号を保持させたままＡＤ変換回路を活性化させてＡＤ変換処理を行なわせる。
【００８４】
さらに、本実施例のＡＤ変換回路にあっては、図１７に示すように、あるサイクルｎでサンプリングされたアナログ信号のＡＤ変換処理を行なっている期間Ｔｎに、次のサイクルｎ＋１でサンプリングすべきアナログ信号を対応するボルテージフォロワアンプＶＦＡ(n+1)を活性化させるようにしても良い。これによって、図１６におけるボルテージフォロワアンプの活性化時間ｔ１分だけＡＤ変換のサイクル時間を短くすることができる。
【００８５】
本実施例のＡＤ変換回路においては、前述のようにサンプリング期間の前半でボルテージフォロワアンプＶＦＡを活性化させ、サンプリング期間の後半でアナログスイッチのＭＯＳＦＥＴをオンさせるようにしているため、アナログスイッチがオンされるときには、既にボルテージフォロワアンプＶＦＡによってサンプリング・ホールド回路ＳＨの容量が入力信号に近いレベルまで充電あるいは放電されている。そのため、本発明の課題の欄で説明したような、アナログスイッチのＭＯＳＦＥＴがオンされたときに、寄生容量（本実施例ではサンプリング用容量）に蓄積されていた前のサイクルでのサンプリング電荷によって次のアナログ入力信号のレベルが影響を受ける量を極めて小さなものとすることができる。
【００８６】
これによって、サンプリングされるアナログ入力電圧の誤差を少なくするためにアナログ入力端子ＡＩＮ１〜ＩＮｎに接続すべき外付け容量Ｃｉ〜Ｃｉnの値を小さくすることができる。その結果、アナログ信号源が比較的大きな内部インピーダンスを有していても信号の入力伝播遅延時間が従来回路に比べて短くなるので、サンプリング周期すなわちＡＤ変換の周期を長くしなくても精度の高いサンプリングおよびＡＤ変換結果が得られる。あるいは、従来のＡＤ変換回路に比べてより内部インピーダンスが大きなアナログ信号源（センサおよび高いインピーダンスノイズ対策回路）を用いることができるようになる。
【００８７】
図１８に、本実施例のＡＤ変換回路において、アナログ入力端子ＡＩＮ１〜ＡＩＮｎに接続される外付け容量Ｃｉの大きさを０．１μＦとし、図１７に示すようにタイミングで制御を行なった場合における、アナログ信号源の内部インピーダンスＲinとサンプリング・ホールド回路ＳＨでサンプリングされるアナログ入力電圧Ｖinの誤差δ（ＬＳＢ）との関係を示す。誤差δ（ＬＳＢ）は、ＡＤ変換回路の分解能を１０ビット、基準電圧をＶref、実際にサンプリング容量Ｃｓに取り込まれた電圧をＶｓｍｐとしたとき、次式
δ（ＬＳＢ）＝（Ｖin−Ｖｓｍｐ）／（Ｖref／１０２４）
で表わされるものとし、アナログ入力電圧Ｖinの入力範囲を０〜５Ｖ、サンプリング時間を３．２μＳ、ＡＤ変換時間を１５μＳ、アナログ・マルチプレクサ回路とサンプリング・ホールド回路との接続ノードの寄生容量を５０ｐＦ、ボルテージフォロワアンプによる充電後の出力側ノードとアナログ入力端子との電位差を１００ｍＶと仮定した場合における誤差減少の程度を図１８に示す。本実施例においては従来（図２１）に比べて電位差が１００ｍＶ／５Ｖで改善され、これに比例して誤差が約１／５０に低減することができる。
【００８８】
また、アナログ入力電圧Ｖinの誤差δが従来と同程度の±０．５（ＬＳＢ）で良いとすると、０．０１μＦ程度の外付け容量をアナログ入力端子に接続してやれば良いので、アナログ信号源の内部インピーダンスが同一の場合、本発明を適用することで入力伝播遅延時間は約１／１０になる。その結果、サンプリング周期すなわちＡＤ変換の周期を長くしなくても精度の高いサンプリングおよびＡＤ変換結果が得られる。
【００８９】
さらに、センサなどの複数のアナログ信号源からの信号を１つのＡＤ変換回路で周期的にＡＤ変換する場合、アナログスイッチがオンされたときにサンプリング容量の充電電圧が入力端子側に漏れ易い従来のマルチプレクサやサンプリング・ホールド回路を使用したシステムでは、アナログスイッチが周期的にオンされるとアナログスイッチと内部寄生容量とがスイッチド・キャパシタと同様な動作をする。つまり入力端子と出力側とが等価的に抵抗で接続されたのと同じ状態となる。これによって、アナログ信号源のインピーダンス成分に内部寄生容量の蓄積電荷と周期に比例した電圧降下が発生しアナログ入力信号のレベルが実際の信号源電圧値からずれてしまう現象があったが、本発明を適用すれば入力端子と出力側との電位差が小さくなってからアナログスイッチがオンされるので、マルチプレクサを用いて周期的に複数の信号をサンプリングする際に、アナログ入力信号のレベルがずれる量を少なくすることができる。
【００９０】
次に、上記実施例のＡＤ変換回路を使用して好適なシステムＬＳＩの一例を、図１９を用いて説明する。図１９は、ＡＤ変換回路を内蔵したシステムＬＳＩの一例としてのシングルチップマイクロコンピュータのブロック構成例を示す。特に制限されないが、図１９に示されている各回路ブロックは、公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体チップ上に形成されている。
【００９１】
図１９に示されているように、この実施例のマイクロコンピュータは、プログラム制御方式の中央処理ユニットＣＰＵと、ＣＰＵが実行するプログラムや制御に必要な固定データを記憶するリード・オンリ・メモリＲＯＭと、ＣＰＵの作業領域を提供するとともにプログラムの実行に伴って得られたデータを一時的に格納したりするためのランダム・アクセス・メモリＲＡＭと、ＣＰＵに代わって浮動小数点演算や乗算などの演算処理を行なう演算ユニットＭＵＬＴと、ＣＰＵに代わって外部のハードディスク装置のような記憶装置と内部のＲＡＭとの間でＤＭＡ（ダイレクト・メモリ・アクセス）方式のデータ転送を行なうＤＭＡコントローラＤＭＡＣとを備えている。これらの回路は、ＣＰＵアドレスバスＩＡＢおよびＣＰＵデータバスＩＤＢを介して接続されている。
【００９２】
この実施例のマイクロコンピュータには、上記ＣＰＵバスＩＡＢ，ＩＤＢとは別個に周辺アドレスバスＰＡＢおよび周辺データバスＰＤＢが設けられている。
この周辺アドレスバスＰＡＢおよび周辺データバスＰＤＢには、所定の割込み要因の発生に基づいてＣＰＵに対して割込み要求を行なう割込みコントローラＩＮＴＣ、エミュレーションの際にユーザーが指定したブレークポイントでＣＰＵに対しプログラムの実行停止を要求したりするユーザーブレークコントローラＵＢＣ、アナログ・デジタル変換回路ＡＤＣ，ハードウェアの異常を検出するためのウォッチドッグタイマ，時間管理用のタイマー回路ＴＩＭ外部装置との間でシリアル通信を行なうシリアルコミュニケーションインタフェースＳＣＩなどの周辺モジュール、外部装置との間の信号の入出力を行なう入出力ポートＰＯＲＴが結合されている。なお、入出力ポートＰＯＲＴにはＣＰＵが接続されたＣＰＵバスＩＡＢ，ＩＤＢも接続され、ＣＰＵもしくはＤＭＡＣが直接外部装置とデータの授受を行なえるように構成されている。
【００９３】
また、上記ＣＰＵバスＩＡＢ，ＩＤＢと周辺バスＰＡＢ，ＰＤＢとの間には２つのバス上の信号のタイミングを調整してＣＰＵと周辺モジュールとの間の信号の橋渡しをするバスステートコントローラＢＳＣが設けられている。特に制限されるものでないが、この実施例では、上記ＲＯＭが所定のブロック単位でデータの一括消去が可能なフラッシュメモリにより構成されている。さらに、内部の動作に必要とされるクロックを発生するクロック発生回路ＣＰＧが設けられており、このクロック発生回路ＣＰＧには、外部端子を介して所定の固有震動数を有する水晶発振子ＸＴＡＬが結合される。そして、上記ＡＤ変換回路ＡＤＣとして、図１５の実施例のようなＡＤ変換回路が用いられ、自動車制御システムでは図２０のように各種センサからの検出信号がこのＡＤ変換回路ＡＤＣに入力されてＡＤ変換され、ＣＰＵ等によって変換後のディジタル信号が処理される。
【００９４】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば前記実施例においては、ＡＤ変換回路の一例として逐次比較型ＡＤ変換回路を使用した例を説明したが、逐次比較型に限定されるものでなく、例えば電荷再配分型など他の形式のＡＤ変換回路を用いることができることはいうまでもない。また、アナログスイッチを構成する伝送ゲートはＣＭＯＳ伝送ゲートに限定されず、単チャネルのＭＯＳＦＥＴであってもよい。
【００９５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である自動車制御システムに用いられるＡＤ変換回路内蔵のシングルチップマイクロコンピュータを例にとって説明したが、本発明はそれに限定されるものでなく、複数のアナログ信号を１つのＡＤ変換回路により時分割でＡＤ変換するシステムに用いられるＡＤ変換回路一般に広く利用することができる。
【００９６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００９７】
すなわち、本発明を適用したアナログスイッチ回路およびマルチプレクサ回路にあっては、スイッチを切り換える前に寄生容量に蓄積された電荷が、スイッチを切り換えた後に入ってくる次のアナログ入力電圧のレベルに影響を与えることがなく、高精度のアナログ信号の伝達が可能になる。
【００９８】
また、本発明を適用したＡＤ変換回路にあっては、アナログ信号源として内部インピーダンスの高いもの、および外来ノイズに強いフィルタ回路構成したものを使用しても所望のＡＤ変換精度が得られるとともに、マルチプレクサを使って時分割方式で複数のアナログ信号を１つのＡＤ変換回路でＡＤ変換するシステムでは、ＡＤ変換精度を犠牲にすることなくサンプリング周期を短くして応答性の良いＡＤ変換を行なうことが可能になる。
【図面の簡単な説明】
【図１】本発明に係るアナログスイッチ回路の第１の実施例を示す回路図である。
【図２】第１の実施例のアナログスイッチ回路の制御信号のタイミングを示すタイミングチャートである。
【図３】第１の実施例のアナログスイッチ回路の制御信号の他の例を示すタイミングチャートである。
【図４】本発明に係るアナログスイッチ回路の第２の実施例を示す回路図である。
【図５】本発明に係るアナログスイッチ回路の第３の実施例を示す回路図である。
【図６】本発明に係るアナログスイッチ回路の第４の実施例を示す回路図である。
【図７】ボルテージフォロワアンプの具体的な回路例を示す回路図である。
【図８】アナログスイッチ回路のＣＭＯＳ伝送ゲートＴＭＧを構成する直列形態のｎチャネルＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２の断面構造の例を示す断面図である。
【図９】本発明に係るアナログ電圧のサンプリング・ホールド回路の第１の実施例を示す回路図である。
【図１０】本発明に係るアナログ電圧のサンプリング・ホールド回路の第２の実施例を示す回路図である。
【図１１】本発明に係るアナログ電圧のサンプリング・ホールド回路の第３の実施例を示す回路図である。
【図１２】本発明に係るアナログ・マルチプレクサ回路の一実施例を示す回路図である。
【図１３】実施例のアナログ・マルチプレクサ回路の制御信号のタイミングを示すタイミングチャートである。
【図１４】本発明に係るアナログ・マルチプレクサ回路の他の実施例を示す回路図である。
【図１５】本発明に係るＡＤ変換回路の一実施例を示す回路図である。
【図１６】本発明に係るＡＤ変換回路の制御タイミングの一例を示すタイミングチャートである。
【図１７】本発明に係るＡＤ変換回路の他の制御タイミング例を示すタイミングチャートである。
【図１８】本発明を適用したＡＤ変換回路におけるアナログ信号源の内部インピーダンスＲinとサンプリング・ホールド回路ＳＨでサンプリングされるアナログ入力電圧Ｖinの誤差δ（ＬＳＢ）との関係を示すグラフである。
【図１９】本発明に係るＡＤ変換回路を使用して好適なシステムＬＳＩの一例としてのシングルチップマイクロコンピュータの構成例を示すブロック図である。
【図２０】複数のアナログ信号を時分割でＡＤ変換するシステムの概略構成を示すブロック図である。
【図２１】従来の時分割方式のＡＤ変換回路におけるアナログ信号源の内部インピーダンスＲinとサンプリングされるアナログ入力電圧Ｖinの誤差δ（ＬＳＢ）との関係を示すグラフである。
【図２２】マルチプレクサ回路を構成するＭＯＳＦＥＴとサンプリング・ホールド回路を構成するＭＯＳＦＥＴのインピーダンスとアナログ入力電圧Ｖｉｎとの関係を示すグラフである。
【図２３】アナログ信号源でΔＶの電圧変化があったときにアナログ信号が入力される端子における電圧の変化の様子を示す図である。
【図２４】アナログ信号源での電圧変化ΔＶの大きさとそのときにアナログ信号が入力される端子の伝播遅延時間との関係をアナログ信号源の内部インピーダンスをパラメータとして示すグラフである。
【符号の説明】
ＡＩＮ アナログ入力端子
ＡＯＵＴ アナログ出力端子
ＴＭＧ ＣＭＯＳ伝送ゲート
ＡＳＷ アナログスイッチ回路
ＭＰＸ マルチプレクサ
ＳＨ サンプリング・ホールド回路
Ｑｎ１，Ｑｐ１ スイッチＭＯＳＦＥＴ
ＶＦＡ ボルテージフォロワ・アンプ
Ｖｉｎ アナログ入力信号（アナログ信号源）
１１ 差動増幅段
１２ 出力段
１３ バイアス段
１００ 半導体基板
１１０ Ｎウェル領域
１２０，１２１，１２２ Ｐウェル領域
２１１，２１２，２２１，２２２ 拡散層（ソース、ドレイン領域）
２１３，２２３ ゲート電極
【発明の属する技術分野】
本発明は、アナログスイッチおよびアナログ入力電圧のサンプリング・ホールド回路さらにはアナログ・マルチプレクサにおいて既に入力されている前の電圧の影響を低減する技術に関し、例えばＡＤ変換回路やそれを内蔵したシングルチップマイクロプロセッサコンピュータなどに利用して有効な技術に関する。
【０００２】
【従来の技術】
ＡＤ変換回路やそれを内蔵した半導体集積回路においては、ＡＤ変換すべきアナログ入力電圧を外部から取り込むためのアナクログスイッチやＡＤ変換する間アナログ入力電圧を保持するサンプリング・ホールド回路が用いられる。また、自動車の制御システムのように複数のセンサからのアナログ信号がある場合、それらを１つ１つ別個のＡＤ変換回路でディジタル信号に変換するようにしたのでは、ＡＤ変換回路の数が多くなってシステムのコストアップにつながるため、１つのＡＤ変換回路で複数のアナログ入力電圧を時分割でＡＤ変換するようにシステムが構成されることがある。
【０００３】
図２０にそのようなシステムの例を示す。このシステムでは、複数のアナログ入力電圧Ｖｉｎ１，Ｖｉｎ２……Ｖｉｎｎを、マルチプレクサＭＰＸで１つずつ選択してサンプリング・ホールド回路ＳＨに取込み、１つのＡＤ変換回路ＡＤＣによって複数のアナログ入力電圧を時分割でＡＤ変換するようにシステムが構成されている。
【０００４】
【発明が解決しようとする課題】
図２０に示すようなシステムにおいては、マルチプレクサＭＰＸを構成するアナログスイッチＳＷｃ１〜ＳＷｃｎとサンプリング・ホールド回路ＳＨのサンプリング用スイッチＳＷｓがＭＯＳＦＥＴで構成されている。ところで、図２０のシステムでは、マルチプレクサＭＰＸを構成する各チャネルのアナログスイッチＳＷｃ１〜ＳＷｃｎとサンプリング・ホールド回路ＳＨを構成するサンプリング用スイッチＳＷｓとの接続ノードＮ０に寄生容量Ｃａがついている。
【０００５】
上記寄生容量Ｃａは、ＭＯＳＦＥＴのソース（ドレイン）と基体（ウェル）との間の接合容量や配線容量に起因するもので、本発明者らが、チャネル数８個の回路について試算したところ約３０ｐＦであった。また、図２０のＡＤ変換回路３０の入力端子にも寄生容量Ｃｄがついている。さらに、サンプリング・ホールド回路ＳＨを構成するサンプリング用容量Ｃｓの容量は例えば５〜６ｐＦ程度のものが使用される。
【０００６】
ところで、サンプリング・ホールド回路では、応答性を良くするにはアナログスイッチＳＷｃ１〜ＳＷｃｎやサンプリング用スイッチＳＷｓのインピーダンス（オン抵抗）の小さいことが望ましい。例えば、サンプリング時間が３μｓ程度の場合には、１ｋΩ以下がよい。
【０００７】
しかしながら、アナログスイッチＳＷｃ１〜ＳＷｃｎのインピーダンスが小さくかつアナログスイッチＳＷｃ１〜ＳＷｃｎとサンプリング用スイッチＳＷｓとの接続ノードＮ０に寄生容量Ｃａがあると、マルチプレクサＭＰＸによりチャネルを切り換える際に、切り換える前に寄生容量Ｃａに蓄積された電荷がマルチプレクサＭＰＸを切り換えた後にオンされたアナログスイッチを介して入ってくる次のアナログ入力電圧のレベルに影響を与え、サンプリングされるアナログ入力電圧の誤差が大きくなってしまうおそれがあることが分かった。
【０００８】
そのため、マルチプレクサＭＰＸによってチャネルを切り換えて時分割でＡＤ変換を行なって行く図２０のようなシステムにおいては、アナログ入力端子ＡＩＮ１〜ＩＮｎにそれぞれ０．１μＦ程度の外付け容量Ｃｉ１〜Ｃｉｎを接続すること望ましい。かかる外付け容量Ｃｉ１〜Ｃｉｎを接続すると、オンされたアナログスイッチを介して寄生容量Ｃａと外付け容量Ｃｉ１〜Ｃｉｎのいずかとの間で電荷の再配分がなされることで、誤差を小さくすることができるためである。
【０００９】
図２１に、アナログ入力端子ＡＩＮ１〜ＩＮｎに接続された外付け容量Ｃｉ１〜Ｃｉｎの大きさを一定として、アナログ信号源の内部インピーダンスＲinとサンプリングされるアナログ入力電圧Ｖinの誤差δ（ＬＳＢ）との関係を示す。ここで、誤差δ（ＬＳＢ）は、ＡＤ変換回路の分解能を１０ビット、基準電圧をＶref、実際にサンプリング容量Ｃｓに取り込まれた電圧をＶｓとしたとき、次式
δ（ＬＳＢ）＝（Ｖin−Ｖｓ）／（Ｖref／１０２４）……式（１）
で表わされるものとする。同図において、実線ａは外付け容量Ｃｉが０．１μＦの場合をプロットしたもの、破線ｂは外付け容量Ｃｉが０．０７μＦの場合をプロットしたもの、点線ｃは外付け容量Ｃｉが０．０５μＦの場合をプロットしたものである。
【００１０】
なお、同図は、動作電圧範囲が０Ｖ〜５±０．５Ｖ、アナログ入力電圧のサンプリング時間が３．２μｓ、アナログ入力端子ＡＩＮからサンプリング・ホールド回路までの等価容量値（Ｃａ＋Ｃｓ＋Ｃｄ）が約５０ｐＦであり、マルチプレクサのアナログスイッチＳＷｃおよびサンプリング用スイッチＳＷｓの等価インピーダンスが図２２のような特性を有するとして求めたものである。図２２において、“ＷＯＲＳＴ”が付されているものは最もバラツキが大きかった素子のインピーダンスを、または“ＴＹＰ”が付されているものは最も典型的な素子のインピーダンスを表わしている。
【００１１】
図２１より、アナログ入力端子ＡＩＮ１〜ＩＮｎの外付け容量Ｃｉ１〜Ｃｉｎが大きいほど誤差が小さくなることが分かる。ところが、自動車制御システムにおいては外付け容量Ｃｉ１〜Ｃｉｎを大きくすると、ＡＤ変換精度が低下する場合があることが分かった。そこで、本発明者らがその原因について検討した結果、以下のようなことが明らかとなった。
【００１２】
先ず、本発明者らは、自動車の制御システムのように外部ノイズが多い劣悪な環境下で稼動するシステムにあっては、アナログ信号源としてのセンサのＳＮ比を良くするため、ＡＤ変換器のアナログ入力端子とセンサ信号間に直列抵抗器（数１０〜数１００ｋΩ）を設置して、フィルタ回路としたり、アナログ信号源全体のインピーダンスとして数１０〜数１００ｋΩを有するセンサ回路が使用されることがあるので、入力電圧の応答性に原因があるのではないかと推測して、入力電圧の応答性について考察を行なった。具体的には、入力信号源Ｖｉｎ（ｉ）でΔＶだけ電圧変化があったときに、アナログ入力端子ＡＩＮ（ｉ）に入力される電圧ＶＡ（ｉ）は図２３のように指数関数的に変化すると考え、その時間的変化を表わす式を求めた。この式は、
ＶＡ(i）＝Ｖin(T-1）＋ΔＶ（１−ｅ（−ｔ／(Ｃｉ・Ｒin)））……式（２）
のように表わされる。ここで、Ｖin（T-1）は変化前の電圧である。
【００１３】
次に、アナログ入力電圧Ｖinの誤差δ（ＬＳＢ）＝０．１、ＡＤ変換回路の基準電圧Ｖref＝５．０Ｖ、外付け容量Ｃｉ＝０．１μＦの条件の下で、入力電圧Ｖｉｎが最終電圧よりも０．１（ＬＳＢ）すなわち０．５ｍＶまで到達するのに要する遅延時間を、信号源の内部インピーダンスＲinの値と変化電圧ΔＶの大きさを変えて算出した。図２４にその結果をグラフで示す。図２４より明らかなように、信号源の内部インピーダンスＲinと変化電圧ΔＶが大きいほど遅延時間も大きくなることが分かる。
【００１４】
また、上記式（１）からも明らかなように、入力電圧Ｖｉｎの変化は内部インピーダンスＲinとアナログ入力端子の外付け容量Ｃｉとの時定数（ＣＲ）に依存するので、内部インピーダンスＲinと同様に外付け容量Ｃｉが大きいほど遅延時間も大きくなる。例えば、図２４において、内部インピーダンスＲinが５ｋΩのときの遅延時間−変化電圧特性を示す破線Ｃは、外付け容量Ｃｉが０．２μＦになると内部インピーダンスＲinが１０ｋΩのときの遅延時間−変化電圧特性を示す破線Ｂと同じになり、外付け容量Ｃｉが０．４μＦになると内部インピーダンスＲinが２０ｋΩのときの遅延時間−変化電圧特性を示す破線Ａと同じになる。
【００１５】
ところで、自動車制御システムのように外部ノイズの多い環境下で使用されるシステムにおいても、アナログ信号源としてのすべてのセンサの内部インピーダンスを小さくすることは難しい。つまり、自動車制御システムでは内部インピーダンスの大きなセンサを使用せざるを得ない場合や、センサとＡＤ変換器の設置位置の距離の関係から外部ノイズ対策としての直列抵抗器をアナログ入力端子前に設置することで信号源のインピーダンスを大きくして使用している。ところが、上述したように、外付け容量Ｃｉを大きくすると遅延時間が長くなるので、外付け容量Ｃｉをあまり大きくすることができない。従って、このようなシステムにおいて、ＡＤ変換精度を確保するにはサンプリング周期を長くしなくてはならなかったり、逆にサンプリング周期を短くしてある程度の応答性を確保しようとすると外付け容量Ｃｉを小さくしなければならないためＡＤ変換精度が犠牲になるという課題がある。
【００１６】
この発明の目的は、スイッチを切り換える前に寄生容量に蓄積された電荷が、スイッチを切り換えた後に入ってくる次のアナログ入力電圧のレベルに影響を与えることがないアナログスイッチおよびアナログ・マルチプレクサを提供することにある。
【００１７】
この発明の目的は、アナログ入力電圧を高精度にＡＤ変換することができるＡＤ変換回路を提供することにある。
【００１８】
この発明の他の目的は、応答速度が速くしかも精度の高いＡＤ変換が可能なＡＤ変換回路を提供することにある。
【００１９】
この発明の他の目的は、ＳＮ比を低下させることなく精度の高いＡＤ変換が可能なＡＤ変換回路を提供することにある。
【００２０】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【００２１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００２２】
すなわち、絶縁ゲート型のトランジスタと該トランジスタと並列に接続されたボルテージフォロワとによりアナログスイッチ回路を構成し、オン動作時には先ずボルテージフォロワを先に活性化させてからトランジスタを導通状態にさせるようにしたものである。
【００２３】
上記した手段によれば、オン状態にされたアナログスイッチを通して出力側の電位の影響が入力端子側に伝わるのを防止することができる。つまり、スイッチを切り換える前に出力側の寄生容量に蓄積された電荷が、スイッチを切り換えた後に入ってくる次のアナログ入力電圧のレベルに影響を与えることがない
また、望ましくは、上記伝送ゲートは、アナログ入力端子とアナログ出力端子との間に並列に接続されたｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴからなるＣＭＯＳ伝送ゲートとする。ＣＭＯＳ伝送ゲートを用いることにより、電位の高い信号も電位の低い信号も、レベル落ちすることなく伝達することができる。
【００２４】
さらに、望ましくは、上記絶縁ゲート型トランジスタはチャネルが直列形態に接続された２個のトランジスタで構成するとともに、この２個のトランジスタは半導体基板上に形成された異なるウェル領域に形成する。直列形態の２個のトランジスタで構成することにより、ソース・ドレイン間の寄生容量を介してアナログ入力信号の変化が出力端子側に伝達されるのを防止できる。また、直列形態の２個のトランジスタを異なるウェル領域に形成することにより、入力端子に負の電圧が印加されたような場合にウェル領域に発生した少数キャリアにより出力端子側から電流が引き込まれて電位が変化するのを防止することができる。
【００２５】
本発明に係るマルチプレクサ回路は、各々一方の端子が複数のアナログ入力端子のそれぞれに接続され他方の端子は共通の出力端子に接続された複数のアナログスイッチ回路を、各々絶縁ゲート型のトランジスタと該トランジスタのチャネルと並列に接続されたボルテージフォロワとにより構成し、いずれかのアナログスイッチ回路が択一的にオン動作される時には先ず当該スイッチ回路のボルテージフォロワを先に活性化させてからトランジスタを導通状態にさせるようにしたものである。
【００２６】
上記した手段によれば、オン状態にされたアナログスイッチを通して出力側の電位の影響が入力端子側に伝わるのを防止することができ、マルチプレクサを切り換える前に出力側の寄生容量に蓄積された電荷が、マルチプレクサを切り換えた後に入ってくる次のアナログ入力電圧のレベルに影響を与えることがない
このマルチプレクサにおいても、望ましくは、上記伝送ゲートは、アナログ入力端子とアナログ出力端子との間に並列に接続されたｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴからなるＣＭＯＳ伝送ゲートとする。さらに、望ましくは、上記絶縁ゲート型トランジスタはチャネルが直列形態に接続された２個のトランジスタで構成するとともに、この２個のトランジスタは半導体基板上に形成された異なるウェル領域に形成する。
【００２７】
また、本発明に係るＡＤ変換回路は、絶縁ゲート型のトランジスタと該トランジスタのチャネルと並列に接続されたボルテージフォロワとからなるアナログスイッチ回路と上記ボルテージフォロワ回路の出力端子に接続されたサンプリング容量とからなるサンプリング・ホールド回路を設けるようにしたものである。
【００２８】
上記した手段によれば、オン状態にされたアナログスイッチ回路を通して出力側の電位の影響が入力端子側に伝わるのを防止することができ、アナログ入力信号を精度良くサンプリングすることができ、これによって精度の高いＡＤ変換が可能となる。また、アナログ入力端子に接続する外付け容量を小さくしても高いＡＤ変換精度が得られるので、アナログ信号源として内部インピーダンスの高いものすなわちノイズに強いものを使用しても入力信号の伝播遅延時間を小さくすることができ、これによってマルチプレクサを使って時分割方式で複数のアナログ信号を１つのＡＤ変換回路でＡＤ変換するシステムでは、ＡＤ変換精度を犠牲にすることなくサンプリング周期を短くして応答性の良いＡＤ変換を行なうことが可能になる。
【００２９】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００３０】
図１は、本発明に係るアナログスイッチ回路の第１の実施例を示す。図１において、ＡＩＮはアナログ入力端子、ＡＯＵＴはアナログ出力端子、ＴＭＧは上記アナログ入力端子ＡＩＮとアナログ出力端子ＡＯＵＴとの間に接続された伝送ゲート、ＶＦＡは上記アナログ入力端子ＡＩＮとアナログ出力端子ＡＯＵＴとの間に上記ＣＭＯＳ伝送ゲートＴＭＧと並列に接続されたボルテージフォロアアンプ、ＩＮＶ１，ＩＮＶ２は制御信号ＣＳ１を反転するインバータである。上記伝送ゲートＴＭＧは、ｐチャネルＭＯＳＦＥＴ Ｑｐ１とｎチャネルＭＯＳＦＥＴ Ｑｎ１とが並列に接続されたＣＭＯＳ伝送ゲートにより構成されている。
【００３１】
そして、上記ＣＭＯＳ伝送ゲートＴＭＧを構成するｐチャネルＭＯＳＦＥＴ Ｑｐ１とｎチャネルＭＯＳＦＥＴ Ｑｎ１は、そのゲート端子に印加される互いに逆相の一対の制御信号ＣＳ１，／ＣＳ１により同時にオン状態またはオフ状態にされる。ボルテージフォロアアンプＶＦＡは、出力端子が反転入力端子に接続された差動増幅回路からなり、制御信号ＣＳ０により活性状態または非活性状態に制御され、活性状態では入力電圧と同一レベルの電圧Ｖｉｎを出力端子ＡＯＵＴへ出力するように動作する。
【００３２】
本実施例のアナログスイッチ回路は、図２に示すようなタイミングで供給される制御信号ＣＳ１，ＣＳ０により制御される。具体的には、先ず制御信号ＣＳ０により、タイミングｔ１でボルテージフォロアアンプＶＦＡが活性化されてその出力電圧が入力電圧Ｖｉｎと同一レベルに向かって変化する。続いて、制御信号ＣＳ１によりタイミングｔ２でＣＭＯＳ伝送ゲートＴＭＧを構成するｐチャネルＭＯＳＦＥＴ Ｑｐ１とｎチャネルＭＯＳＦＥＴ Ｑｎ１が同時にオン状態にされ、アナログ入力端子ＡＩＮに入力されているアナログ入力電圧Ｖｉｎをアナログ出力端子ＡＯＵＴへ伝達する。
【００３３】
ボルテージフォロアアンプＶＦＡのない従来のアナログスイッチ回路においては、ＣＭＯＳ伝送ゲートＴＭＧを構成するｐチャネルＭＯＳＦＥＴ Ｑｐ１とｎチャネルＭＯＳＦＥＴ Ｑｎ１がオンされる前に出力端子側に存在する寄生容量に充電されていた電圧とアナログ入力電圧Ｖｉｎとの電位差が大きいと、スイッチにより伝達される電圧のレベルが影響を受けることとなるが、本実施例のアナログスイッチ回路は、先ずボルテージフォロアアンプＶＦＡが活性化されてその出力電圧が入力電圧と同一レベルに向かって変化されてから、ＣＭＯＳ伝送ゲートＴＭＧを構成するｐチャネルＭＯＳＦＥＴ Ｑｐ１とｎチャネルＭＯＳＦＥＴＱｎ１がオンされる。
【００３４】
そのため、ＣＭＯＳ伝送ゲートＴＭＧがオンされる直前には、出力端子側に存在する寄生容量の充電電圧とアナログ入力電圧Ｖｉｎとの電位差は極めて小さいものとなり、この状態でＣＭＯＳ伝送ゲートＴＭＧがオンされたとしても、スイッチにより伝達される電圧のレベルが影響を受けることがなくなる。また、ＣＭＯＳ伝送ゲートＴＭＧがオンされた後、ボルテージフォロアアンプＶＦＡが非活性状態とされるため、ボルテージフォロアアンプＶＦＡが素子のばらつき等に起因してオフセットを有していたとしても、ＣＭＯＳ伝送ゲートＴＭＧにより正しい入力電圧レベルが出力端子へ伝達されることとなる。
【００３５】
なお、図２に示されているタイミングチャートでは、制御信号ＣＳ０のハイレベルの期間とＣＳ１のハイレベルの期間が一部重なるようにされているが、図３（Ｂ），（Ｃ）のようにハイレベルが重ならないように形成された信号によって制御するようにしてもよい。また、制御信号ＣＳ０は、ボルテージフォロアアンプＶＦＡが出力電圧を完全に入力電圧と等しいレベルにもって行く前にロウレベルに立ち下がってボルテージフォロアアンプＶＦＡを非活性状態にさせるようなタイミングの信号としてもよい。
【００３６】
さらに、図１に破線で示すように、アナログスイッチ回路の近傍に、従来のアナログスイッチに与えられていた図３（Ａ）のような制御信号に基づいて、図１の実施例のボルテージフォロアアンプＶＦＡを制御する図３（Ｂ）のような制御信号ＣＳ０と、ＣＭＯＳ伝送ゲートＴＭＧを制御する図３（Ｃ）のような制御信号ＣＳ１を生成するタイミング生成回路ＴＧを設けるようにしても良い。このようにすると、ユーザは従来のアナログスイッチ回路と全く同一の使用の仕方をすることができ、ユーザの設計負担が軽減されることとなる。
【００３７】
図４に本発明に係るアナログスイッチ回路の第２の実施例を示す。この実施例は、図１の実施例のアナログスイッチ回路におけるＣＭＯＳ伝送ゲートＴＭＧを構成するｐチャネルＭＯＳＦＥＴ Ｑｐ１とｎチャネルＭＯＳＦＥＴ Ｑｎ１のそれぞれに直列接続されたｐチャネルＭＯＳＦＥＴ Ｑｐ２とｎチャネルＭＯＳＦＥＴ Ｑｎ２とを設け、各々Ｑｐ１，Ｑｎ１と同一の制御信号ＣＳ１，／ＣＳ１により同時にオン、オフ制御されるように構成したものである。
【００３８】
この実施例のアナログスイッチ回路は、動作的には図１の実施例のアナログスイッチ回路と全く同じである。図１の実施例のアナログスイッチ回路では、入力電圧Ｖｉｎが急激に変化するとＣＭＯＳ伝送ゲートＴＭＧを構成するｐチャネルＭＯＳＦＥＴ Ｑｐ１とｎチャネルＭＯＳＦＥＴ Ｑｎ１のソース・ドレイン間の寄生容量を介して入力電圧の変化が出力端子側に伝わるおそれがある。これに対し、図４の実施例のアナログスイッチ回路では、ＣＭＯＳ伝送ゲートＴＭＧを構成するｐチャネルＭＯＳＦＥＴ Ｑｐ１と直列形態にＱｐ２が、またｎチャネルＭＯＳＦＥＴ Ｑｎ１と直列形態にＱｎ２が設けられているため、入力端子ＡＩＮと出力端子ＡＯＵＴとの間にソース・ドレイン間の寄生容量が２つ直列に接続されたのと等価な回路となり、入力電圧Ｖｉｎが急激に変化してもその変化が出力端子側に伝わりにくくなるという利点がある。
【００３９】
なお、図４の実施例のように、ＭＯＳＦＥＴを直列に接続したアナログスイッチ回路の場合、１つのＭＯＳＦＥＴからなるアナログスイッチに比べて入力抵抗が高くなることが考えられるが、１つのＭＯＳＦＥＴの場合に比べてゲート幅を大きくするなどの工夫をすることによって抵抗を減らすことができるので何ら問題はない。
【００４０】
図５に本発明に係るアナログスイッチ回路の第３の実施例を示す。この実施例は、図４の実施例のアナログスイッチ回路におけるＣＭＯＳ伝送ゲートＴＭＧを構成する直列形態のｐチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２の結合ノードＮ１と接地点との間にｎチャネルＭＯＳＦＥＴ Ｑｎａ１を、また直列形態のｎチャネルＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２の結合ノードＮ２と電源電圧Ｖｃｃとの間にｐチャネルＭＯＳＦＥＴ Ｑｐａ１をそれぞれ接続したものである。
【００４１】
そして、上記各ノードＮ１，Ｎ２に接続されたＭＯＳＦＥＴ Ｑｐａ１をＱｎ１，Ｑｎ２の制御信号ＣＳ１により、またＱｎａ１をＱｐ１，Ｑｐ２の制御信号／ＣＳ１によりＱｐ１，Ｑｎ１と相補的すなわちＱｐ１，Ｑｐ２，Ｑｎ１，Ｑｎ２がオンのときにオフ、オフのときにオンされるように構成したものである。これによって、アナログスイッチ回路がオフ状態のときに、直列形態のｐチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２の結合ノードＮ１とｎチャネルＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２の結合ノードＮ２が電位的にフローティングになるのを回避して、それぞれ接地電位と電源電圧Ｖｃｃに固定することにより、オフ中にソース・ドレイン間の寄生容量および寄生バイポーラトランジスタ構造部を介して入力電圧の変化が出力端子に伝わるのを防止することができる。
【００４２】
なお、図５の実施例では、ノードＮ１を接地電位に、またノードＮ２を電源電圧Ｖｃｃに固定するようにしているが、逆であっても良い。また、ノードＮ１とノードＮ２を同一の電位に固定するようにしても良い。さらに、後述のように、デバイス的な工夫を与えることで、入力電圧の変化を出力端子へ伝達しにくくすることができる。
【００４３】
図６に本発明に係るアナログスイッチ回路の第４の実施例を示す。この実施例は、図５の実施例においてノードＮ１とノードＮ２の電位を固定するために設けたＭＯＳＦＥＴ Ｑｐａ１，Ｑｎａ１をＱｐ１，Ｑｐ２，Ｑｎ１，Ｑｎ２の制御信号ＣＳ１，／ＣＳ１により制御する代わりに、別の制御信号ＣＳ２，／ＣＳ２によってＱｐ１，Ｑｐ２，Ｑｎ１，Ｑｎ２がオフのときにＱｐａ１，Ｑｎａ１をオンさせ、Ｑｐ１，Ｑｐ２，Ｑｎ１，Ｑｎ２がオンのときにＱｐａ１，Ｑｎａ１をオフさせるように構成したものである。
【００４４】
図７には、上記ボルテージフォロワアンプＶＦＡの具体的な回路例が示されている。
【００４５】
図７に示されているように、この実施例のボルテージフォロワアンプＶＦＡは、差動入力段１１と出力段１２とバイアス段１３とから構成されている。このうち差動入力段１１は、ソース共通接続された差動ＭＯＳＦＥＴ Ｑ１，Ｑ２と、そのドレイン側に接続されたアクティブ負荷ＭＯＳＦＥＴ Ｑ３，Ｑ４と、差動ＭＯＳＦＥＴ Ｑ１，Ｑ２の共通ソースと接地点との間に接続された電流源用のＭＯＳＦＥＴ Ｑ５とからなる一般的な差動増幅回路で構成されており、差動ＭＯＳＦＥＴ Ｑ２のゲート端子に入力電圧Ｖｉｎが印加されるように構成されている。
【００４６】
出力段１２は、差動入力段１１の反転側出力ノードの電位をゲートに受ける出力ＭＯＳＦＥＴ Ｑ６と、これと直列に接続された電流源用のＭＯＳＦＥＴ Ｑ７と、出力ＭＯＳＦＥＴ Ｑ６のゲートと電源電圧Ｖｃｃとの間に接続され、制御信号ＣＳ０によってオン、オフされるスイッチＭＯＳＦＥＴ Ｑ８とから構成されている。そして、出力ＭＯＳＦＥＴ Ｑ６のドレイン側の電圧が差動入力段１１の差動ＭＯＳＦＥＴ Ｑ１のゲートにフィードバックされており、これによって差動入力段１１はＱ２の入力電圧ＶｉｎとＱ１のゲート電圧とを一致させるように動作し、入力電圧Ｖｉｎと同一レベルの電圧Ｖｏｕｔが出力段１２から出力される。
【００４７】
バイアス段１３は、電源電圧Ｖｃｃと接地点との間に直列に接続されたｐチャネルＭＯＳＦＥＴ Ｑ９と抵抗Ｒ１とダイオード接続のｎチャネルＭＯＳＦＥＴＱ１０と、Ｑ１０のドレインと接地点との間に接続され、制御信号／ＣＳ０によってオン、オフされるｎチャネルＭＯＳＦＥＴ Ｑ１１とから構成されている。上記ＭＯＳＦＥＴ Ｑ９のゲートにも制御信号／ＣＳ０が印加されＱ９とＱ１１は相補的にオン、オフ制御されるように構成されており、制御信号／ＣＳ０がロウレベルにされるとＭＯＳＦＥＴ Ｑ９がオンされて、Ｑ９のオン抵抗と抵抗Ｒ１の抵抗値とＱ１０のコンダクタンスの比で電源電圧Ｖｃｃを分割したような電圧Ｖｂが発生される。この電圧Ｖｂが上記差動入力段１１の電流源用ＭＯＳＦＥＴ Ｑ５と出力段１２の電流源用ＭＯＳＦＥＴ Ｑ７のゲートにバイアス電圧として供給され、Ｖｂが供給されるとＱ５，Ｑ７に電流が流れて回路が活性化される。
【００４８】
また、上記制御信号／ＣＳ０がハイレベルにされるとＭＯＳＦＥＴ Ｑ９がオフ、Ｑ１１がオフされてバイアス段１３はバイアス電圧Ｖｂの発生を停止し、これによって差動入力段１１の電流源用ＭＯＳＦＥＴ Ｑ５と出力段１２の電流源用ＭＯＳＦＥＴ Ｑ７の電流が遮断されてボルテージフォロワアンプＶＦＡはその動作を停止する。
【００４９】
図８（Ａ）は、図４のアナログスイッチ回路におけるＣＭＯＳ伝送ゲートＴＭＧのデバイスレベルでの実施例を示す。なお、この実施例のデバイス的工夫は、図４の実施例のみならず、図５の実施例や図６の実施例におけるＣＭＯＳ伝送ゲートＴＭＧの部分に対しても適用することができる。
【００５０】
図８（Ａ）には、ＣＭＯＳ伝送ゲートＴＭＧを構成するｐチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２とｎチャネルＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２のうち、Ｑｎ１，Ｑｎ２の断面構造を示す。
【００５１】
図８（Ａ）に示されているように、この実施例においては、特に制限されるものでないが、ｐ型半導体基板１００の主面側に比較的深いｎ型ウェル領域１１０が形成され、さらにこのｎ型ウェル領域１１０の表面側には２つのｐ型ウェル領域１２１，１２２が形成されている。そして、このうち一方のｐ型ウェル領域１２１の表面に上記ＣＭＯＳ伝送ゲートＴＭＧを構成するｎチャネルＭＯＳＦＥＴＱｎ１のソース、ドレイン領域としての拡散層２１１、２１２と、ゲート電極２１３が形成されている。また、他方のｐ型ウェル領域１２２の表面には上記ＣＭＯＳ伝送ゲートＴＭＧを構成するｎチャネルＭＯＳＦＥＴ Ｑｎ２のソース、ドレイン領域としての拡散層２２１、２２２と、ゲート電極２２３が形成されている。
【００５２】
上記ｎチャネルＭＯＳＦＥＴ Ｑｎ１の拡散層２１１はアナログ入力端子ＡＩＮに接続され、拡散層２１２は拡散層２２１とアルミ等の配線２３１を介して接続される。また、ｎチャネルＭＯＳＦＥＴ Ｑｎ２の拡散層２２２は配線２３２を介して出力端子に接続される。さらに、上記ｐ型半導体基板１００には接地電位が印加され、ｎ型ウェル領域１１０には電源電圧Ｖｃｃが、ｐ型ウェル領域１２１，１２２には接地電位がそれぞれウェル電位として印加され、ＰＮ接合が逆バイアス状態にされる。
【００５３】
図８（Ｂ）には、比較のため、一般的な直列形態のｎチャネルＭＯＳＦＥＴの断面構造を示す。同図において、１２０はｐ型ウェル領域、２１１、２１２はｎチャネルＭＯＳＦＥＴ Ｑｎ１のソース、ドレイン領域としての拡散層、２２１、２２２はｎチャネルＭＯＳＦＥＴ Ｑｎ２のソース、ドレイン領域としての拡散層である。図に示すように、一般的な直列形態のｎチャネルＭＯＳＦＥＴは、２つのＭＯＳＦＥＴが１つのｐ型ウェル領域１２０上に形成されることが多い。
【００５４】
本発明者らは、このような１つのｐ型ウェル領域１２０上に形成された直列形態のｎチャネルＭＯＳＦＥＴを、図４のＣＭＯＳ伝送ゲートＴＭＧを構成するｎチャネルＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２として使用した場合、アナログ入力端子ＡＩＮに何らかの原因で負の電位が入力されると、出力電圧が変化してしまうという問題点があることを見出した。
【００５５】
そこで、その原因について考察を行なった結果、以下のような仮説により説明できるとの結論に達した。すなわち、図８（Ｂ）のような構造のＭＯＳＦＥＴを使用したアナログスイッチにあっては、ｎチャネルＭＯＳＦＥＴ Ｑｎ１の拡散層２１１に接続されたアナログ入力端子ＡＩＮに何らかの原因で負の電位が入力された場合、ｐウェル領域１２０とｎ型拡散層２１１のＰＮ接合が順方向バイアスとなってアナログ入力端子ＡＩＮに向かって電流が流れ、それによってｐウェル領域１２０の拡散層２１１近傍に少数キャリア（電子）が発生し、それがｐウェル領域１２０全体に拡散する。その結果、出力端子側に接続されている拡散層２２２からその少数キャリアを中和するように電荷が流れ込んで出力電圧が変化するというものである。
【００５６】
一方、図８（Ａ）のような構造のＭＯＳＦＥＴを使用したアナログスイッチにあっては、ｎチャネルＭＯＳＦＥＴ Ｑｎ１とＱｎ２がそれぞれ別個のｐウェル領域１２１、１２２上に形成されているため、拡散層２１１に接続されたアナログ入力端子ＡＩＮに負の電位が入力され、アナログ入力端子ＡＩＮに向かって電流が流れ、それによってｐウェル領域１２１の拡散層２１１近傍に少数キャリア（電子）が発生しても、その少数キャリアはＱｎ２のｐウェル領域１２２には拡散しないので、出力端子側に接続されている拡散層２２２からその少数キャリアを中和するように電荷が流れ込んで出力電圧が変化するのを防止することができる。
【００５７】
ところで、アナログ入力端子ＡＩＮに比較的深い負の電位が入力された場合を考えると、例え図８（Ａ）のようにＭＯＳＦＥＴ Ｑｎ１とＱｎ２がそれぞれ別個のｐウェル領域１２１、１２２上に形成されていたとしても、アナログ入力端子ＡＩＮに向かって電流が流れることによってｐウェル領域１２０の拡散層２１１近傍の電位が下がり、Ｑｎ１の拡散層２１１，２１２に寄生するバイポーラ・トランジスタが導通してその電位がＱｎ１，Ｑｎ２間を接続する配線を介して拡散層２２１に伝わり、Ｑｎ２の拡散層２２１，２２２に寄生するバイポーラ・トランジスタが導通して電流が流れ、出力電圧が変化することも考えられる。
【００５８】
しかしながら、図５や図６の実施例のように、ｎチャネルＭＯＳＦＥＴ Ｑｎ１とＱｎ２の接続ノードＮ２（図８(B)の配線１４０）と電源電圧Ｖｃｃとの間にＭＯＳＦＥＴ Ｑｐ２を接続し、Ｑｎ１，Ｑｎ２がオフのときにＱｐａ１をオンさせてノードＮ２の電位を電源電圧Ｖｃｃに固定するようにした場合には、Ｑｎ２の拡散層２２１の電位が固定される。そのため、アナログ入力端子ＡＩＮに負の電位が入力されることによってｐウェル領域の拡散層２１１近傍に少数キャリア（電子）が発生してその少数キャリアがｐウェル領域内を拡散し、Ｑｎ１の拡散層２１２の電位が下がっても、それがＱｎ２の拡散層２２１に伝わってＱｎ２の拡散層２２１，２２２に寄生するバイポーラ・トランジスタがオンして出力側の電位が変化するのをより有効に防止することができる。
【００５９】
なお、図８（Ａ）では、ＣＭＯＳ伝送ゲートＴＭＧを構成するｐチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２とｎチャネルＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２のうち、Ｑｎ１，Ｑｎ２の断面構造を示したが、ｐチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２についても同様にウェル領域を分離した構造とすることにより、同様な効果を得ることができる。
【００６０】
図９は、本発明に係るアナログ電圧のサンプリング・ホールド回路の第１の実施例を示す。この実施例のサンプリング・ホールド回路は、図１の実施例のアナログスイッチ回路を使用し、その出力端子と接地点との間にサンプリング用容量Ｃｓを接続した構成を有する。
【００６１】
本実施例のサンプリング・ホールド回路においても、図１の実施例のアナログスイッチ回路と同様に、先ずボルテージフォロアアンプＶＦＡが活性化されてその出力電圧が入力電圧と同一レベルに向かって変化されてから、ＣＭＯＳ伝送ゲートＴＭＧを構成するｐチャネルＭＯＳＦＥＴ Ｑｐ１とｎチャネルＭＯＳＦＥＴ Ｑｎ１がオンされて、アナログ入力電圧Ｖｉｎがサンプリング用容量Ｃｓに取り込まれ、Ｑｐ１，Ｑｎ１がオフされると容量Ｃｓの充電電圧がホールドされる。
【００６２】
この実施例のサンプリング・ホールド回路では、ボルテージフォロアアンプＶＦＡの直前動作によりＣＭＯＳ伝送ゲートＴＭＧがオンされる時には、出力端子側に存在する寄生容量の充電電圧と入力電圧Ｖｉｎとの電位差は極めて小さいものとなる。そのため、この状態でＣＭＯＳ伝送ゲートＴＭＧがオンされたとしても、スイッチにより伝達される入力電圧のレベルが寄生容量の充電電荷の影響をほとんど受けることがなくなる。また、ＣＭＯＳ伝送ゲートＴＭＧがオンされた後、あるいはオン直前にボルテージフォロアアンプＶＦＡが非活性状態とされるため、ボルテージフォロアアンプＶＦＡが素子のばらつき等に起因してオフセットを有していたとしても、ＣＭＯＳ伝送ゲートＴＭＧにより正しい入力電圧が伝達されることとなる。
【００６３】
なお、図９の実施例においても、図３の実施例と同様に、供給される制御信号ＣＳに基づいてアナログスイッチ回路を構成するＭＯＳＦＥＴ Ｑｐ１，Ｑｎ１およびボルテージフォロアアンプＶＦＡの制御信号ＣＳ０，ＣＳ１を生成するタイミング生成回路を設けることが有効であり、これによってユーザの設計負担が軽減されるという同様な効果が得られる。
【００６４】
図１０は、本発明に係るアナログ電圧のサンプリング・ホールド回路の第２の実施例を示す。この実施例のサンプリング・ホールド回路は、図５の実施例のアナログスイッチ回路を使用し、その出力端子と接地点との間にサンプリング用容量Ｃｓを接続した構成を有する。
【００６５】
本実施例のサンプリング・ホールド回路においても、図５の実施例のアナログスイッチ回路と同様に、ＣＭＯＳ伝送ゲートＴＭＧを構成するｐチャネルＭＯＳＦＥＴ Ｑｐ１と直列形態にＱｐ２が、またｎチャネルＭＯＳＦＥＴ Ｑｎ１と直列形態にＱｎ２が設けられているため、入力端子ＡＩＮとサンプリング用容量Ｃｓとの間にソース・ドレイン間の寄生容量が２つ直列に接続されたのと等価な回路となり、入力電圧Ｖｉｎが急激に変化してもその変化がサンプリング用容量Ｃｓに伝わりにくくなるという利点がある。
【００６６】
また、本実施例のサンプリング・ホールド回路においては、アナログスイッチ回路として、図８に示すようなデバイス構造を有する回路を利用するのが望ましく、それによって入力端子に負の電位が入力されたときに、その影響をサンプリング用容量側へ伝達しにくくすることができる。
【００６７】
図１１は、本発明に係るアナログ電圧のサンプリング・ホールド回路の第３の実施例を示す。この実施例のサンプリング・ホールド回路は、図６の実施例のアナログスイッチ回路を使用し、その出力端子と接地点との間にサンプリング用容量Ｃｓを接続した構成を有する。
【００６８】
本実施例のサンプリング・ホールド回路においても、図６の実施例のアナログスイッチ回路と同様に、アナログスイッチ回路がオフ状態のときに、電位固定用のＭＯＳＦＥＴ Ｑｐａ１，Ｑｎａ１がオンされて、直列形態のｐチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２の結合ノードＮ１とｎチャネルＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２の結合ノードＮ２が電位的にフローティングになるのを回避して、それぞれ接地電位と電源電圧Ｖｃｃに固定することができる。そして、それによって、スイッチのオフ中に、ソース・ドレイン間の寄生容量および寄生バイポーラトランジスタ構造素子部を介して入力電圧の変化がサンプリング用容量Ｃｓへ伝わるのを抑制することができる。
【００６９】
本実施例のサンプリング・ホールド回路においても、アナログスイッチ回路として、図８に示すようなデバイス構造を有する回路を利用するのが望ましく、それによって入力端子に負の電位が入力されたときに、その影響をサンプリング用容量側へ伝達しにくくすることができる。
【００７０】
図１２は、本発明に係るアナログ・マルチプレクサ回路の第１の実施例を示す。この実施例のアナログ・マルチプレクサ回路は、複数のアナログ入力端子ＡＩＮ１，ＡＩＮ２，……ＡＩＮｎごとに図１の実施例のアナログスイッチ回路ＡＳＷ１，ＡＳＷ２，……ＡＳＷｎを接続するともに、それらのアナログスイッチ回路の他端を共通の出力端子Ａｏｕｔに接続した構成を有する。
【００７１】
なお、図１２において符号ＴＭＧ１〜ＴＭＧｎが付されている素子は、図１の実施例においてｐチャネルＭＯＳＦＥＴ Ｑｐ１とｎチャネルＭＯＳＦＥＴ Ｑｎ１とにより構成されているＣＭＯＳ伝送ゲートを表わしている。このＣＭＯＳ伝送ゲートＴＭＧ１〜ＴＭＧｎは図１のような構成に限定されるものでなく、図３や図５、図６に示されているアナログスイッチ回路のＣＭＯＳ伝送ゲートＴＭＧと同様な構成を有するものを使用することができ、それによってそれぞれの実施例におけるのと同様な効果が得られる。
【００７２】
本実施例のアナログ・マルチプレクサ回路は、図１３にタイミングチャートを示すように、アナログスイッチ回路ＡＳＷ１，ＡＳＷ２，……ＡＳＷｎを制御する信号ＣＳ０１，ＣＳ０２，……ＣＳ０ｎおよびＣＳ１１，ＣＳ１２，……ＣＳ１ｎのいずれか１つが選択的にハイレベルに変化されることにより、対応するアナログスイッチ回路ＡＳＷ１，ＡＳＷ２，……ＡＳＷｎが逐次導通状態にされて、アナログ入力端子ＡＩＮ１，ＩＮ２，……ＩＮｎに供給されている信号の中から選択された信号を伝達する。しかも、スイッチが導通状態にされる際には、先ず制御信号ＣＳ０１，ＣＳ０２，……ＣＳ０ｎによりボルテージフォロワアンプＶＦＡが活性化されて出力側の電位を入力電位のレベルに近かづけた後に、制御信号ＣＳ１１，ＣＳ１２，……ＣＳ１ｎによりＣＭＯＳ伝送ゲートＴＭＧ１〜ＴＭＧｎを導通させて正しい入力レベルを伝達するように動作される。
【００７３】
図１４は、本発明に係るアナログ・マルチプレクサ回路の第２の実施例を示す。この実施例のアナログ・マルチプレクサ回路は、図１２の実施例のように構成されたアナログ・マルチプレクサ回路ＭＰＸにデコーダ回路ＤＥＣを組み合わせるとともに、それらを１つの半導体チップ上に半導体集積回路（ＩＣ）として形成したものである。図１４には、一例として、８種類の信号の中から一つを選択して出力するマルチプレクサ回路の構成を示した。
【００７４】
図において、Ｓ２，Ｓ１，Ｓ０はいずれの入力信号を選択するか指定する３ビット選択信号、ＣＳ０はボルテージフォロワアンプＶＦＡを活性化させるタイミングを与える信号、ＣＳ１はＭＯＳＦＥＴからなる伝送ゲートＴＧをオンさせるタイミングを与える信号である。本実施例のマルチプレクサＩＣは、ＡＤ変換用ＬＳＩやＡＤ変換回路を内蔵したＬＳＩを用いたシステムを構成する場合に、ＡＤ変換回路のアナログ入力端子の前段に接続して使用するのに有効であり、このＩＣを使用することでユーザは、３ビットの選択信号Ｓ０〜Ｓ２と１組のタイミング信号ＣＳ０，ＣＳ１のみを生成する回路を設計すれば良く、各チャネル毎にタイミング制御信号を生成する回路を設計する必要がなくなるので、設計負担が軽減されるという利点がある。
【００７５】
図１５には、前記実施例のアナログ・マルチプレクサ回路とサンプリング・ホールド回路とを利用したＡＤ変換回路の実施例が示されている。
【００７６】
図１５において、ＭＰＸは複数のアナログ入力信号ＡＩＮ０〜ＡＩＮｎの中から１つを選択するアナログ・マルチプレクサ回路、ＳＨは選択されたアナログ入力信号をサンプリングするサンプリング・ホールド回路、ＡＤＣはサンプリングされたアナログ信号をディジタル信号に変換するＡＤ変換回路である。
【００７７】
ＡＤ変換回路ＡＤＣは、入力アナログ信号と基準電圧Ｖrefとを比較するコンパレータＣＭＰと、比較結果を順次保持する例えば１０ビットの変換結果レジスタＲＥＧと、比較結果に応じてコンパレータＣＭＰに供給される基準電圧Ｖrefを発生するＤＡ変換回路ＤＡＣと、各アナログ入力信号の変換後の１０ビットのディジタル信号を順次保持するシフトレジスタＳＦＲと、ＡＤ変換回路全体を制御する制御回路ＣＮＴと、該制御回路ＣＮＴの制御モードや変換対象のアナログ信号を指定もしくは変換する順序などの制御情報を設定するための制御レジスタＣＲＧとから構成されている。
【００７８】
図１５に示されているＡＤ変換回路ＡＤＣにおけるサンプリング・ホールド回路ＳＨには、図９、図１０または図１１に示されているような回路が用いられ、アナログ・マルチプレクサ回路ＭＰＸには図１２に示されているような回路が用いられる。そして、さらに、図１２の回路におけるアナログ・スイッチ回路に、図１、図３、図５または図６の回路が用いられる。
【００７９】
制御回路ＣＮＴは、アナログ・マルチプレクサ回路ＭＰＸに対してアナログ入力信号の選択信号Ｓ２，Ｓ１，Ｓ０と制御信号ＣＳ０，ＣＳ１を供給したり、サンプリング・ホールド回路ＳＨに対してサンプリングタイミング信号φｓを与えたりする他、コンパレータＣＭＰでの比較結果に基づいてＤＡ変換回路ＤＡＣを制御したり、変換結果レジスタＲＥＧにおいて比較結果を保持するビットを指定したりシフトレジスタＳＦＲをシフト制御したり、シフトレジスタＳＦＲの値をバスＢＵＳ上に出力させたりする。
【００８０】
ＤＡ変換回路ＤＡＣは、基準電圧Ｖref0を抵抗分割する抵抗ラダーＲＲＤと分割された電圧の中からいずれか１つを選択してコンパレータＣＭＰへ供給するスイッチアレイＳＡＬとからなる。
【００８１】
制御回路ＣＮＴは、先ず選択入力されたアナログ信号とＶref／２とをコンパレータＣＭＰで比較させ、その比較結果をレジスタＲＥＧに保持させると共に比較結果に基づいてアナログ信号の方が高い時はＤＡ変換回路ＤＡＣからコンパレータＣＭＰへ供給する電圧を３Ｖref／４に切り換える一方、アナログ信号の方が比較電圧Ｖref／２よりも低い時はＤＡ変換回路ＤＡＣからコンパレータＣＭＰへ供給する電圧をＶref／４に切り換える。
【００８２】
上記のような電圧比較と比較電圧の切り換えを順次行なうとともに、各比較結果をレジスタＲＥＧの異なるビットに保持させながら、コンパレータＣＭＰに供給する比較電圧を次第にアナログ入力信号に近かづける。このようにして、逐次比較を繰り返すことにより、最後のビットがレジスタＲＥＧにセットされたときにレジスタＲＥＧに保持されている例えば１０ビットの値がＡＤ変換後のディジタル値とされる。
【００８３】
本実施例のＡＤ変換回路においては、図１６（Ａ）のようにサンプリング処理とＡＤ変換処理を交互に繰り返すわけであるが、図１６（Ｂ）に示すサンプリング信号φｓによりサンプリング期間中はサンプリング・ホールド回路ＳＨのアナログスイッチをオンさせた状態で、各サンプリング期間ごとにその前半で、図１６（Ｃ），（Ｅ），（Ｇ）に示すような選択信号ＣＳ０１〜ＣＳ０ｎでアナログ・マルチプレクサ回路ＭＰＸのいずれか１つのボルテージフォロワアンプＶＦＡを活性化させる。そして、図１６（Ｄ），（Ｆ），（Ｈ）に示す選択信号ＣＳ１１〜ＣＳ１ｎにより、サンプリング期間の後半でＭＯＳＦＥＴをオンさせてアナログ入力信号をサンプリング・ホールド回路に伝達させる。それから、選択信号ＣＳ０１〜ＣＳ０ｎ，ＣＳ１１〜ＣＳ１ｎとサンプリング信号ＳＭＰを共にオフ状態（ロウレベル）にして、サンプリング・ホールド回路ＳＨにサンプリングされた信号を保持させたままＡＤ変換回路を活性化させてＡＤ変換処理を行なわせる。
【００８４】
さらに、本実施例のＡＤ変換回路にあっては、図１７に示すように、あるサイクルｎでサンプリングされたアナログ信号のＡＤ変換処理を行なっている期間Ｔｎに、次のサイクルｎ＋１でサンプリングすべきアナログ信号を対応するボルテージフォロワアンプＶＦＡ(n+1)を活性化させるようにしても良い。これによって、図１６におけるボルテージフォロワアンプの活性化時間ｔ１分だけＡＤ変換のサイクル時間を短くすることができる。
【００８５】
本実施例のＡＤ変換回路においては、前述のようにサンプリング期間の前半でボルテージフォロワアンプＶＦＡを活性化させ、サンプリング期間の後半でアナログスイッチのＭＯＳＦＥＴをオンさせるようにしているため、アナログスイッチがオンされるときには、既にボルテージフォロワアンプＶＦＡによってサンプリング・ホールド回路ＳＨの容量が入力信号に近いレベルまで充電あるいは放電されている。そのため、本発明の課題の欄で説明したような、アナログスイッチのＭＯＳＦＥＴがオンされたときに、寄生容量（本実施例ではサンプリング用容量）に蓄積されていた前のサイクルでのサンプリング電荷によって次のアナログ入力信号のレベルが影響を受ける量を極めて小さなものとすることができる。
【００８６】
これによって、サンプリングされるアナログ入力電圧の誤差を少なくするためにアナログ入力端子ＡＩＮ１〜ＩＮｎに接続すべき外付け容量Ｃｉ〜Ｃｉnの値を小さくすることができる。その結果、アナログ信号源が比較的大きな内部インピーダンスを有していても信号の入力伝播遅延時間が従来回路に比べて短くなるので、サンプリング周期すなわちＡＤ変換の周期を長くしなくても精度の高いサンプリングおよびＡＤ変換結果が得られる。あるいは、従来のＡＤ変換回路に比べてより内部インピーダンスが大きなアナログ信号源（センサおよび高いインピーダンスノイズ対策回路）を用いることができるようになる。
【００８７】
図１８に、本実施例のＡＤ変換回路において、アナログ入力端子ＡＩＮ１〜ＡＩＮｎに接続される外付け容量Ｃｉの大きさを０．１μＦとし、図１７に示すようにタイミングで制御を行なった場合における、アナログ信号源の内部インピーダンスＲinとサンプリング・ホールド回路ＳＨでサンプリングされるアナログ入力電圧Ｖinの誤差δ（ＬＳＢ）との関係を示す。誤差δ（ＬＳＢ）は、ＡＤ変換回路の分解能を１０ビット、基準電圧をＶref、実際にサンプリング容量Ｃｓに取り込まれた電圧をＶｓｍｐとしたとき、次式
δ（ＬＳＢ）＝（Ｖin−Ｖｓｍｐ）／（Ｖref／１０２４）
で表わされるものとし、アナログ入力電圧Ｖinの入力範囲を０〜５Ｖ、サンプリング時間を３．２μＳ、ＡＤ変換時間を１５μＳ、アナログ・マルチプレクサ回路とサンプリング・ホールド回路との接続ノードの寄生容量を５０ｐＦ、ボルテージフォロワアンプによる充電後の出力側ノードとアナログ入力端子との電位差を１００ｍＶと仮定した場合における誤差減少の程度を図１８に示す。本実施例においては従来（図２１）に比べて電位差が１００ｍＶ／５Ｖで改善され、これに比例して誤差が約１／５０に低減することができる。
【００８８】
また、アナログ入力電圧Ｖinの誤差δが従来と同程度の±０．５（ＬＳＢ）で良いとすると、０．０１μＦ程度の外付け容量をアナログ入力端子に接続してやれば良いので、アナログ信号源の内部インピーダンスが同一の場合、本発明を適用することで入力伝播遅延時間は約１／１０になる。その結果、サンプリング周期すなわちＡＤ変換の周期を長くしなくても精度の高いサンプリングおよびＡＤ変換結果が得られる。
【００８９】
さらに、センサなどの複数のアナログ信号源からの信号を１つのＡＤ変換回路で周期的にＡＤ変換する場合、アナログスイッチがオンされたときにサンプリング容量の充電電圧が入力端子側に漏れ易い従来のマルチプレクサやサンプリング・ホールド回路を使用したシステムでは、アナログスイッチが周期的にオンされるとアナログスイッチと内部寄生容量とがスイッチド・キャパシタと同様な動作をする。つまり入力端子と出力側とが等価的に抵抗で接続されたのと同じ状態となる。これによって、アナログ信号源のインピーダンス成分に内部寄生容量の蓄積電荷と周期に比例した電圧降下が発生しアナログ入力信号のレベルが実際の信号源電圧値からずれてしまう現象があったが、本発明を適用すれば入力端子と出力側との電位差が小さくなってからアナログスイッチがオンされるので、マルチプレクサを用いて周期的に複数の信号をサンプリングする際に、アナログ入力信号のレベルがずれる量を少なくすることができる。
【００９０】
次に、上記実施例のＡＤ変換回路を使用して好適なシステムＬＳＩの一例を、図１９を用いて説明する。図１９は、ＡＤ変換回路を内蔵したシステムＬＳＩの一例としてのシングルチップマイクロコンピュータのブロック構成例を示す。特に制限されないが、図１９に示されている各回路ブロックは、公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体チップ上に形成されている。
【００９１】
図１９に示されているように、この実施例のマイクロコンピュータは、プログラム制御方式の中央処理ユニットＣＰＵと、ＣＰＵが実行するプログラムや制御に必要な固定データを記憶するリード・オンリ・メモリＲＯＭと、ＣＰＵの作業領域を提供するとともにプログラムの実行に伴って得られたデータを一時的に格納したりするためのランダム・アクセス・メモリＲＡＭと、ＣＰＵに代わって浮動小数点演算や乗算などの演算処理を行なう演算ユニットＭＵＬＴと、ＣＰＵに代わって外部のハードディスク装置のような記憶装置と内部のＲＡＭとの間でＤＭＡ（ダイレクト・メモリ・アクセス）方式のデータ転送を行なうＤＭＡコントローラＤＭＡＣとを備えている。これらの回路は、ＣＰＵアドレスバスＩＡＢおよびＣＰＵデータバスＩＤＢを介して接続されている。
【００９２】
この実施例のマイクロコンピュータには、上記ＣＰＵバスＩＡＢ，ＩＤＢとは別個に周辺アドレスバスＰＡＢおよび周辺データバスＰＤＢが設けられている。
この周辺アドレスバスＰＡＢおよび周辺データバスＰＤＢには、所定の割込み要因の発生に基づいてＣＰＵに対して割込み要求を行なう割込みコントローラＩＮＴＣ、エミュレーションの際にユーザーが指定したブレークポイントでＣＰＵに対しプログラムの実行停止を要求したりするユーザーブレークコントローラＵＢＣ、アナログ・デジタル変換回路ＡＤＣ，ハードウェアの異常を検出するためのウォッチドッグタイマ，時間管理用のタイマー回路ＴＩＭ外部装置との間でシリアル通信を行なうシリアルコミュニケーションインタフェースＳＣＩなどの周辺モジュール、外部装置との間の信号の入出力を行なう入出力ポートＰＯＲＴが結合されている。なお、入出力ポートＰＯＲＴにはＣＰＵが接続されたＣＰＵバスＩＡＢ，ＩＤＢも接続され、ＣＰＵもしくはＤＭＡＣが直接外部装置とデータの授受を行なえるように構成されている。
【００９３】
また、上記ＣＰＵバスＩＡＢ，ＩＤＢと周辺バスＰＡＢ，ＰＤＢとの間には２つのバス上の信号のタイミングを調整してＣＰＵと周辺モジュールとの間の信号の橋渡しをするバスステートコントローラＢＳＣが設けられている。特に制限されるものでないが、この実施例では、上記ＲＯＭが所定のブロック単位でデータの一括消去が可能なフラッシュメモリにより構成されている。さらに、内部の動作に必要とされるクロックを発生するクロック発生回路ＣＰＧが設けられており、このクロック発生回路ＣＰＧには、外部端子を介して所定の固有震動数を有する水晶発振子ＸＴＡＬが結合される。そして、上記ＡＤ変換回路ＡＤＣとして、図１５の実施例のようなＡＤ変換回路が用いられ、自動車制御システムでは図２０のように各種センサからの検出信号がこのＡＤ変換回路ＡＤＣに入力されてＡＤ変換され、ＣＰＵ等によって変換後のディジタル信号が処理される。
【００９４】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば前記実施例においては、ＡＤ変換回路の一例として逐次比較型ＡＤ変換回路を使用した例を説明したが、逐次比較型に限定されるものでなく、例えば電荷再配分型など他の形式のＡＤ変換回路を用いることができることはいうまでもない。また、アナログスイッチを構成する伝送ゲートはＣＭＯＳ伝送ゲートに限定されず、単チャネルのＭＯＳＦＥＴであってもよい。
【００９５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である自動車制御システムに用いられるＡＤ変換回路内蔵のシングルチップマイクロコンピュータを例にとって説明したが、本発明はそれに限定されるものでなく、複数のアナログ信号を１つのＡＤ変換回路により時分割でＡＤ変換するシステムに用いられるＡＤ変換回路一般に広く利用することができる。
【００９６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００９７】
すなわち、本発明を適用したアナログスイッチ回路およびマルチプレクサ回路にあっては、スイッチを切り換える前に寄生容量に蓄積された電荷が、スイッチを切り換えた後に入ってくる次のアナログ入力電圧のレベルに影響を与えることがなく、高精度のアナログ信号の伝達が可能になる。
【００９８】
また、本発明を適用したＡＤ変換回路にあっては、アナログ信号源として内部インピーダンスの高いもの、および外来ノイズに強いフィルタ回路構成したものを使用しても所望のＡＤ変換精度が得られるとともに、マルチプレクサを使って時分割方式で複数のアナログ信号を１つのＡＤ変換回路でＡＤ変換するシステムでは、ＡＤ変換精度を犠牲にすることなくサンプリング周期を短くして応答性の良いＡＤ変換を行なうことが可能になる。
【図面の簡単な説明】
【図１】本発明に係るアナログスイッチ回路の第１の実施例を示す回路図である。
【図２】第１の実施例のアナログスイッチ回路の制御信号のタイミングを示すタイミングチャートである。
【図３】第１の実施例のアナログスイッチ回路の制御信号の他の例を示すタイミングチャートである。
【図４】本発明に係るアナログスイッチ回路の第２の実施例を示す回路図である。
【図５】本発明に係るアナログスイッチ回路の第３の実施例を示す回路図である。
【図６】本発明に係るアナログスイッチ回路の第４の実施例を示す回路図である。
【図７】ボルテージフォロワアンプの具体的な回路例を示す回路図である。
【図８】アナログスイッチ回路のＣＭＯＳ伝送ゲートＴＭＧを構成する直列形態のｎチャネルＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２の断面構造の例を示す断面図である。
【図９】本発明に係るアナログ電圧のサンプリング・ホールド回路の第１の実施例を示す回路図である。
【図１０】本発明に係るアナログ電圧のサンプリング・ホールド回路の第２の実施例を示す回路図である。
【図１１】本発明に係るアナログ電圧のサンプリング・ホールド回路の第３の実施例を示す回路図である。
【図１２】本発明に係るアナログ・マルチプレクサ回路の一実施例を示す回路図である。
【図１３】実施例のアナログ・マルチプレクサ回路の制御信号のタイミングを示すタイミングチャートである。
【図１４】本発明に係るアナログ・マルチプレクサ回路の他の実施例を示す回路図である。
【図１５】本発明に係るＡＤ変換回路の一実施例を示す回路図である。
【図１６】本発明に係るＡＤ変換回路の制御タイミングの一例を示すタイミングチャートである。
【図１７】本発明に係るＡＤ変換回路の他の制御タイミング例を示すタイミングチャートである。
【図１８】本発明を適用したＡＤ変換回路におけるアナログ信号源の内部インピーダンスＲinとサンプリング・ホールド回路ＳＨでサンプリングされるアナログ入力電圧Ｖinの誤差δ（ＬＳＢ）との関係を示すグラフである。
【図１９】本発明に係るＡＤ変換回路を使用して好適なシステムＬＳＩの一例としてのシングルチップマイクロコンピュータの構成例を示すブロック図である。
【図２０】複数のアナログ信号を時分割でＡＤ変換するシステムの概略構成を示すブロック図である。
【図２１】従来の時分割方式のＡＤ変換回路におけるアナログ信号源の内部インピーダンスＲinとサンプリングされるアナログ入力電圧Ｖinの誤差δ（ＬＳＢ）との関係を示すグラフである。
【図２２】マルチプレクサ回路を構成するＭＯＳＦＥＴとサンプリング・ホールド回路を構成するＭＯＳＦＥＴのインピーダンスとアナログ入力電圧Ｖｉｎとの関係を示すグラフである。
【図２３】アナログ信号源でΔＶの電圧変化があったときにアナログ信号が入力される端子における電圧の変化の様子を示す図である。
【図２４】アナログ信号源での電圧変化ΔＶの大きさとそのときにアナログ信号が入力される端子の伝播遅延時間との関係をアナログ信号源の内部インピーダンスをパラメータとして示すグラフである。
【符号の説明】
ＡＩＮ アナログ入力端子
ＡＯＵＴ アナログ出力端子
ＴＭＧ ＣＭＯＳ伝送ゲート
ＡＳＷ アナログスイッチ回路
ＭＰＸ マルチプレクサ
ＳＨ サンプリング・ホールド回路
Ｑｎ１，Ｑｐ１ スイッチＭＯＳＦＥＴ
ＶＦＡ ボルテージフォロワ・アンプ
Ｖｉｎ アナログ入力信号（アナログ信号源）
１１ 差動増幅段
１２ 出力段
１３ バイアス段
１００ 半導体基板
１１０ Ｎウェル領域
１２０，１２１，１２２ Ｐウェル領域
２１１，２１２，２２１，２２２ 拡散層（ソース、ドレイン領域）
２１３，２２３ ゲート電極
Claims (16)
- アナログ入力端子とアナログ出力端子との間に接続された絶縁ゲート型トランジスタからなる伝送ゲートと、上記アナログ入力端子とアナログ出力端子との間に上記伝送ゲートと並列に接続されたボルテージフォロア回路とからなり、上記伝送ゲートが導通される直前に上記ボルテージフォロア回路が活性化されるように構成されてなることを特徴とするアナログスイッチ回路。
- 上記伝送ゲートは、アナログ入力端子とアナログ出力端子との間に並列に接続されたｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴからなるＣＭＯＳ伝送ゲートであることを特徴とする請求項１に記載のアナログスイッチ回路。
- 上記伝送ゲートは、アナログ入力端子とアナログ出力端子との間に、２個の直列形態のｐチャネルＭＯＳＦＥＴおよび２個の直列形態のｎチャネルＭＯＳＦＥＴとが並列に接続されてなることを特徴とする請求項１に記載のアナログスイッチ回路。
- 上記伝送ゲートが導通される直前に上記ボルテージフォロア回路が活性化され、上記伝送ゲートが導通された後に上記ボルテージフォロア回路が非活性されることを特徴とする請求項１乃至請求項３に記載のアナログスイッチ回路。
- 上記伝送ゲートが導通される直前に上記ボルテージフォロア回路が活性化されてその後に非活性されることを特徴とする請求項１乃至請求項３に記載のアナログスイッチ回路。
- 複数のアナログ入力端子と、１つの共通アナログ出力端子とを有し、上記複数のアナログ入力端子の１つと上記共通アナログ出力端子との間に請求項１乃至請求項５に記載のアナログスイッチ回路がそれぞれ接続され、制御信号によりいずれか１つのアナログスイッチ回路が選択的に導通状態とされるように構成されてなることを特徴とするアナログマルチプレクサ回路。
- アナログ入力端子に接続された請求項１〜５に記載のアナログスイッチ回路と、該アナログスイッチ回路の出力端子に接続されたサンプリング用の容量と、該サンプリング用の容量に取り込まれたアナログ信号をディジタル信号に変換するアナログ・ディジタル変換回路とを備えてなることを特徴とするＡＤ変換器。
- アナログ入力端子とアナログ出力端子との間に２個の直列形態のｐチャネルＭＯＳＦＥＴおよび２個の直列形態のｎチャネルＭＯＳＦＥＴとが並列に接続されてなる伝送ゲートと、上記アナログ入力端子とアナログ出力端子との間に上記伝送ゲートと並列に接続されたボルテージフォロア回路とが、１つの半導体基板上に形成されているとともに、上記２個の直列形態のｐチャネルＭＯＳＦＥＴおよび２個の直列形態のｎチャネルＭＯＳＦＥＴは上記半導体基板の一主面に各々分離した状態で形成された２つの半導体領域上にそれぞれ形成され、上記ボルテージフォロア回路が活性化された後に上記伝送ゲートが導通されるように構成されてなることを特徴とするアナログスイッチ回路。
- 上記伝送ゲートが導通される直前に上記ボルテージフォロア回路が活性化され、上記伝送ゲートが導通された後に上記ボルテージフォロア回路が非活性されることを特徴とする請求項８に記載のアナログスイッチ回路。
- 上記伝送ゲートが導通される直前に上記ボルテージフォロア回路が活性化されてその後に非活性されることを特徴とする請求項８に記載のアナログスイッチ回路。
- 複数のアナログ入力端子と、１つの共通アナログ出力端子とを有し、上記複数のアナログ入力端子の１つと上記共通アナログ出力端子との間に請求項８乃至請求項１０に記載のアナログスイッチ回路がそれぞれ接続され、制御信号によりいずれか１つのアナログスイッチ回路が選択的に導通状態とされるように構成されてなることを特徴とするアナログマルチプレクサ回路。
- 複数のアナログ信号源と、該アナログ信号源が接続された複数のアナログ入力端子と、該アナログ入力端子のそれぞれと共通のアナログ出力端子との間に並列に接続された複数のアナログスイッチ回路からなるアナログマルチプレクサ回路と、該アナログマルチプレクサ回路により選択されたアナログ信号を伝達するアナログスイッチとサンプリング用の容量とからなるサンプリング・ホールド回路と、該サンプリング・ホールド回路により取り込まれたアナログ信号をディジタル信号に変換するアナログ・ディジタル変換回路とを備えたアナログ信号処理システムであって、上記アナログスイッチ回路は、各々絶縁ゲート型トランジスタからなる伝送ゲートと該伝送ゲートと並列に接続されたボルテージフォロア回路とからなり、上記各アナログスイッチ回路は、当該回路の上記ボルテージフォロア回路が活性化された後に当該回路の上記伝送ゲートが導通されるように構成されてなることを特徴とするアナログ信号処理システム。
- 上記各アナログスイッチ回路の上記伝送ゲートが導通される直前に上記各アナログスイッチ回路の上記ボルテージフォロア回路が活性化され、上記各アナログスイッチ回路の上記伝送ゲートが導通された後に上記各アナログスイッチ回路の上記ボルテージフォロア回路が非活性されることを特徴とする請求項１２に記載のアナログ信号処理システム。
- 上記各アナログスイッチ回路の上記伝送ゲートが導通される直前に上記各アナログスイッチ回路の上記ボルテージフォロア回路が活性化されてその後に非活性されることを特徴とする請求項１２に記載のアナログ信号処理システム。
- 上記伝送ゲートは、アナログ入力端子とアナログ出力端子との間に並列に接続されたｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴからなることを特徴とする請求項１２乃至請求項１４に記載のアナログ信号処理システム。
- 上記伝送ゲートは、アナログ入力端子とアナログ出力端子との間に、２個の直列形態のｐチャネルＭＯＳＦＥＴおよび２個の直列形態のｎチャネルＭＯＳＦＥＴとが並列に接続されてなることを特徴とする請求項１２乃至請求項１４に記載のアナログ信号処理システム。
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