JPH0831780B2 - シュミットトリガ回路 - Google Patents
シュミットトリガ回路Info
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- JPH0831780B2 JPH0831780B2 JP61111122A JP11112286A JPH0831780B2 JP H0831780 B2 JPH0831780 B2 JP H0831780B2 JP 61111122 A JP61111122 A JP 61111122A JP 11112286 A JP11112286 A JP 11112286A JP H0831780 B2 JPH0831780 B2 JP H0831780B2
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- transistor
- mos transistor
- schmitt trigger
- power supply
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は入力信号と出力信号との間にヒステリシス
特性を有するCMOS構成のシュミットトリガ回路に関す
る。
特性を有するCMOS構成のシュミットトリガ回路に関す
る。
（従来の技術） 論理回路などに入力される信号として比較的ノイズの
多い信号源からの出力を用いる場合、信号源からの出力
信号を積分回路を通した後、シュミットトリガ回路に入
力して波形整形することによりノイズを除去することが
知られている。
多い信号源からの出力を用いる場合、信号源からの出力
信号を積分回路を通した後、シュミットトリガ回路に入
力して波形整形することによりノイズを除去することが
知られている。
第10図はCMOS構成による従来のシュミットトリガ回路
の回路図である。積分回路を通過した入力信号VINは、
ＰチャネルMOSトランジスタ51及びＮチャネルMOSトラン
ジスタ52で構成されたCMOSインバータ53に供給されると
共に、このCMOSインバータ53の出力ノード54と高電位の
電源電圧ＶDDとの間に接続されたＰチャネルMOSトラン
ジスタ55のゲート及びこの出力ノード54と低電位の電源
電圧、例えばアース電圧ＶSSとの間に接続されたＮチャ
ネルMOSトランジスタ56のゲートにそれぞれ供給されて
いる。上記CMOSインバータ53の出力ノード54の信号はＰ
チャネルMOSトランジスタ57及びＮチャネルMOSトランジ
スタ58で構成されたもう一つのCMOSインバータ59に供給
されている。このCMOSインバータ59の出力ノード60の信
号は、上記ノード54と上記トランジスタ55との間に接続
されたＰチャネルMOSトランジスタ61のゲート及び上記
ノード54と上記トランジスタ56との間に接続されたＮチ
ャネルMOSトランジスタ62のゲートにそれぞれ供給され
ている。そして上記インバータの出力ノード60からノイ
ズが除去された信号VOUTが出力される。
の回路図である。積分回路を通過した入力信号VINは、
ＰチャネルMOSトランジスタ51及びＮチャネルMOSトラン
ジスタ52で構成されたCMOSインバータ53に供給されると
共に、このCMOSインバータ53の出力ノード54と高電位の
電源電圧ＶDDとの間に接続されたＰチャネルMOSトラン
ジスタ55のゲート及びこの出力ノード54と低電位の電源
電圧、例えばアース電圧ＶSSとの間に接続されたＮチャ
ネルMOSトランジスタ56のゲートにそれぞれ供給されて
いる。上記CMOSインバータ53の出力ノード54の信号はＰ
チャネルMOSトランジスタ57及びＮチャネルMOSトランジ
スタ58で構成されたもう一つのCMOSインバータ59に供給
されている。このCMOSインバータ59の出力ノード60の信
号は、上記ノード54と上記トランジスタ55との間に接続
されたＰチャネルMOSトランジスタ61のゲート及び上記
ノード54と上記トランジスタ56との間に接続されたＮチ
ャネルMOSトランジスタ62のゲートにそれぞれ供給され
ている。そして上記インバータの出力ノード60からノイ
ズが除去された信号VOUTが出力される。
このように構成されたシュミットトリガ回路では第11
図の特性図に示されるように、CMOSインバータの回路閾
値電圧をVthCとすると、入力信号VINの電位が低電位か
ら上昇する際の回路閾値電圧VPはVthCよりも高いものと
なり、これとは逆に入力信号VINの電位が高電位から下
降する際の回路閾値電圧VNはVthCよりも低いものとな
り、これにより図示するようなヒステリシス特性が得ら
れる。
図の特性図に示されるように、CMOSインバータの回路閾
値電圧をVthCとすると、入力信号VINの電位が低電位か
ら上昇する際の回路閾値電圧VPはVthCよりも高いものと
なり、これとは逆に入力信号VINの電位が高電位から下
降する際の回路閾値電圧VNはVthCよりも低いものとな
り、これにより図示するようなヒステリシス特性が得ら
れる。
しかしながら、上記従来回路では所望する特性を得る
ために二つのCMOSインバータと４個のMOSトランジスタ
が必要であり、合計で８個のMOSトランジスタが必要で
ある。このようなシュミットトリガ回路は他の論理回路
などと共に１個の半導体チップ上に集積化されるため、
チップサイズをできるだけ小さくして製造価格を低減さ
せるためにはシュミットトリガ回路自体の素子数をでき
るだけ少なくする必要がある。
ために二つのCMOSインバータと４個のMOSトランジスタ
が必要であり、合計で８個のMOSトランジスタが必要で
ある。このようなシュミットトリガ回路は他の論理回路
などと共に１個の半導体チップ上に集積化されるため、
チップサイズをできるだけ小さくして製造価格を低減さ
せるためにはシュミットトリガ回路自体の素子数をでき
るだけ少なくする必要がある。
（発明が解決しようとする問題点） このように従来のシュミットトリガ回路では、CMOS化
する場合に多くの素子が必要となる欠点がある。
する場合に多くの素子が必要となる欠点がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、従来に比べて素子数が少なく、し
かも微小なヒステリシス幅を高精度に調整することがで
きるシュミットトリガ回路を提供することにある。
であり、その目的は、従来に比べて素子数が少なく、し
かも微小なヒステリシス幅を高精度に調整することがで
きるシュミットトリガ回路を提供することにある。
［発明の構成］ （問題点を解決するための手段） この発明のシュミットトリガ回路は、入力信号が供給
されるCMOS型の第１の反転回路と、上記第１の反転回路
の出力信号が供給されるCMOS型の第２の反転回路と、上
記第１の反転回路の出力端と電源電圧との間に接続さ
れ、上記第２の反転回路の出力信号で導通制御される第
１のMOSトランジスタと、ヒステリシス幅を調整でき、
上記第１のMOSトランジスタと同一導電型で、ソース、
ドレインを上記第１のMOSトランジスタのソース、ドレ
インに対して直列に接続され、常時導通状態に設定され
た第２のMOSトランジスタとから構成されている。
されるCMOS型の第１の反転回路と、上記第１の反転回路
の出力信号が供給されるCMOS型の第２の反転回路と、上
記第１の反転回路の出力端と電源電圧との間に接続さ
れ、上記第２の反転回路の出力信号で導通制御される第
１のMOSトランジスタと、ヒステリシス幅を調整でき、
上記第１のMOSトランジスタと同一導電型で、ソース、
ドレインを上記第１のMOSトランジスタのソース、ドレ
インに対して直列に接続され、常時導通状態に設定され
た第２のMOSトランジスタとから構成されている。
（作用） この発明のシュミットトリガ回路では、入力信号が第
１のレベルから第２のレベルに変化し、第１の反転回路
の出力端の信号が第２のレベルから第１のレベルに変化
しようとする際に、第１のMOSトランジスタを第２の反
転回路の出力端の信号によって導通制御することにより
第１の反転回路の出力端の信号のレベル変化を遅らせる
ようにしている。
１のレベルから第２のレベルに変化し、第１の反転回路
の出力端の信号が第２のレベルから第１のレベルに変化
しようとする際に、第１のMOSトランジスタを第２の反
転回路の出力端の信号によって導通制御することにより
第１の反転回路の出力端の信号のレベル変化を遅らせる
ようにしている。
（実施例） 以下、図面を参照してこの発明の実施例を説明する。
第１図はこの発明のシュミットトリガ回路の第１の実
施例の構成を示す回路図である。入力信号VINは、Ｐチ
ャネルMOSトランジスタ11及びＮチャネルMOSトランジス
タ12で構成されたCMOSインバータ13に供給される。この
CMOSインバータ13の出力ノード14の信号はＰチャネルMO
Sトランジスタ15及びＮチャネルMOSトランジスタ16で構
成されたもう一つのCMOSインバータ17に供給される。さ
らに上記CMOSインバータ13の出力ノード14と低電位の電
源電圧、例えばアース電圧ＶSSとの間には２個のＮチャ
ネルMOSトランジスタ19,20のソース、ドレイン間が直列
接続されている。そして、出力ノード14に近い側に設け
られているトランジスタ（第２のMOSトランジスタ）19
のゲートには高電位側の電源電圧ＶDDが供給され、この
トランジスタ19は常時導通状態に設定されている。また
アース電圧ＶSSに近い側に設けられているトランジスタ
（第１のMOSトランジスタ）20のゲートには上記CMOSイ
ンバータ17の出力ノード18の信号が供給され、このトラ
ンジスタ20はこの信号で導通制御される。
施例の構成を示す回路図である。入力信号VINは、Ｐチ
ャネルMOSトランジスタ11及びＮチャネルMOSトランジス
タ12で構成されたCMOSインバータ13に供給される。この
CMOSインバータ13の出力ノード14の信号はＰチャネルMO
Sトランジスタ15及びＮチャネルMOSトランジスタ16で構
成されたもう一つのCMOSインバータ17に供給される。さ
らに上記CMOSインバータ13の出力ノード14と低電位の電
源電圧、例えばアース電圧ＶSSとの間には２個のＮチャ
ネルMOSトランジスタ19,20のソース、ドレイン間が直列
接続されている。そして、出力ノード14に近い側に設け
られているトランジスタ（第２のMOSトランジスタ）19
のゲートには高電位側の電源電圧ＶDDが供給され、この
トランジスタ19は常時導通状態に設定されている。また
アース電圧ＶSSに近い側に設けられているトランジスタ
（第１のMOSトランジスタ）20のゲートには上記CMOSイ
ンバータ17の出力ノード18の信号が供給され、このトラ
ンジスタ20はこの信号で導通制御される。
なお、上記両CMOSインバータ13,17それぞれの回路閾
値電圧VthCは通常の場合と同様にＶDDとＶSSのほぼ1/2
の値、例えばＶDDが＋5V、ＶSSが0Vのときには2.5Vにさ
れている。
値電圧VthCは通常の場合と同様にＶDDとＶSSのほぼ1/2
の値、例えばＶDDが＋5V、ＶSSが0Vのときには2.5Vにさ
れている。
次に上記のような構成の回路の動作を第２図の波形図
を用いて説明する。
を用いて説明する。
まず、入力信号VINが低レベル（ＶSSレベル）のと
き、インバータ13の出力ノード14の信号は高レベル（Ｖ
DDレベル）であり、さらにインバータ17の出力ノード18
の信号、すなわち出力信号VOUTは低レベルである。ここ
で、トランジスタ19は常時導通しているため、このトラ
ンジスタ19は単なる抵抗として作用する。また、トラン
ジスタ20のゲートにはインバータ17の出力ノード18の信
号が入力されていので、このトランジスタ20は非導通状
態である。従つて、トランジスタ19,20からなる経路に
は電流が流れず、インバータ13の出力ノード14の信号は
高レベルに保たれる。
き、インバータ13の出力ノード14の信号は高レベル（Ｖ
DDレベル）であり、さらにインバータ17の出力ノード18
の信号、すなわち出力信号VOUTは低レベルである。ここ
で、トランジスタ19は常時導通しているため、このトラ
ンジスタ19は単なる抵抗として作用する。また、トラン
ジスタ20のゲートにはインバータ17の出力ノード18の信
号が入力されていので、このトランジスタ20は非導通状
態である。従つて、トランジスタ19,20からなる経路に
は電流が流れず、インバータ13の出力ノード14の信号は
高レベルに保たれる。
次にこの状態から入力信号VINが低レベルから高レベ
ルに向かってゆっくり変化する。そして入力信号VINの
電位がCMOSインバータ13の回路閾値電圧VthCに達する
と、インバータ13の出力ノード14の信号が高レベルから
低レベルに反転する。このノード14の信号が低レベルに
反転した直後にインバータ17の出力ノード18の信号、す
なわち出力信号VOUTが低レベルから高レベルに反転す
る。出力信号VOUTが高レベルに反転するとトランジスタ
20が導通する。
ルに向かってゆっくり変化する。そして入力信号VINの
電位がCMOSインバータ13の回路閾値電圧VthCに達する
と、インバータ13の出力ノード14の信号が高レベルから
低レベルに反転する。このノード14の信号が低レベルに
反転した直後にインバータ17の出力ノード18の信号、す
なわち出力信号VOUTが低レベルから高レベルに反転す
る。出力信号VOUTが高レベルに反転するとトランジスタ
20が導通する。
次にこの状態で、今度は入力信号VINが高レベルから
低レベルに向かってゆっくり変化する。そして入力信号
VINの電位がCMOSインバータ13の回路閾値電圧VthCに達
しても、今度はインバータ13の出力ノード14の信号は反
転しない。すなわち、信号VINの電位が低下してCMOSイ
ンバータ13の回路閾値電圧VthCに達すると、CMOSインバ
ータ13内のＰチャネルMOSトランジスタ11が導通し始め
る。ところが、CMOSインバータ17の出力ノード18の信号
（VOUT）はまだ高レベルであり、トランジスタ20が導通
している。このため、トランジスタ11による出力ノード
14の充電は、CMOSインバータ13内のＮチャネルMOSトラ
ンジスタ12の他にトランジスタ19,20からなる経路によ
っても妨げられる。従って、インバータ13の出力ノード
14の信号がインバータ17の回路閾値電圧VthCに到達する
時間が遅れ、出力信号VOUTが低レベルに反転する実質的
な閾値電圧VN′は第２図に示されるようにCMOSインバー
タの回路閾値電圧VthCよりも低い値にされる。
低レベルに向かってゆっくり変化する。そして入力信号
VINの電位がCMOSインバータ13の回路閾値電圧VthCに達
しても、今度はインバータ13の出力ノード14の信号は反
転しない。すなわち、信号VINの電位が低下してCMOSイ
ンバータ13の回路閾値電圧VthCに達すると、CMOSインバ
ータ13内のＰチャネルMOSトランジスタ11が導通し始め
る。ところが、CMOSインバータ17の出力ノード18の信号
（VOUT）はまだ高レベルであり、トランジスタ20が導通
している。このため、トランジスタ11による出力ノード
14の充電は、CMOSインバータ13内のＮチャネルMOSトラ
ンジスタ12の他にトランジスタ19,20からなる経路によ
っても妨げられる。従って、インバータ13の出力ノード
14の信号がインバータ17の回路閾値電圧VthCに到達する
時間が遅れ、出力信号VOUTが低レベルに反転する実質的
な閾値電圧VN′は第２図に示されるようにCMOSインバー
タの回路閾値電圧VthCよりも低い値にされる。
この結果、この実施例回路では入力信号VINと出力信
号VOUTとの関係を示す特性図は第３図のようになり、入
力信号VINの電位が低電位から上昇する際の回路閾値電
圧はCMOSインバータの回路VthCとなり、入力信号VINの
電位が高電位から下降する際の回路閾値電圧はVthCより
も低いVN′となり、これにより図示するようなヒステリ
シス特性が得られる。
号VOUTとの関係を示す特性図は第３図のようになり、入
力信号VINの電位が低電位から上昇する際の回路閾値電
圧はCMOSインバータの回路VthCとなり、入力信号VINの
電位が高電位から下降する際の回路閾値電圧はVthCより
も低いVN′となり、これにより図示するようなヒステリ
シス特性が得られる。
しかも上記実施例回路では、トランジスタ20に直列に
トランジスタ19が接続されており、このトランジスタ19
は常時導通している。このため、トランジスタ19,20か
らなる経路によって放電される際の放電電流の値は、ト
ランジスタ19を設けない場合に比べて容易に低下させる
ことができる。例えば、上記放電電流の値はトランジス
タ20のチャネル幅を小さくすることで実現できる。しか
し、このトランジスタ19を含む全てのトランジスタが最
少の設計基準寸法で製造される場合には、チャネル幅は
それ以下にすることはできない。従って、この場合には
トランジスタ20のチャネル長を大きくすることによって
上記放電電流の値を低くする必要がある。しかし、この
場合にはトランジスタ20のゲート容量が増大し、信号の
伝播遅延時間が大きくなってしまう。ところが、トラン
ジスタ20に直列にトランジスタ19を接続すれば、トラン
ジスタ20のチャネル長を大きくすることなしに上記放電
電流の値を低くすることが可能となる。従って、上記実
施例によれば、トランジスタ19を設けたことにより、微
小なヒステリシス幅を高精度に調整することができると
いう効果がある。
トランジスタ19が接続されており、このトランジスタ19
は常時導通している。このため、トランジスタ19,20か
らなる経路によって放電される際の放電電流の値は、ト
ランジスタ19を設けない場合に比べて容易に低下させる
ことができる。例えば、上記放電電流の値はトランジス
タ20のチャネル幅を小さくすることで実現できる。しか
し、このトランジスタ19を含む全てのトランジスタが最
少の設計基準寸法で製造される場合には、チャネル幅は
それ以下にすることはできない。従って、この場合には
トランジスタ20のチャネル長を大きくすることによって
上記放電電流の値を低くする必要がある。しかし、この
場合にはトランジスタ20のゲート容量が増大し、信号の
伝播遅延時間が大きくなってしまう。ところが、トラン
ジスタ20に直列にトランジスタ19を接続すれば、トラン
ジスタ20のチャネル長を大きくすることなしに上記放電
電流の値を低くすることが可能となる。従って、上記実
施例によれば、トランジスタ19を設けたことにより、微
小なヒステリシス幅を高精度に調整することができると
いう効果がある。
このように上記実施例回路でも所定のヒステリシス特
性を得ることができる。そしてこの実施例回路では従来
回路に比較して２個のMOSトランジスタが省略され、合
計で６個のMOSトランジスタで構成することができる。
このため、この実施例のシュミットトリガ回路を他の論
理回路などと共に１個の半導体チップ上に集積化した場
合に、従来に比べてチップサイズを小さくすることがで
き、これにより製造価格の低減化が実現できる。
性を得ることができる。そしてこの実施例回路では従来
回路に比較して２個のMOSトランジスタが省略され、合
計で６個のMOSトランジスタで構成することができる。
このため、この実施例のシュミットトリガ回路を他の論
理回路などと共に１個の半導体チップ上に集積化した場
合に、従来に比べてチップサイズを小さくすることがで
き、これにより製造価格の低減化が実現できる。
なお、上記実施例回路ではCMOSインバータ13の回路閾
値電圧VthCを通常のCMOSインバータと同様に1/2（ＶDD
−ＶSS）に設定し、ヒステリシス特性の高レベル側の回
路閾値電圧を1/2（ＶDD−ＶSS）としているが、これは
次のような手段により、高レベル側の回路閾値電圧を1/
2（ＶDD−ＶSS）よりも高い方にシフトさせることが可
能である。
値電圧VthCを通常のCMOSインバータと同様に1/2（ＶDD
−ＶSS）に設定し、ヒステリシス特性の高レベル側の回
路閾値電圧を1/2（ＶDD−ＶSS）としているが、これは
次のような手段により、高レベル側の回路閾値電圧を1/
2（ＶDD−ＶSS）よりも高い方にシフトさせることが可
能である。
CMOSインバータ13内のＰチャネルMOSトランジスタ1
1のチャネル幅Wpを回路閾値電圧が1/2（ＶDD−ＶSS）に
設定された通常のCMOSインバータ内のＰチャネルMOSト
ランジスタよりも大きく設定する。
1のチャネル幅Wpを回路閾値電圧が1/2（ＶDD−ＶSS）に
設定された通常のCMOSインバータ内のＰチャネルMOSト
ランジスタよりも大きく設定する。
CMOSインバータ13内のＮチャネルMOSトランジスタ1
2のチャネル幅Wnを回路閾値電圧は1/2（ＶDD−ＶSS）に
設定された通常のCMOSインバータ内のＮチャネルMOSト
ランジスタよりも小さく設定する。
2のチャネル幅Wnを回路閾値電圧は1/2（ＶDD−ＶSS）に
設定された通常のCMOSインバータ内のＮチャネルMOSト
ランジスタよりも小さく設定する。
とを同時に行なう。
上記、、のいずれか一つの手段を採用すること
により、第４図の特性図に示されるように前記第11図の
特性図と同様のヒステリシス特性を得ることができる。
さらに、上記、、とは逆の操作を行なうことによ
り、高レベル側の回路閾値電圧を1/2（ＶDD−ＶSS）よ
りも低い方にシフトさせることも可能である。またさら
に、第４図中のVHで示されるヒステリシス幅も自由に設
定することができる。これは、トランジスタ20による帰
還量の調整により達成することができ、例えばトランジ
スタ20のチャネル幅を大きくすることによりヒステリシ
ス幅VHが広がり、反対に小さくすることにより狭められ
る。
により、第４図の特性図に示されるように前記第11図の
特性図と同様のヒステリシス特性を得ることができる。
さらに、上記、、とは逆の操作を行なうことによ
り、高レベル側の回路閾値電圧を1/2（ＶDD−ＶSS）よ
りも低い方にシフトさせることも可能である。またさら
に、第４図中のVHで示されるヒステリシス幅も自由に設
定することができる。これは、トランジスタ20による帰
還量の調整により達成することができ、例えばトランジ
スタ20のチャネル幅を大きくすることによりヒステリシ
ス幅VHが広がり、反対に小さくすることにより狭められ
る。
第５図はこの発明の第２の実施例の構成を示す回路図
である。この実施例回路では、抵抗として作用するトラ
ンジスタ19と、CMOSインバータ17の出力ノード18の信号
で導通制御されるトランジスタ20の位置を反対にした点
のみが上記第１図の実施例のものと異なり、動作及び特
性などは第１図の実施例と同じである。
である。この実施例回路では、抵抗として作用するトラ
ンジスタ19と、CMOSインバータ17の出力ノード18の信号
で導通制御されるトランジスタ20の位置を反対にした点
のみが上記第１図の実施例のものと異なり、動作及び特
性などは第１図の実施例と同じである。
第６図はこの発明の第３の実施例の構成を示す回路図
である。この実施例回路では、CMOSインバータ13の出力
ノード14とＶSSとの間にＮチャネルMOSトランジスタ19
及び20のソース、ドレイン間を直列接続する代わりに、
ノード14とＶDDとの間に２個のＰチャネルMOSトランジ
スタ21及び22のソース、ドレイン間を直列接続し、さら
にトランジスタ21のゲートにはインバータ17の出力ノー
ド18の信号、すなわち出力信号VOUTを供給し、トランジ
スタ22のゲートには低電位側の電源電圧ＶSSを供給する
ように構成したものである。
である。この実施例回路では、CMOSインバータ13の出力
ノード14とＶSSとの間にＮチャネルMOSトランジスタ19
及び20のソース、ドレイン間を直列接続する代わりに、
ノード14とＶDDとの間に２個のＰチャネルMOSトランジ
スタ21及び22のソース、ドレイン間を直列接続し、さら
にトランジスタ21のゲートにはインバータ17の出力ノー
ド18の信号、すなわち出力信号VOUTを供給し、トランジ
スタ22のゲートには低電位側の電源電圧ＶSSを供給する
ように構成したものである。
この実施例回路では、前記ＮチャネルMOSトランジス
タ19,20の代わりにＰチャネルMOSトランジスタ21,22が
設けられているので、入力信号VINが低レベルから高レ
ベルに向かって変化する際の、トランジスタ12による出
力ノード14の放電がトランジスタ21,22からなる経路に
よって妨げられる。従って、インバータ13の出力ノード
14の信号がインバータ17の回路閾値電圧VthCに到達する
時間が遅れ、出力信号VOUTが低レベルから高レベルに反
転する実質的な閾値電圧VP′は第７図の波形図に示され
るようにCMOSインバータの回路閾値電圧VthCよりも高い
値にされる。
タ19,20の代わりにＰチャネルMOSトランジスタ21,22が
設けられているので、入力信号VINが低レベルから高レ
ベルに向かって変化する際の、トランジスタ12による出
力ノード14の放電がトランジスタ21,22からなる経路に
よって妨げられる。従って、インバータ13の出力ノード
14の信号がインバータ17の回路閾値電圧VthCに到達する
時間が遅れ、出力信号VOUTが低レベルから高レベルに反
転する実質的な閾値電圧VP′は第７図の波形図に示され
るようにCMOSインバータの回路閾値電圧VthCよりも高い
値にされる。
第８図はこの実施例回路の入出力特性図である。図示
するように、入力信号VINの電位が低電位から上昇する
際の回路閾値電圧はCMOSインバータの回路VthCよりも高
いVP′となり、入力信号VINの電位が高電位から下降す
る際の回路閾値電圧はVthCとなり、これにより図示する
ようなヒステリシス特性が得られる。なお、この実施例
回路でも、上記と同様にトランジスタ11,12,チャネル幅
の設定によってヒステリシス特性を移動させることがで
き、かつトランジスタ21のチャネル幅の設定によってヒ
ステリシス幅の調整を行なうことができる。
するように、入力信号VINの電位が低電位から上昇する
際の回路閾値電圧はCMOSインバータの回路VthCよりも高
いVP′となり、入力信号VINの電位が高電位から下降す
る際の回路閾値電圧はVthCとなり、これにより図示する
ようなヒステリシス特性が得られる。なお、この実施例
回路でも、上記と同様にトランジスタ11,12,チャネル幅
の設定によってヒステリシス特性を移動させることがで
き、かつトランジスタ21のチャネル幅の設定によってヒ
ステリシス幅の調整を行なうことができる。
第９図はこの発明の第４の実施例の構成を示す回路図
である。この実施例回路では、抵抗として作用するトラ
ンジスタ22と、CMOSインバータ17の出力ノード18の信号
で導通制御されるトランジスタ21の位置を反対にした点
のみが上記第５図の実施例のものと異なり、動作及び特
性などは第５図の実施例と同じである。
である。この実施例回路では、抵抗として作用するトラ
ンジスタ22と、CMOSインバータ17の出力ノード18の信号
で導通制御されるトランジスタ21の位置を反対にした点
のみが上記第５図の実施例のものと異なり、動作及び特
性などは第５図の実施例と同じである。
上記各実施例のシュミットトリガ回路はいずれの場合
にも従来回路に比較してMOSトランジスタの数を２個削
減でき、しかも所定のヒステリシス特性を得ることはで
きる。
にも従来回路に比較してMOSトランジスタの数を２個削
減でき、しかも所定のヒステリシス特性を得ることはで
きる。
［発明の効果］ 以上説明したようにこの発明によれば、従来に比べて
素子数が少なく、しかも微小なヒステリシス幅を高精度
に整数することができるシュミットトリガ回路を提供す
ることができる。
素子数が少なく、しかも微小なヒステリシス幅を高精度
に整数することができるシュミットトリガ回路を提供す
ることができる。
第１図はこの発明の第１の実施例の構成を示す回路図、
第２図は上記実施例回路の波形図、第３図及び第４図は
それぞれ上記実施例回路の特性図、第５図はこの発明の
第２の実施例の構成を示す回路図、第６図はこの発明の
第３の実施例の構成を示す回路図、第７図は上記第３の
実施例回路の波形図、第８図は上記第３の実施例回路の
特性図、第９図はこの発明の第４の実施例の構成を示す
回路図、第10図は従来回路の回路図、第11図は上記従来
回路の特性図である。 11,15,21,22……ＰチャネルMOSトランジスタ、12,16,1
9,20……ＮチャネルMOSトランジスタ、13,17……CMOSイ
ンバータ。
第２図は上記実施例回路の波形図、第３図及び第４図は
それぞれ上記実施例回路の特性図、第５図はこの発明の
第２の実施例の構成を示す回路図、第６図はこの発明の
第３の実施例の構成を示す回路図、第７図は上記第３の
実施例回路の波形図、第８図は上記第３の実施例回路の
特性図、第９図はこの発明の第４の実施例の構成を示す
回路図、第10図は従来回路の回路図、第11図は上記従来
回路の特性図である。 11,15,21,22……ＰチャネルMOSトランジスタ、12,16,1
9,20……ＮチャネルMOSトランジスタ、13,17……CMOSイ
ンバータ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木田 宗伸 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 川原 康夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (56)参考文献 特開 昭54−80058（ＪＰ，Ａ) 特開 昭58−19023（ＪＰ，Ａ) 特開 昭57−32132（ＪＰ，Ａ)
Claims (4)
- 【請求項１】入力信号が供給されるCMOS型の第１の反転
回路と、 上記第１の反転回路の出力信号が供給されるCMOS型の第
２の反転回路と、 上記第１の反転回路の出力端と電源電圧との間に接続さ
れ、上記第２の反転回路の出力信号で導通制御される第
１のMOSトランジスタと、 ヒステリシス幅を調整でき、上記第１のMOSトランジス
タと同一導電型で、ソース、ドレインを上記第１のMOS
トランジスタのソース、ドレインに対して直列に接続さ
れ、常時導通状態に設定された第２のMOSトランジスタ
と を具備したことを特徴とするシュミットトリガ回路。 - 【請求項２】前記電源電圧が低電位の電源電圧であり、
前記第１、第２のMOSトランジスタがＮチャネルのMOSト
ランジスタである特許請求の範囲第１項に記載のシュミ
ットトリガ回路。 - 【請求項３】前記電源電圧が高電位の電源電圧であり、
前記第１、第２のMOSトランジスタがＰチャネルのMOSト
ランジスタである特許請求の範囲第１項に記載のシュミ
ットトリガ回路。 - 【請求項４】前記第１の反転回路を構成するＰチャネル
MOSトランジスタとＮチャネルMOSトランジスタの素子寸
法が異なるように設定される特許請求の範囲第１項に記
載のシュミットトリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61111122A JPH0831780B2 (ja) | 1986-05-15 | 1986-05-15 | シュミットトリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61111122A JPH0831780B2 (ja) | 1986-05-15 | 1986-05-15 | シュミットトリガ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62266910A JPS62266910A (ja) | 1987-11-19 |
| JPH0831780B2 true JPH0831780B2 (ja) | 1996-03-27 |
Family
ID=14552988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61111122A Expired - Lifetime JPH0831780B2 (ja) | 1986-05-15 | 1986-05-15 | シュミットトリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831780B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103607184A (zh) * | 2013-10-23 | 2014-02-26 | 上海华力微电子有限公司 | 一种cmos施密特触发电路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5480058A (en) * | 1977-12-09 | 1979-06-26 | Hitachi Ltd | Schmitt trigger circuit |
-
1986
- 1986-05-15 JP JP61111122A patent/JPH0831780B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62266910A (ja) | 1987-11-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |