JP3025921B2 - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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- JP3025921B2 JP3025921B2 JP3226366A JP22636691A JP3025921B2 JP 3025921 B2 JP3025921 B2 JP 3025921B2 JP 3226366 A JP3226366 A JP 3226366A JP 22636691 A JP22636691 A JP 22636691A JP 3025921 B2 JP3025921 B2 JP 3025921B2
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Description
【０００１】
【産業上の利用分野】本発明はパワーオンリセット回路
に係り、特にＭＯＳ型半導体集積回路におけるパワーオ
ンリセット回路に関するものである。
に係り、特にＭＯＳ型半導体集積回路におけるパワーオ
ンリセット回路に関するものである。
【０００２】
【従来の技術】従来のパワーオンリセット回路の一例を
図７に示し、図８（ａ），（ｂ）にその動作特性を示し
説明する。この図７において、１，２はＮチャネルＭＯ
Ｓトランジスタ（以下、ＭＯＳトランジスタと呼称す
る）、３，４，５は抵抗器、６は電圧比較器、７は電圧
源、８は出力端子である。いま、電圧源７が投入され電
源電圧Ｖｄの上昇にともない（図８（ａ）参照）、電圧
比較器６の他方の入力端子、すなわち、抵抗器４および
抵抗器５の接点電位Ｖａはその抵抗の比により、図８
（ａ）に示すＶａのように上昇する。また、ゲートとド
レインを接続したＭＯＳトランジスタ２と抵抗器３の接
点電位Ｖｂは、電源電圧Ｖｄ（図８（ａ）参照）が上昇
し、ゲート・ソース間電圧がしきい値を越えるまでＭＯ
Ｓトランジスタ１および２はオフ状態であり、高抵抗に
等価される。このため電圧比較器６の一方の入力端子、
すなわち、ＭＯＳトランジスタ２および抵抗器３の接点
電位Ｖｂは接地電位とほぼ同電位になる。さらに、電源
電圧Ｖｄが上昇し、ＭＯＳトランジスタ１および２のゲ
ート・ソース間電圧がしきい値を越えると、オン状態と
なり、オン抵抗を持つ。
図７に示し、図８（ａ），（ｂ）にその動作特性を示し
説明する。この図７において、１，２はＮチャネルＭＯ
Ｓトランジスタ（以下、ＭＯＳトランジスタと呼称す
る）、３，４，５は抵抗器、６は電圧比較器、７は電圧
源、８は出力端子である。いま、電圧源７が投入され電
源電圧Ｖｄの上昇にともない（図８（ａ）参照）、電圧
比較器６の他方の入力端子、すなわち、抵抗器４および
抵抗器５の接点電位Ｖａはその抵抗の比により、図８
（ａ）に示すＶａのように上昇する。また、ゲートとド
レインを接続したＭＯＳトランジスタ２と抵抗器３の接
点電位Ｖｂは、電源電圧Ｖｄ（図８（ａ）参照）が上昇
し、ゲート・ソース間電圧がしきい値を越えるまでＭＯ
Ｓトランジスタ１および２はオフ状態であり、高抵抗に
等価される。このため電圧比較器６の一方の入力端子、
すなわち、ＭＯＳトランジスタ２および抵抗器３の接点
電位Ｖｂは接地電位とほぼ同電位になる。さらに、電源
電圧Ｖｄが上昇し、ＭＯＳトランジスタ１および２のゲ
ート・ソース間電圧がしきい値を越えると、オン状態と
なり、オン抵抗を持つ。
【０００３】そして、ＭＯＳトランジスタ１および２が
オン状態になると電源電圧Ｖｄの上昇にともない、その
オン抵抗が変化するため、電圧比較器６の第１の入力端
子の電圧はＭＯＳトランジスタ１および２のサイズ、あ
るいは、抵抗器３の抵抗値を任意の値に設定することに
より、接点電位Ｖｂのような変化をする。このことによ
り、電源電圧Ｖｄの上昇にともない、Ｖａ＞Ｖｂの状態
と、Ｖａ＜Ｖｂの状態があり、Ｖａ＞ＶｂからＶａ＜Ｖ
ｂの状態になったとき、この電圧比較器６の出力Ｖｃ
（図８（ｂ）参照）は前状態の反転信号を出力する。つ
まり、Ｖａ＞Ｖｂのときの電圧比較器６の出力Ｖｃをリ
セット状態とし、Ｖａ＜Ｖｂのときの電圧比較器６の出
力Ｖｃをリセット解除状態として使用すると、電源立ち
上げ時に、リセット信号を出力するパワーオンリセット
回路となる。また、電源電圧が一定になった場合には、
ＶａとＶｂは、おのおのの抵抗分割比により、電位差を
持ち、Ｖａ＜Ｖｂの関係になっており、電圧比較器６は
リセット解除状態を保持している。
オン状態になると電源電圧Ｖｄの上昇にともない、その
オン抵抗が変化するため、電圧比較器６の第１の入力端
子の電圧はＭＯＳトランジスタ１および２のサイズ、あ
るいは、抵抗器３の抵抗値を任意の値に設定することに
より、接点電位Ｖｂのような変化をする。このことによ
り、電源電圧Ｖｄの上昇にともない、Ｖａ＞Ｖｂの状態
と、Ｖａ＜Ｖｂの状態があり、Ｖａ＞ＶｂからＶａ＜Ｖ
ｂの状態になったとき、この電圧比較器６の出力Ｖｃ
（図８（ｂ）参照）は前状態の反転信号を出力する。つ
まり、Ｖａ＞Ｖｂのときの電圧比較器６の出力Ｖｃをリ
セット状態とし、Ｖａ＜Ｖｂのときの電圧比較器６の出
力Ｖｃをリセット解除状態として使用すると、電源立ち
上げ時に、リセット信号を出力するパワーオンリセット
回路となる。また、電源電圧が一定になった場合には、
ＶａとＶｂは、おのおのの抵抗分割比により、電位差を
持ち、Ｖａ＜Ｖｂの関係になっており、電圧比較器６は
リセット解除状態を保持している。
【０００４】ここで、茶寝る電流がオフ状態以上の漏れ
電流レベル以上となる電圧をしきい値電圧（Ｖｔ）とし
て知られており、ゲート・ソース間電圧（ＶＧＳ）＞Ｖ
ｔの時、オン状態という。このことは、例えば、「［Ｍ
ＯＳ ＬＳＩ設計入門］菅野卓雄・桜井貴康 監訳、産
業図書 Ｐ２５」に説明されている。また、オン抵抗の
式Ｒｏｎｏｎ＝［β（ＶＧ−ＶＴ）］−１は、例えば、
「［ＭＯＳ ＬＳＩ設計入門］菅野卓雄・桜井貴康 監
訳、産業図書 Ｐ４４」に記載されている。
電流レベル以上となる電圧をしきい値電圧（Ｖｔ）とし
て知られており、ゲート・ソース間電圧（ＶＧＳ）＞Ｖ
ｔの時、オン状態という。このことは、例えば、「［Ｍ
ＯＳ ＬＳＩ設計入門］菅野卓雄・桜井貴康 監訳、産
業図書 Ｐ２５」に説明されている。また、オン抵抗の
式Ｒｏｎｏｎ＝［β（ＶＧ−ＶＴ）］−１は、例えば、
「［ＭＯＳ ＬＳＩ設計入門］菅野卓雄・桜井貴康 監
訳、産業図書 Ｐ４４」に記載されている。
【０００５】
【発明が解決しようとする課題】上述した従来のパワー
オンリセット回路では、電源電圧が上昇し、電源電圧が
一定になる前の状態でリセット信号を出さなければなら
ない。このため、電源電圧が一定になる直前で、電圧比
較器６の他方の入力である接点電位Ｖｂの電圧をＶａ＞
ＶｂからＶａ＜Ｖｂに反転させるため、電源電圧が一定
になり、リセット解除状態であるＶａ＜Ｖｂの電位差が
大きくとれず、雑音が回り込んだ場合、Ｖａ＜Ｖｂから
Ｖａ＞Ｖｂの状態になってしまい、リセット状態とな
り、誤動作をおこすという課題があった。
オンリセット回路では、電源電圧が上昇し、電源電圧が
一定になる前の状態でリセット信号を出さなければなら
ない。このため、電源電圧が一定になる直前で、電圧比
較器６の他方の入力である接点電位Ｖｂの電圧をＶａ＞
ＶｂからＶａ＜Ｖｂに反転させるため、電源電圧が一定
になり、リセット解除状態であるＶａ＜Ｖｂの電位差が
大きくとれず、雑音が回り込んだ場合、Ｖａ＜Ｖｂから
Ｖａ＞Ｖｂの状態になってしまい、リセット状態とな
り、誤動作をおこすという課題があった。
【０００６】
【課題を解決するための手段】本発明のパワーオンリセ
ット回路は、ゲートとドレインを接続した第１のＭＯＳ
トランジスタのソースは、ゲートとドレインを接続した
第２のＭＯＳトランジスタのドレインに接続され、上記
第２のＭＯＳトランジスタのソースと第１の抵抗器の第
１の端子とを電圧比較器の第１の入力端子に接続し、第
２の抵抗器の第１の端子と第３の抵抗器の第１の端子と
第３のＭＯＳトランジスタのドレインとを上記電圧比較
器の第２の入力端子に接続し、上記第１のＭＯＳトラン
ジスタのドレインとゲートと上記第２の抵抗器の第２の
端子は電圧源に接続し、上記第１の抵抗器の第２の端子
と上記第３の抵抗器の第２の端子と上記第３のＭＯＳト
ランジスタのソースを接地し、上記電圧比較器の出力と
上記第３のＭＯＳトランジスタのゲートを出力端子に接
続したものである。また、本発明の別の発明によるパワ
ーオンリセット回路は、ゲートとドレインを接続した第
１のＭＯＳトランジスタのソースは、ゲートとドレイン
を接続した第２のＭＯＳトランジスタのドレインに接続
され、上記第２のＭＯＳトランジスタのソースと第１の
抵抗器の第１の端子と第３のＭＯＳトランジスタのドレ
インとを電圧比較器の第１の入力端子に接続し、第２の
抵抗器の第１の端子と第３の抵抗器の第１の端子とを上
記電圧比較器の第２の入力端子に接続し、前記第３のＭ
ＯＳトランジスタのゲートをインバータ論理素子の出力
に接続し、上記第１のＭＯＳトランジスタのドレインと
ゲートと上記第２の抵抗器の第２の端子と上記第３のＭ
ＯＳトランジスタのソースを電圧源に接続し、上記第１
の抵抗器の第２の端子と上記第３の抵抗器の第２の端子
を接地し、上記電圧比較器の出力と上記インバータ論理
素子の入力端子を出力端子に接続したものである。
ット回路は、ゲートとドレインを接続した第１のＭＯＳ
トランジスタのソースは、ゲートとドレインを接続した
第２のＭＯＳトランジスタのドレインに接続され、上記
第２のＭＯＳトランジスタのソースと第１の抵抗器の第
１の端子とを電圧比較器の第１の入力端子に接続し、第
２の抵抗器の第１の端子と第３の抵抗器の第１の端子と
第３のＭＯＳトランジスタのドレインとを上記電圧比較
器の第２の入力端子に接続し、上記第１のＭＯＳトラン
ジスタのドレインとゲートと上記第２の抵抗器の第２の
端子は電圧源に接続し、上記第１の抵抗器の第２の端子
と上記第３の抵抗器の第２の端子と上記第３のＭＯＳト
ランジスタのソースを接地し、上記電圧比較器の出力と
上記第３のＭＯＳトランジスタのゲートを出力端子に接
続したものである。また、本発明の別の発明によるパワ
ーオンリセット回路は、ゲートとドレインを接続した第
１のＭＯＳトランジスタのソースは、ゲートとドレイン
を接続した第２のＭＯＳトランジスタのドレインに接続
され、上記第２のＭＯＳトランジスタのソースと第１の
抵抗器の第１の端子と第３のＭＯＳトランジスタのドレ
インとを電圧比較器の第１の入力端子に接続し、第２の
抵抗器の第１の端子と第３の抵抗器の第１の端子とを上
記電圧比較器の第２の入力端子に接続し、前記第３のＭ
ＯＳトランジスタのゲートをインバータ論理素子の出力
に接続し、上記第１のＭＯＳトランジスタのドレインと
ゲートと上記第２の抵抗器の第２の端子と上記第３のＭ
ＯＳトランジスタのソースを電圧源に接続し、上記第１
の抵抗器の第２の端子と上記第３の抵抗器の第２の端子
を接地し、上記電圧比較器の出力と上記インバータ論理
素子の入力端子を出力端子に接続したものである。
【０００７】また、本発明のさらに別の発明によるパワ
ーオンリセット回路は、ゲートとドレインを接続した第
１のＭＯＳトランジスタのソースは、ゲートとドレイン
を接続した第２のＭＯＳトランジスタのドレインに接続
され、上記第２のＭＯＳトランジスタのソースと第１の
抵抗器の第１の端子と第３のＭＯＳトランジスタのドレ
インとを電圧比較器の第１の入力端子に接続し、第２の
抵抗器の第１の端子と第３の抵抗器の第１の端子と第４
のＭＯＳトランジスタのドレインとを上記電圧比較器の
第２の入力端子に接続し、上記第３のＭＯＳトランジス
タのゲートをインバータ論理素子の出力に接続し、上記
第１のＭＯＳトランジスタのドレインとゲートと上記第
２の抵抗器の第２の端子と上記第３のＭＯＳトランジス
タのソースを電圧源に接続し、上記第１の抵抗器の第２
の端子と上記第３の抵抗器の第２の端子と上記第４のＭ
ＯＳトランジスタのソースを接地し、上記電圧比較器の
出力と上記インバータ論理素子の入力端子と上記第４の
ＭＯＳトランジスタのゲートを出力端子に接続したもの
である。また、本発明の別の発明によるパワーオンリセ
ット回路は、上記第１の発明ないし第３の発明のいずれ
かのパワーオンリセット回路において、第１のＭＯＳト
ランジスタのドレインと電圧源の間に、ゲートとドレイ
ンを接続した複数のＭＯＳトランジスタを直列接続した
ものである。
ーオンリセット回路は、ゲートとドレインを接続した第
１のＭＯＳトランジスタのソースは、ゲートとドレイン
を接続した第２のＭＯＳトランジスタのドレインに接続
され、上記第２のＭＯＳトランジスタのソースと第１の
抵抗器の第１の端子と第３のＭＯＳトランジスタのドレ
インとを電圧比較器の第１の入力端子に接続し、第２の
抵抗器の第１の端子と第３の抵抗器の第１の端子と第４
のＭＯＳトランジスタのドレインとを上記電圧比較器の
第２の入力端子に接続し、上記第３のＭＯＳトランジス
タのゲートをインバータ論理素子の出力に接続し、上記
第１のＭＯＳトランジスタのドレインとゲートと上記第
２の抵抗器の第２の端子と上記第３のＭＯＳトランジス
タのソースを電圧源に接続し、上記第１の抵抗器の第２
の端子と上記第３の抵抗器の第２の端子と上記第４のＭ
ＯＳトランジスタのソースを接地し、上記電圧比較器の
出力と上記インバータ論理素子の入力端子と上記第４の
ＭＯＳトランジスタのゲートを出力端子に接続したもの
である。また、本発明の別の発明によるパワーオンリセ
ット回路は、上記第１の発明ないし第３の発明のいずれ
かのパワーオンリセット回路において、第１のＭＯＳト
ランジスタのドレインと電圧源の間に、ゲートとドレイ
ンを接続した複数のＭＯＳトランジスタを直列接続した
ものである。
【０００８】
【作用】本発明においては、ＭＯＳトランジスタのオフ
状態とオン状態の抵抗値の変化を利用し、電源投入後、
素子が安定した状態となる電源電圧でリセット信号を発
生する。
状態とオン状態の抵抗値の変化を利用し、電源投入後、
素子が安定した状態となる電源電圧でリセット信号を発
生する。
【０００９】
【実施例】図１は本発明によるパワーオンリセット回路
の一実施例を示す回路図である。この図１において図７
と同一符号のものは相当部分を示し、９はＮチャネルＭ
ＯＳトランジスタ（以下、ＭＯＳトランジスタと呼称す
る）である。そして、ゲートとドレインを接続したＭＯ
Ｓトランジスタ１のソースは、ゲートとドレインを接続
したＭＯＳトランジスタ２のドレインに接続され、この
ＭＯＳトランジスタ２のソースと抵抗器３の一端とを電
圧比較器６の一方の入力端子に接続し、抵抗器４の一方
の端子と抵抗器４の一方の端子とＭＯＳトランジスタ９
のドレインとを電圧比較器６の他方の入力端子に接続
し、ＭＯＳトランジスタ１のドレインとゲートと抵抗器
４の他方の端子は電圧源７に接続し、抵抗器３の他方の
端子と抵抗器５の他方の端子とＭＯＳトランジスタ９の
ソースを接地し、電圧比較器６の出力とＭＯＳトランジ
スタ９のゲートを出力端子８に接続するように構成され
ている。
の一実施例を示す回路図である。この図１において図７
と同一符号のものは相当部分を示し、９はＮチャネルＭ
ＯＳトランジスタ（以下、ＭＯＳトランジスタと呼称す
る）である。そして、ゲートとドレインを接続したＭＯ
Ｓトランジスタ１のソースは、ゲートとドレインを接続
したＭＯＳトランジスタ２のドレインに接続され、この
ＭＯＳトランジスタ２のソースと抵抗器３の一端とを電
圧比較器６の一方の入力端子に接続し、抵抗器４の一方
の端子と抵抗器４の一方の端子とＭＯＳトランジスタ９
のドレインとを電圧比較器６の他方の入力端子に接続
し、ＭＯＳトランジスタ１のドレインとゲートと抵抗器
４の他方の端子は電圧源７に接続し、抵抗器３の他方の
端子と抵抗器５の他方の端子とＭＯＳトランジスタ９の
ソースを接地し、電圧比較器６の出力とＭＯＳトランジ
スタ９のゲートを出力端子８に接続するように構成され
ている。
【００１０】ここで、この図１に示す実施例のパワーオ
ンリセット回路は、電圧源７の電圧によって可変抵抗と
等価のＭＯＳトランジスタ１とＭＯＳトランジスタ２お
よび抵抗器３による抵抗分割電圧と、抵抗器４および抵
抗器５による抵抗分割電圧との電位差によりリセット信
号を出力し、リセット信号によりＭＯＳトランジスタ９
をオン状態にすることにより、電圧比較器６の他方の端
子の電圧をほぼ接地電位と同じにし、電圧比較器６の一
方の端子と他方の端子の電位差を大きくすることがで
き、雑音が回り込んでも誤動作しにくい回路構成となっ
ている。
ンリセット回路は、電圧源７の電圧によって可変抵抗と
等価のＭＯＳトランジスタ１とＭＯＳトランジスタ２お
よび抵抗器３による抵抗分割電圧と、抵抗器４および抵
抗器５による抵抗分割電圧との電位差によりリセット信
号を出力し、リセット信号によりＭＯＳトランジスタ９
をオン状態にすることにより、電圧比較器６の他方の端
子の電圧をほぼ接地電位と同じにし、電圧比較器６の一
方の端子と他方の端子の電位差を大きくすることがで
き、雑音が回り込んでも誤動作しにくい回路構成となっ
ている。
【００１１】図２（ａ）,（ｂ）は図１の動作説明に供
する特性図である。
する特性図である。
【００１２】つぎに図１に示す実施例のパワーオンリセ
ット動作を図２（ａ），（ｂ）を参照して説明する。電
圧源７が投入され電源電圧Ｖｄの上昇にともない、電圧
比較器６の一方の入力端子および他方の入力端子の電位
はつぎのようになる。いま、ＭＯＳトランジスタ１と２
および抵抗器３で生じる電圧である電圧比較器６の一方
の入力端子を接点電位Ｖｂ、抵抗器４と５で生じる電圧
である電圧比較器６の他方の入力端子を接点電位Ｖａ、
ＭＯＳトランジスタ１，ＭＯＳトランジスタ２およびＭ
ＯＳトランジスタ９の抵抗値をＲON１，ＲON２，Ｒ
ON９、抵抗器３，抵抗器４および抵抗器５の抵抗値をＲ
３，Ｒ４，Ｒ５とすると、Ｖｂ−電圧源間の抵抗Ｒｂｄ
は、 Ｒｂｄ＝ＲON１＋ＲON２ （１） Ｖｂ−接地間の抵抗Ｒｂｓは、 Ｒｂｓ＝Ｒ３ （２） となる。よって、電圧比較器６の一方の入力端子の接点
電位Ｖｂは Ｖｂ＝［Ｒｂｓ／（Ｒｂｄ＋Ｒｂｓ）］・ＶＤＤ （３） で示されるが、電源投入時、ＭＯＳトランジスタ１およ
びＭＯＳトランジスタ２のゲート・ソース間電圧がしき
い値を越えないためオフ状態となり、抵抗Ｒｂｄは高抵
抗と等価のため、Ｒｂｄ》Ｒｂｓとなり、接点電位Ｖｂ
はほぼ接地電位と同電位となる。また、電圧比較器６の
他方の入力端子の接点電位Ｖａ、すなわち、抵抗器４と
ＭＯＳトランジスタ９のドレインおよび抵抗器５の接点
電位は、Ｖａ−電圧源間の抵抗Ｒａｄは、 Ｒａｄ＝Ｒ４ （４） Ｖａ−接地間の抵抗Ｒａｓは、 １／Ｒａｓ＝（１／ＲON９）＋（１／Ｒ５） （５） で示されるが、電源投入時、ＭＯＳトランジスタ９はゲ
ート・ソース間電圧がしきい値を越えないためオフ状態
となり、１／ＲON９は無視できる。このため、 Ｒａｓ＝Ｒ５ （６） となる。このため、接点電位Ｖａは抵抗器４と抵抗器５
の抵抗分割比であり（７）式で示される。 Ｖａ＝［Ｒａｓ／（Ｒａｄ＋Ｒａｓ）］・ＶＤＤ （７）
ット動作を図２（ａ），（ｂ）を参照して説明する。電
圧源７が投入され電源電圧Ｖｄの上昇にともない、電圧
比較器６の一方の入力端子および他方の入力端子の電位
はつぎのようになる。いま、ＭＯＳトランジスタ１と２
および抵抗器３で生じる電圧である電圧比較器６の一方
の入力端子を接点電位Ｖｂ、抵抗器４と５で生じる電圧
である電圧比較器６の他方の入力端子を接点電位Ｖａ、
ＭＯＳトランジスタ１，ＭＯＳトランジスタ２およびＭ
ＯＳトランジスタ９の抵抗値をＲON１，ＲON２，Ｒ
ON９、抵抗器３，抵抗器４および抵抗器５の抵抗値をＲ
３，Ｒ４，Ｒ５とすると、Ｖｂ−電圧源間の抵抗Ｒｂｄ
は、 Ｒｂｄ＝ＲON１＋ＲON２ （１） Ｖｂ−接地間の抵抗Ｒｂｓは、 Ｒｂｓ＝Ｒ３ （２） となる。よって、電圧比較器６の一方の入力端子の接点
電位Ｖｂは Ｖｂ＝［Ｒｂｓ／（Ｒｂｄ＋Ｒｂｓ）］・ＶＤＤ （３） で示されるが、電源投入時、ＭＯＳトランジスタ１およ
びＭＯＳトランジスタ２のゲート・ソース間電圧がしき
い値を越えないためオフ状態となり、抵抗Ｒｂｄは高抵
抗と等価のため、Ｒｂｄ》Ｒｂｓとなり、接点電位Ｖｂ
はほぼ接地電位と同電位となる。また、電圧比較器６の
他方の入力端子の接点電位Ｖａ、すなわち、抵抗器４と
ＭＯＳトランジスタ９のドレインおよび抵抗器５の接点
電位は、Ｖａ−電圧源間の抵抗Ｒａｄは、 Ｒａｄ＝Ｒ４ （４） Ｖａ−接地間の抵抗Ｒａｓは、 １／Ｒａｓ＝（１／ＲON９）＋（１／Ｒ５） （５） で示されるが、電源投入時、ＭＯＳトランジスタ９はゲ
ート・ソース間電圧がしきい値を越えないためオフ状態
となり、１／ＲON９は無視できる。このため、 Ｒａｓ＝Ｒ５ （６） となる。このため、接点電位Ｖａは抵抗器４と抵抗器５
の抵抗分割比であり（７）式で示される。 Ｖａ＝［Ｒａｓ／（Ｒａｄ＋Ｒａｓ）］・ＶＤＤ （７）
【００１３】そして、（３）式と（７）式より、Ｖａと
Ｖｂの関係は、Ｖａ＞Ｖｂとなり、電圧比較器６の出力
Ｖｃは低レベル（ほぼ接地電圧）を出力する。このた
め、ＭＯＳトランジスタ９のゲートにはＶｃ（低レベ
ル）が与えられＭＯＳトランジスタ９は、オフ状態を維
持することになる。さらに、電源電圧Ｖｄが上昇し、Ｍ
ＯＳトランジスタ１およびＭＯＳトランジスタ２がしき
い値を越えるとオン状態となり、オン抵抗を持つ。この
ＭＯＳトランジスタ１およびＭＯＳトランジスタ２がオ
ン状態になると電源電圧Ｖｄの上昇にともない、そのオ
ン抵抗が変化するため、電圧比較器６の一方の入力端子
の電圧はＭＯＳトランジスタ１およびＭＯＳトランジス
タ２のサイズ、あるいは、抵抗器３の抵抗値を任意の値
に設定することにより、図２（ａ）のＶｂのような変化
をする。このことにより、電源電圧Ｖｄの上昇にともな
い、Ｖａ＞Ｖｂの状態と、Ｖａ＜Ｖｂの状態をつくる。
そして、Ｖａ＞Ｖｂの状態からＶａ＜Ｖｂの状態になっ
たとき、この電圧比較器６の出力は、前状態の反転信号
Ｖｃを出力する。つまり、Ｖａ＞Ｖｂのときの電圧比較
器６の出力をリセット状態とし、Ｖａ＜Ｖｂのときの電
圧比較器６の出力をリセット解除状態として使用する
と、電源立ち上げ時に、リセット信号を出力するパワー
オンリセット回路となる。また、電圧比較器６の出力に
より、ＭＯＳトランジスタ９をオフ状態からオン状態に
することにより、電圧比較器６の他方の入力端子の電圧
が次のようになる。
Ｖｂの関係は、Ｖａ＞Ｖｂとなり、電圧比較器６の出力
Ｖｃは低レベル（ほぼ接地電圧）を出力する。このた
め、ＭＯＳトランジスタ９のゲートにはＶｃ（低レベ
ル）が与えられＭＯＳトランジスタ９は、オフ状態を維
持することになる。さらに、電源電圧Ｖｄが上昇し、Ｍ
ＯＳトランジスタ１およびＭＯＳトランジスタ２がしき
い値を越えるとオン状態となり、オン抵抗を持つ。この
ＭＯＳトランジスタ１およびＭＯＳトランジスタ２がオ
ン状態になると電源電圧Ｖｄの上昇にともない、そのオ
ン抵抗が変化するため、電圧比較器６の一方の入力端子
の電圧はＭＯＳトランジスタ１およびＭＯＳトランジス
タ２のサイズ、あるいは、抵抗器３の抵抗値を任意の値
に設定することにより、図２（ａ）のＶｂのような変化
をする。このことにより、電源電圧Ｖｄの上昇にともな
い、Ｖａ＞Ｖｂの状態と、Ｖａ＜Ｖｂの状態をつくる。
そして、Ｖａ＞Ｖｂの状態からＶａ＜Ｖｂの状態になっ
たとき、この電圧比較器６の出力は、前状態の反転信号
Ｖｃを出力する。つまり、Ｖａ＞Ｖｂのときの電圧比較
器６の出力をリセット状態とし、Ｖａ＜Ｖｂのときの電
圧比較器６の出力をリセット解除状態として使用する
と、電源立ち上げ時に、リセット信号を出力するパワー
オンリセット回路となる。また、電圧比較器６の出力に
より、ＭＯＳトランジスタ９をオフ状態からオン状態に
することにより、電圧比較器６の他方の入力端子の電圧
が次のようになる。
【００１４】電圧比較器６の他方の入力端子の接点電位
Ｖａと電圧源間の抵抗Ｒａｄは（４）式で示され、電圧
比較器６の他方の入力端子の接点電位Ｖａと接地間の抵
抗Ｒａｓは（５）式で示されるが、ＭＯＳトランジスタ
９のゲートが電圧比較器６の出力に接続されているた
め、ＭＯＳトランジスタ９はリセットが解除されるまで
オフ状態となり、ＭＯＳトランジスタ９の抵抗値ＲON９
は高抵抗と等価であり、抵抗Ｒｂｓは、（６）式で示さ
れる結果となる。ところが、リセットが解除されるとＭ
ＯＳトランジスタ９はオン状態となり、オン抵抗を持ち
無視できない値になる。このことにより抵抗Ｒａｓの抵
抗値は、 Ｒａｓ＝（ＲON９・Ｒ５）／（ＲON９＋Ｒ５） （８） のようになる。そして、ＭＯＳトランジスタ９がオン状
態になることにより、抵抗Ｒａｓの抵抗値は、（８）式
の方が、式（６）の値より小さくなることがわかる。
（７）式より、抵抗Ｒａｓの値が小さくなることで、接
点電位Ｖｂの電位が接地側に移動し、Ｖａ＜Ｖｂの関係
が大きくなる。このため、電源電圧が一定になった場
合、Ｖａ＜Ｖｂの関係を大きくとることができ、誤動作
しにくい回路構成となっている。
Ｖａと電圧源間の抵抗Ｒａｄは（４）式で示され、電圧
比較器６の他方の入力端子の接点電位Ｖａと接地間の抵
抗Ｒａｓは（５）式で示されるが、ＭＯＳトランジスタ
９のゲートが電圧比較器６の出力に接続されているた
め、ＭＯＳトランジスタ９はリセットが解除されるまで
オフ状態となり、ＭＯＳトランジスタ９の抵抗値ＲON９
は高抵抗と等価であり、抵抗Ｒｂｓは、（６）式で示さ
れる結果となる。ところが、リセットが解除されるとＭ
ＯＳトランジスタ９はオン状態となり、オン抵抗を持ち
無視できない値になる。このことにより抵抗Ｒａｓの抵
抗値は、 Ｒａｓ＝（ＲON９・Ｒ５）／（ＲON９＋Ｒ５） （８） のようになる。そして、ＭＯＳトランジスタ９がオン状
態になることにより、抵抗Ｒａｓの抵抗値は、（８）式
の方が、式（６）の値より小さくなることがわかる。
（７）式より、抵抗Ｒａｓの値が小さくなることで、接
点電位Ｖｂの電位が接地側に移動し、Ｖａ＜Ｖｂの関係
が大きくなる。このため、電源電圧が一定になった場
合、Ｖａ＜Ｖｂの関係を大きくとることができ、誤動作
しにくい回路構成となっている。
【００１５】図３は本発明の他の実施例を示す回路図で
ある。この図３において図１と同一符号のものは相当部
分を示し、１０はＰチャネルＭＯＳトランジスタ（以
下、ＭＯＳトランジスタと呼称する）、１１はインバー
タ論理素子である。そして、ゲートとドレインを接続し
たＭＯＳトランジスタ１のソースは、ゲートとドレイン
を接続したＭＯＳトランジスタ２のドレインに接続さ
れ、このＭＯＳトランジスタ２のソースと抵抗器３の一
方の端子とＭＯＳトランジスタ１０のドレインとを電圧
比較器６の一方の入力端子に接続し、抵抗器４の一方の
端子と抵抗器５の一方の端子とを電圧比較器６の他方の
入力端子に接続し、ＭＯＳトランジスタ１０のゲートを
インバータ論理素子１１の出力に接続し、ＭＯＳトラン
ジスタ１のドレインとゲートと抵抗器４の他方の端子と
ＭＯＳトランジスタ１０のソースを電圧源７に接続し、
抵抗器３の他方の端子と抵抗器５の他方の端子を接地
し、電圧比較器６の出力とインバータ論理素子１１の入
力端子を出力端子８に接続するように構成されている。
ある。この図３において図１と同一符号のものは相当部
分を示し、１０はＰチャネルＭＯＳトランジスタ（以
下、ＭＯＳトランジスタと呼称する）、１１はインバー
タ論理素子である。そして、ゲートとドレインを接続し
たＭＯＳトランジスタ１のソースは、ゲートとドレイン
を接続したＭＯＳトランジスタ２のドレインに接続さ
れ、このＭＯＳトランジスタ２のソースと抵抗器３の一
方の端子とＭＯＳトランジスタ１０のドレインとを電圧
比較器６の一方の入力端子に接続し、抵抗器４の一方の
端子と抵抗器５の一方の端子とを電圧比較器６の他方の
入力端子に接続し、ＭＯＳトランジスタ１０のゲートを
インバータ論理素子１１の出力に接続し、ＭＯＳトラン
ジスタ１のドレインとゲートと抵抗器４の他方の端子と
ＭＯＳトランジスタ１０のソースを電圧源７に接続し、
抵抗器３の他方の端子と抵抗器５の他方の端子を接地
し、電圧比較器６の出力とインバータ論理素子１１の入
力端子を出力端子８に接続するように構成されている。
【００１６】ここで、この図３に示す実施例のパワーオ
ンリセット回路は、電圧源７の電圧によって可変抵抗と
等価のＭＯＳトランジスタ１とＭＯＳトランジスタ２お
よび抵抗器３による抵抗分割電圧と、抵抗器４および抵
抗器５による抵抗分割電圧との電位差によりリセット信
号を出力し、リセット信号によりＭＯＳトランジスタ１
０をオン状態にすることにより、電圧比較器６の他方の
入力端子の電圧をほぼ電源電圧と同じにすることによ
り、電圧比較器６の一方の入力端子と他方の入力端子の
電位差を大きくすることができ、雑音が回り込んでも誤
動作しにくい回路構成となっている。
ンリセット回路は、電圧源７の電圧によって可変抵抗と
等価のＭＯＳトランジスタ１とＭＯＳトランジスタ２お
よび抵抗器３による抵抗分割電圧と、抵抗器４および抵
抗器５による抵抗分割電圧との電位差によりリセット信
号を出力し、リセット信号によりＭＯＳトランジスタ１
０をオン状態にすることにより、電圧比較器６の他方の
入力端子の電圧をほぼ電源電圧と同じにすることによ
り、電圧比較器６の一方の入力端子と他方の入力端子の
電位差を大きくすることができ、雑音が回り込んでも誤
動作しにくい回路構成となっている。
【００１７】図４（ａ），（ｂ）は図３の動作説明に供
する特性図である。
する特性図である。
【００１８】つぎに図３に示す実施例のパワーオンリセ
ット動作を図４（ａ），（ｂ）を参照して説明する。い
ま、電圧源７が投入され電源電圧Ｖｄの上昇にともな
い、電圧比較器６の一方の入力端子および他方の入力端
子の電位は、次のようになる。電圧比較器６の一方の入
力端子を接点電位Ｖｂ、他方の入力端子を接点電位Ｖ
ａ、ＭＯＳトランジスタ１，ＭＯＳトランジスタ２およ
びＭＯＳトランジスタ１０の抵抗値をＲON１，ＲON２，
ＲON１０、抵抗器３，抵抗器４および抵抗器５の抵抗値
をＲ３，Ｒ４，Ｒ５とすると、Ｖｂ−電圧源間の抵抗Ｒ
ｂｄは、 １／Ｒｂｄ＝１／（ＲON１＋ＲON２）＋１／ＲON１０ （９） Ｖｂ−接地間の抵抗Ｒｂｓは、 Ｒｂｓ＝Ｒ３ （１０） となる。よって、電圧比較器６の一方の入力端子の接点
電位Ｖｂは、 Ｖｂ＝［Ｒｂｓ／（Ｒｂｄ＋Ｒｂｓ）］・ＶＤＤ （１１） で示されるが、電源投入時、ＭＯＳトランジスタ１，Ｍ
ＯＳトランジスタ２およびＭＯＳトランジスタ１０のゲ
ート・ソース間電圧がしきい値を越えないためオフ状態
であり、抵抗Ｒｂｄは高抵抗と等価のため、Ｒｂｄ》Ｒ
ｂｓとなり、Ｖｂは、ほぼ接地電位と同電位となる。
ット動作を図４（ａ），（ｂ）を参照して説明する。い
ま、電圧源７が投入され電源電圧Ｖｄの上昇にともな
い、電圧比較器６の一方の入力端子および他方の入力端
子の電位は、次のようになる。電圧比較器６の一方の入
力端子を接点電位Ｖｂ、他方の入力端子を接点電位Ｖ
ａ、ＭＯＳトランジスタ１，ＭＯＳトランジスタ２およ
びＭＯＳトランジスタ１０の抵抗値をＲON１，ＲON２，
ＲON１０、抵抗器３，抵抗器４および抵抗器５の抵抗値
をＲ３，Ｒ４，Ｒ５とすると、Ｖｂ−電圧源間の抵抗Ｒ
ｂｄは、 １／Ｒｂｄ＝１／（ＲON１＋ＲON２）＋１／ＲON１０ （９） Ｖｂ−接地間の抵抗Ｒｂｓは、 Ｒｂｓ＝Ｒ３ （１０） となる。よって、電圧比較器６の一方の入力端子の接点
電位Ｖｂは、 Ｖｂ＝［Ｒｂｓ／（Ｒｂｄ＋Ｒｂｓ）］・ＶＤＤ （１１） で示されるが、電源投入時、ＭＯＳトランジスタ１，Ｍ
ＯＳトランジスタ２およびＭＯＳトランジスタ１０のゲ
ート・ソース間電圧がしきい値を越えないためオフ状態
であり、抵抗Ｒｂｄは高抵抗と等価のため、Ｒｂｄ》Ｒ
ｂｓとなり、Ｖｂは、ほぼ接地電位と同電位となる。
【００１９】また、電源電圧Ｖｄの上昇にともない、電
圧比較器６の他方の入力端子の接点電位Ｖａ、すなわ
ち、抵抗器４および抵抗器５の接点電位はその抵抗の比
により、図４（ａ）のＶａのように上昇する。そして、
このＶａは、抵抗器４と抵抗器５の抵抗分割比により次
のようになる。Ｖａ−電圧源間の抵抗Ｒａｄは、 Ｒａｄ＝Ｒ４ （１２） Ｖａ−接地間の抵抗Ｒａｓは、 Ｒａｓ＝Ｒ５ （１３） となる。よって、電圧比較器６の他方の入力端子の接点
電位Ｖａは、 Ｖａ＝［Ｒａｓ／（Ｒａｄ＋Ｒａｓ）］・ＶＤＤ （１４） となり、（１１）式と（１４）式より、ＶａとＶｂの関
係は、Ｖａ＞Ｖｂとなり、Ｖｃは低レベルを出力する。
このため、インバータ論理素子１１により高レベル（ほ
ぼ電源電圧）に変換され、ＭＯＳトランジスタ１０のゲ
ートに高レベルが与えられるため、ＭＯＳトランジスタ
１０はオフ状態を維持することになる。
圧比較器６の他方の入力端子の接点電位Ｖａ、すなわ
ち、抵抗器４および抵抗器５の接点電位はその抵抗の比
により、図４（ａ）のＶａのように上昇する。そして、
このＶａは、抵抗器４と抵抗器５の抵抗分割比により次
のようになる。Ｖａ−電圧源間の抵抗Ｒａｄは、 Ｒａｄ＝Ｒ４ （１２） Ｖａ−接地間の抵抗Ｒａｓは、 Ｒａｓ＝Ｒ５ （１３） となる。よって、電圧比較器６の他方の入力端子の接点
電位Ｖａは、 Ｖａ＝［Ｒａｓ／（Ｒａｄ＋Ｒａｓ）］・ＶＤＤ （１４） となり、（１１）式と（１４）式より、ＶａとＶｂの関
係は、Ｖａ＞Ｖｂとなり、Ｖｃは低レベルを出力する。
このため、インバータ論理素子１１により高レベル（ほ
ぼ電源電圧）に変換され、ＭＯＳトランジスタ１０のゲ
ートに高レベルが与えられるため、ＭＯＳトランジスタ
１０はオフ状態を維持することになる。
【００２０】さらに電源電圧Ｖｄが上昇し、ＭＯＳトラ
ンジスタ１およびＭＯＳトランジスタ２がしきい値を越
えるとオン状態となり、オン抵抗を持つ。そして、ＭＯ
Ｓトランジスタ１およびＭＯＳトランジスタ２がオン状
態になると電源電圧Ｖｄの上昇にともない、そのオン抵
抗が変化するため、電圧比較器６の一方の入力端子の電
圧はＭＯＳトランジスタ１およびＭＯＳトランジスタ２
のサイズ、あるいは、抵抗器３の抵抗値を任意の値に設
定することにより、図４（ａ）のＶｂのような変化をす
る。このことにより、電源電圧Ｖｄの上昇にともない、
Ｖａ＞Ｖｂの状態と、Ｖａ＜Ｖｂの状態をつくる。Ｖａ
＞Ｖｂの状態からＶａ＜Ｖｂの状態になったとき、この
電圧比較器６の出力は、前状態の反転信号Ｖｃを出力す
る。つまり、Ｖａ＞Ｖｂのときの電圧比較器６の出力を
リセット状態とし、Ｖａ＜Ｖｂのときの電圧比較器６の
出力をリセット解除状態として使用すると、電源立ち上
げ時に、リセット信号を出力するパワーオンリセット回
路となる。また、電圧比較器６の出力により、ＭＯＳト
ランジスタ１０をオフ状態からオン状態にすることによ
り、電圧比較器６の一方の入力端子の接点電位Ｖｂが次
のようになる。Ｖｂと接地間の抵抗Ｒｂｓは（１０）式
で示され、Ｖｂと電圧源間の抵抗Ｒｂｄは（９）式で示
されるが、ＭＯＳトランジスタ１０のゲートが電圧比較
器６の出力に接続されているインバータ論理素子１１の
出力に接続されているため、ＭＯＳトランジスタ１０は
リセットが解除されるまでオフ状態となり、ＲON１０は
高抵抗と等価となり、抵抗Ｒｂｄは、（９）式より、 Ｒｂｄ＝ＲON１＋ＲON２ （１５） と言える。ところが、リセットが解除されるとＭＯＳト
ランジスタ１０はオン状態となり、オン抵抗を持ち、無
視できない値になる。このことによりＲｂｄの抵抗値
は、 Ｒｂｄ＝［ＲON１０・（ＲON１＋ＲON２）］／［ＲON１０＋（ＲON１＋Ｒ ON ２）］ （１６） のようになる。
ンジスタ１およびＭＯＳトランジスタ２がしきい値を越
えるとオン状態となり、オン抵抗を持つ。そして、ＭＯ
Ｓトランジスタ１およびＭＯＳトランジスタ２がオン状
態になると電源電圧Ｖｄの上昇にともない、そのオン抵
抗が変化するため、電圧比較器６の一方の入力端子の電
圧はＭＯＳトランジスタ１およびＭＯＳトランジスタ２
のサイズ、あるいは、抵抗器３の抵抗値を任意の値に設
定することにより、図４（ａ）のＶｂのような変化をす
る。このことにより、電源電圧Ｖｄの上昇にともない、
Ｖａ＞Ｖｂの状態と、Ｖａ＜Ｖｂの状態をつくる。Ｖａ
＞Ｖｂの状態からＶａ＜Ｖｂの状態になったとき、この
電圧比較器６の出力は、前状態の反転信号Ｖｃを出力す
る。つまり、Ｖａ＞Ｖｂのときの電圧比較器６の出力を
リセット状態とし、Ｖａ＜Ｖｂのときの電圧比較器６の
出力をリセット解除状態として使用すると、電源立ち上
げ時に、リセット信号を出力するパワーオンリセット回
路となる。また、電圧比較器６の出力により、ＭＯＳト
ランジスタ１０をオフ状態からオン状態にすることによ
り、電圧比較器６の一方の入力端子の接点電位Ｖｂが次
のようになる。Ｖｂと接地間の抵抗Ｒｂｓは（１０）式
で示され、Ｖｂと電圧源間の抵抗Ｒｂｄは（９）式で示
されるが、ＭＯＳトランジスタ１０のゲートが電圧比較
器６の出力に接続されているインバータ論理素子１１の
出力に接続されているため、ＭＯＳトランジスタ１０は
リセットが解除されるまでオフ状態となり、ＲON１０は
高抵抗と等価となり、抵抗Ｒｂｄは、（９）式より、 Ｒｂｄ＝ＲON１＋ＲON２ （１５） と言える。ところが、リセットが解除されるとＭＯＳト
ランジスタ１０はオン状態となり、オン抵抗を持ち、無
視できない値になる。このことによりＲｂｄの抵抗値
は、 Ｒｂｄ＝［ＲON１０・（ＲON１＋ＲON２）］／［ＲON１０＋（ＲON１＋Ｒ ON ２）］ （１６） のようになる。
【００２１】そして、ＭＯＳトランジスタ１０がオン状
態になることにより、抵抗Ｒｂｄの抵抗値は（１６）式
の方が、式（１５）の値より小さくなることがわかる。
（１１）式より、抵抗Ｒｂｄの値が小さくなることで、
接点電位Ｖｂの電位が電圧源側に移動し、Ｖａ＜Ｖｂの
関係が大きくなる。このため、電源電圧が一定になった
場合、Ｖａ＜Ｖｂの関係を大きくとることができ、誤動
作しにくい回路構成となっている。
態になることにより、抵抗Ｒｂｄの抵抗値は（１６）式
の方が、式（１５）の値より小さくなることがわかる。
（１１）式より、抵抗Ｒｂｄの値が小さくなることで、
接点電位Ｖｂの電位が電圧源側に移動し、Ｖａ＜Ｖｂの
関係が大きくなる。このため、電源電圧が一定になった
場合、Ｖａ＜Ｖｂの関係を大きくとることができ、誤動
作しにくい回路構成となっている。
【００２２】図５は本発明のさらに他の実施例を示す回
路図である。この図５において図４と同一部分には同一
符号を付して説明を省略する。１２はＮチャネルＭＯＳ
トランジスタ（以下、ＭＯＳトランジスタと呼称する）
である。そして、ゲートとドレインを接続したＭＯＳト
ランジスタ１のソースは、ゲートとドレインを接続した
ＭＯＳトランジスタ２のドレインに接続され、このＭＯ
Ｓトランジスタ２のソースと抵抗器３の一方の端子とＭ
ＯＳトランジスタ１０のドレインとを電圧比較器６の一
方の入力端子に接続し、抵抗器４の一方の端子と抵抗器
５の一方の端子とＭＯＳトランジスタ１２のドレインと
を上記電圧比較器６の他方の入力端子に接続し、ＭＯＳ
トランジスタ１０のゲートをインバータ論理素子１１の
出力に接続し、ＭＯＳトランジスタ１のドレインとゲー
トと抵抗器４の他方の端子とＭＯＳトランジスタ１０の
ソースを電圧源７に接続し、抵抗器３の他方の端子と抵
抗器５の他方の端子とＭＯＳトランジスタ１２のソース
を接地し、電圧比較器６の出力とインバータ論理素子１
１の入力端子とＭＯＳトランジスタ１２のゲートを出力
端子８に接続するように構成されている。
路図である。この図５において図４と同一部分には同一
符号を付して説明を省略する。１２はＮチャネルＭＯＳ
トランジスタ（以下、ＭＯＳトランジスタと呼称する）
である。そして、ゲートとドレインを接続したＭＯＳト
ランジスタ１のソースは、ゲートとドレインを接続した
ＭＯＳトランジスタ２のドレインに接続され、このＭＯ
Ｓトランジスタ２のソースと抵抗器３の一方の端子とＭ
ＯＳトランジスタ１０のドレインとを電圧比較器６の一
方の入力端子に接続し、抵抗器４の一方の端子と抵抗器
５の一方の端子とＭＯＳトランジスタ１２のドレインと
を上記電圧比較器６の他方の入力端子に接続し、ＭＯＳ
トランジスタ１０のゲートをインバータ論理素子１１の
出力に接続し、ＭＯＳトランジスタ１のドレインとゲー
トと抵抗器４の他方の端子とＭＯＳトランジスタ１０の
ソースを電圧源７に接続し、抵抗器３の他方の端子と抵
抗器５の他方の端子とＭＯＳトランジスタ１２のソース
を接地し、電圧比較器６の出力とインバータ論理素子１
１の入力端子とＭＯＳトランジスタ１２のゲートを出力
端子８に接続するように構成されている。
【００２３】ここで、この図５に示す実施例のパワーオ
ンリセット回路は、電圧源７の電圧によって可変抵抗と
等価のＭＯＳトランジスタ１とＭＯＳトランジスタ２お
よび抵抗器３による抵抗分割電圧と、抵抗器４および抵
抗器５による抵抗分割電圧との電位差によりリセット信
号を出力し、リセット信号によりＭＯＳトランジスタ１
０とＭＯＳトランジスタ１２をオン状態にすることによ
り、電圧比較器６の一方の入力端子の電圧をほぼ電源電
圧と同じにし、また、電圧比較器６の他方の入力端子を
ほぼ接地電位と同じにすることにより、電圧比較器６の
一方の入力端子と他方の入力端子の電位差を大きくする
ことができ、雑音が回り込んでも誤動作しにくい回路構
成となっている。
ンリセット回路は、電圧源７の電圧によって可変抵抗と
等価のＭＯＳトランジスタ１とＭＯＳトランジスタ２お
よび抵抗器３による抵抗分割電圧と、抵抗器４および抵
抗器５による抵抗分割電圧との電位差によりリセット信
号を出力し、リセット信号によりＭＯＳトランジスタ１
０とＭＯＳトランジスタ１２をオン状態にすることによ
り、電圧比較器６の一方の入力端子の電圧をほぼ電源電
圧と同じにし、また、電圧比較器６の他方の入力端子を
ほぼ接地電位と同じにすることにより、電圧比較器６の
一方の入力端子と他方の入力端子の電位差を大きくする
ことができ、雑音が回り込んでも誤動作しにくい回路構
成となっている。
【００２４】図６（ａ），（ｂ）は図５の動作説明に供
する特性図である。
する特性図である。
【００２５】つぎに図５に示す実施例の動作を図６
（ａ），（ｂ）を参照して説明する。電圧源７が投入さ
れ電源電圧Ｖｄの上昇にともない、電圧比較器６の一方
の入力端子および他方の入力端子の電位は、次のように
なる。電圧比較器６の一方の入力端子を接点電位Ｖｂ、
他方の入力端子を接点電位Ｖａ、ＭＯＳトランジスタ
１，ＭＯＳトランジスタ２，ＭＯＳトランジスタ１０お
よびＭＯＳトランジスタ１２の抵抗値をＲON１，Ｒ
ON２，ＲON１０、ＲON１２、抵抗器３，抵抗器４および
抵抗器５の抵抗値をＲ３，Ｒ４，Ｒ５とすると、Ｖｂ−
電圧源間の抵抗Ｒｂｄは、 １／Ｒｂｄ＝１／（ＲON１＋ＲON２）＋１／ＲON１０ （１７） Ｖｂ−接地間の抵抗Ｒｂｓは、 Ｒｂｓ＝Ｒ３ （１８） となる。よって、電圧比較器６の一方の入力端子の接点
電位Ｖｂは、 Ｖｂ＝［Ｒｂｓ／（Ｒｂｄ＋Ｒｂｓ）］・ＶＤＤ （１９） で示されるが、電源投入時、ＭＯＳトランジスタ１，Ｍ
ＯＳトランジスタ２およびＭＯＳトランジスタ１０は、
ゲート・ソース間電圧がしきい値を越えないため、オフ
状態となり、Ｒｂｄは高抵抗と等価のため、Ｒｂｄ》Ｒ
ｂｓとなり、接点電位Ｖｂはほぼ接地電圧と同電位とな
る。
（ａ），（ｂ）を参照して説明する。電圧源７が投入さ
れ電源電圧Ｖｄの上昇にともない、電圧比較器６の一方
の入力端子および他方の入力端子の電位は、次のように
なる。電圧比較器６の一方の入力端子を接点電位Ｖｂ、
他方の入力端子を接点電位Ｖａ、ＭＯＳトランジスタ
１，ＭＯＳトランジスタ２，ＭＯＳトランジスタ１０お
よびＭＯＳトランジスタ１２の抵抗値をＲON１，Ｒ
ON２，ＲON１０、ＲON１２、抵抗器３，抵抗器４および
抵抗器５の抵抗値をＲ３，Ｒ４，Ｒ５とすると、Ｖｂ−
電圧源間の抵抗Ｒｂｄは、 １／Ｒｂｄ＝１／（ＲON１＋ＲON２）＋１／ＲON１０ （１７） Ｖｂ−接地間の抵抗Ｒｂｓは、 Ｒｂｓ＝Ｒ３ （１８） となる。よって、電圧比較器６の一方の入力端子の接点
電位Ｖｂは、 Ｖｂ＝［Ｒｂｓ／（Ｒｂｄ＋Ｒｂｓ）］・ＶＤＤ （１９） で示されるが、電源投入時、ＭＯＳトランジスタ１，Ｍ
ＯＳトランジスタ２およびＭＯＳトランジスタ１０は、
ゲート・ソース間電圧がしきい値を越えないため、オフ
状態となり、Ｒｂｄは高抵抗と等価のため、Ｒｂｄ》Ｒ
ｂｓとなり、接点電位Ｖｂはほぼ接地電圧と同電位とな
る。
【００２６】また、電圧比較器６の他方の入力端子の接
点電位Ｖａ、すなわち、抵抗器４，ＭＯＳトランジスタ
１２のドレインおよび抵抗器５の接点電位は次のように
なる。Ｖａ−電圧源間の抵抗Ｒａｄは、 Ｒａｄ＝Ｒ４ （２０） Ｖａ−接地間の抵抗Ｒａｓは、 １／Ｒａｓ＝１／ＲON１２＋１／Ｒ５ （２１） となり、電源投入時、ＭＯＳトランジスタ１２は、ゲー
ト・ソース間電圧がしきい値を越えないためオフ状態と
なり、１／ＲON１２は無視でき、このため Ｒａｓ＝Ｒ５ （２２） となる。よって、電圧比較器６の他方の入力端子の接点
電位Ｖａは、 Ｖａ＝［Ｒａｓ／（Ｒａｄ＋Ｒａｓ）］・ＶＤＤ （２３） となり、（１９）式と（２３）式より、ＶａとＶｂの関
係は、Ｖａ＞Ｖｂとなり、Ｖｃは低レベル（ほぼ接地電
圧）を出力する。このため、ＭＯＳトランジスタ１２の
ゲートには低レベルが与えられ、また、インバータ論理
素子１１により高レベル（ほぼ電源電圧）に変換され、
ＭＯＳトランジスタ１０のゲートに高レベルが与えられ
るため、ＭＯＳトランジスタ１０および、ＭＯＳトラン
ジスタ１２はオフ状態を維持することになる。
点電位Ｖａ、すなわち、抵抗器４，ＭＯＳトランジスタ
１２のドレインおよび抵抗器５の接点電位は次のように
なる。Ｖａ−電圧源間の抵抗Ｒａｄは、 Ｒａｄ＝Ｒ４ （２０） Ｖａ−接地間の抵抗Ｒａｓは、 １／Ｒａｓ＝１／ＲON１２＋１／Ｒ５ （２１） となり、電源投入時、ＭＯＳトランジスタ１２は、ゲー
ト・ソース間電圧がしきい値を越えないためオフ状態と
なり、１／ＲON１２は無視でき、このため Ｒａｓ＝Ｒ５ （２２） となる。よって、電圧比較器６の他方の入力端子の接点
電位Ｖａは、 Ｖａ＝［Ｒａｓ／（Ｒａｄ＋Ｒａｓ）］・ＶＤＤ （２３） となり、（１９）式と（２３）式より、ＶａとＶｂの関
係は、Ｖａ＞Ｖｂとなり、Ｖｃは低レベル（ほぼ接地電
圧）を出力する。このため、ＭＯＳトランジスタ１２の
ゲートには低レベルが与えられ、また、インバータ論理
素子１１により高レベル（ほぼ電源電圧）に変換され、
ＭＯＳトランジスタ１０のゲートに高レベルが与えられ
るため、ＭＯＳトランジスタ１０および、ＭＯＳトラン
ジスタ１２はオフ状態を維持することになる。
【００２７】さらに電源電圧Ｖｄが上昇し、ＭＯＳトラ
ンジスタ１およびＭＯＳトランジスタ２がしきい値を越
えると、オン状態となり、オン抵抗を持つ。このＭＯＳ
トランジスタ１およびＭＯＳトランジスタ２がオン状態
になると電源電圧Ｖｄの上昇にともない、そのオン抵抗
が変化するため、電圧比較器６の一方の入力端子の電圧
はＭＯＳトランジスタ１およびＭＯＳトランジスタ２の
サイズ、あるいは、抵抗器３の抵抗値を任意の値に設定
することにより、図６（ａ）のＶｂのような変化をす
る。このことにより、電源電圧Ｖｄの上昇にともない、
Ｖａ＞Ｖｂの状態と、Ｖａ＜Ｖｂの状態をつくる。Ｖａ
＞Ｖｂの状態からＶａ＜Ｖｂの状態になったとき、この
電圧比較器６の出力は、前状態の反転信号Ｖｃを出力す
る。つまり、Ｖａ＞Ｖｂのときの電圧比較器６の出力を
リセット状態とし、Ｖａ＜Ｖｂのときの電圧比較器６の
出力をリセット解除状態として使用すると、電源立ち上
げ時に、リセット信号を出力するパワーオンリセット回
路となる。また、電圧比較器６の出力により、ＭＯＳト
ランジスタ１０おとびＭＯＳトランジスタ１２をオフ状
態からオン状態にすることにより、電圧比較器６の一方
の入力端子の接点電位Ｖｂおよび他方の入力端子の接点
電位Ｖａは次のようになる。まず、Ｖｂと電圧源間の抵
抗Ｒｂｄは、（１７）式で示され、Ｖｂと接地間の抵抗
Ｒｂｓは（１８）式で示されるが、ＭＯＳトランジスタ
１０のゲートが電圧比較器６の出力に接続されているイ
ンバータ論理素子１１の出力に接続されているため、Ｍ
ＯＳトランジスタ１０はリセットが解除されるまでオフ
状態となり、ＭＯＳトランジスタ１０の抵抗値ＲON１０
は高抵抗と等価であり、抵抗Ｒｂｄは、（１１）式よ
り、 Ｒｂｄ＝ＲON１＋ＲON２ （２４） で示される結果となる。ところが、リセットが解除され
るとＭＯＳトランジスタ１０はオン状態となり、オン抵
抗を持ち無視できない値になる。このことにより抵抗Ｒ
ｂｄの抵抗値は、 Ｒｂｓ＝［ＲON１０・（ＲON１＋ＲON２）］／［ＲON１０＋（ＲON１＋Ｒ ON ２）］ （２５） となる。そして、ＭＯＳトランジスタ１０がオン状態に
なることにより、抵抗Ｒｂｄの抵抗値は、（２５）式の
方が、（２４）式の値より小さくなることがわかる。
（１９）式より、抵抗Ｒｂｄの値が小さくなることで、
接点電位Ｖｂの電位が電圧源側に移動する。
ンジスタ１およびＭＯＳトランジスタ２がしきい値を越
えると、オン状態となり、オン抵抗を持つ。このＭＯＳ
トランジスタ１およびＭＯＳトランジスタ２がオン状態
になると電源電圧Ｖｄの上昇にともない、そのオン抵抗
が変化するため、電圧比較器６の一方の入力端子の電圧
はＭＯＳトランジスタ１およびＭＯＳトランジスタ２の
サイズ、あるいは、抵抗器３の抵抗値を任意の値に設定
することにより、図６（ａ）のＶｂのような変化をす
る。このことにより、電源電圧Ｖｄの上昇にともない、
Ｖａ＞Ｖｂの状態と、Ｖａ＜Ｖｂの状態をつくる。Ｖａ
＞Ｖｂの状態からＶａ＜Ｖｂの状態になったとき、この
電圧比較器６の出力は、前状態の反転信号Ｖｃを出力す
る。つまり、Ｖａ＞Ｖｂのときの電圧比較器６の出力を
リセット状態とし、Ｖａ＜Ｖｂのときの電圧比較器６の
出力をリセット解除状態として使用すると、電源立ち上
げ時に、リセット信号を出力するパワーオンリセット回
路となる。また、電圧比較器６の出力により、ＭＯＳト
ランジスタ１０おとびＭＯＳトランジスタ１２をオフ状
態からオン状態にすることにより、電圧比較器６の一方
の入力端子の接点電位Ｖｂおよび他方の入力端子の接点
電位Ｖａは次のようになる。まず、Ｖｂと電圧源間の抵
抗Ｒｂｄは、（１７）式で示され、Ｖｂと接地間の抵抗
Ｒｂｓは（１８）式で示されるが、ＭＯＳトランジスタ
１０のゲートが電圧比較器６の出力に接続されているイ
ンバータ論理素子１１の出力に接続されているため、Ｍ
ＯＳトランジスタ１０はリセットが解除されるまでオフ
状態となり、ＭＯＳトランジスタ１０の抵抗値ＲON１０
は高抵抗と等価であり、抵抗Ｒｂｄは、（１１）式よ
り、 Ｒｂｄ＝ＲON１＋ＲON２ （２４） で示される結果となる。ところが、リセットが解除され
るとＭＯＳトランジスタ１０はオン状態となり、オン抵
抗を持ち無視できない値になる。このことにより抵抗Ｒ
ｂｄの抵抗値は、 Ｒｂｓ＝［ＲON１０・（ＲON１＋ＲON２）］／［ＲON１０＋（ＲON１＋Ｒ ON ２）］ （２５） となる。そして、ＭＯＳトランジスタ１０がオン状態に
なることにより、抵抗Ｒｂｄの抵抗値は、（２５）式の
方が、（２４）式の値より小さくなることがわかる。
（１９）式より、抵抗Ｒｂｄの値が小さくなることで、
接点電位Ｖｂの電位が電圧源側に移動する。
【００２８】つぎに、電圧比較器６の他方の入力端子の
接点電位Ｖａと接地間の抵抗Ｒａｓは（２１）式で示さ
れ、この接点電位Ｖａと電圧源間の抵抗Ｒａｄは（２
０）式で示されるが、ＭＯＳトランジスタ１２のゲート
が電圧比較器６の出力に接続されているため、ＭＯＳト
ランジスタ１２はリセットが解除されるまでオフ状態と
なり、ＭＯＳトランジスタ１２の抵抗値ＲON１２は高抵
抗と等価となり、抵抗Ｒａｓは、（２２）式で示される
結果となる。ところが、リセットが解除されるとＭＯＳ
トランジスタ１２はオン状態となり、オン抵抗を持ち無
視できない値を持つ。このことにより抵抗Ｒａｓの抵抗
値は、 Ｒａｓ＝（ＲON１２・Ｒ５）／（ＲON１２＋Ｒ５） （２６） となる。そして、ＭＯＳトランジスタ１２がオン状態に
なることにより、抵抗Ｒａｓの抵抗値は（２６）式の方
が、式（２２）の値より小さくなることがわかる。（２
３）式より、抵抗Ｒａｓの値が小さくなることで、接点
電位Ｖａの電位が接地側に移動する。以上の動作によ
り、リセット解除状態になったとき、接点電位Ｖｂが電
圧源間に移動し、また、接点電位Ｖａが接地側に移動す
ることで、Ｖａ＜Ｖｂの関係が大きくとれる。このた
め、電源電圧が一定になった場合、Ｖａ＜Ｖｂの関係を
大きくとることができ、誤動作しにくい回路構成となっ
ている。
接点電位Ｖａと接地間の抵抗Ｒａｓは（２１）式で示さ
れ、この接点電位Ｖａと電圧源間の抵抗Ｒａｄは（２
０）式で示されるが、ＭＯＳトランジスタ１２のゲート
が電圧比較器６の出力に接続されているため、ＭＯＳト
ランジスタ１２はリセットが解除されるまでオフ状態と
なり、ＭＯＳトランジスタ１２の抵抗値ＲON１２は高抵
抗と等価となり、抵抗Ｒａｓは、（２２）式で示される
結果となる。ところが、リセットが解除されるとＭＯＳ
トランジスタ１２はオン状態となり、オン抵抗を持ち無
視できない値を持つ。このことにより抵抗Ｒａｓの抵抗
値は、 Ｒａｓ＝（ＲON１２・Ｒ５）／（ＲON１２＋Ｒ５） （２６） となる。そして、ＭＯＳトランジスタ１２がオン状態に
なることにより、抵抗Ｒａｓの抵抗値は（２６）式の方
が、式（２２）の値より小さくなることがわかる。（２
３）式より、抵抗Ｒａｓの値が小さくなることで、接点
電位Ｖａの電位が接地側に移動する。以上の動作によ
り、リセット解除状態になったとき、接点電位Ｖｂが電
圧源間に移動し、また、接点電位Ｖａが接地側に移動す
ることで、Ｖａ＜Ｖｂの関係が大きくとれる。このた
め、電源電圧が一定になった場合、Ｖａ＜Ｖｂの関係を
大きくとることができ、誤動作しにくい回路構成となっ
ている。
【００２９】なお、上記実施例においては、ＭＯＳトラ
ンジスタ１のドレインを電圧源７に接続した場合を示し
たが、ＭＯＳトランジスタ１のドレインと電圧源７の間
に、ゲートとドレインを接続した複数のＭＯＳトランジ
スタを直列接続して構成することもできる。
ンジスタ１のドレインを電圧源７に接続した場合を示し
たが、ＭＯＳトランジスタ１のドレインと電圧源７の間
に、ゲートとドレインを接続した複数のＭＯＳトランジ
スタを直列接続して構成することもできる。
【００３０】
【発明の効果】以上説明したように本発明は、ＭＯＳト
ランジスタのオフ状態とオン状態の抵抗値の変化を利用
し、電源投入後、素子が安定した状態となる電源電圧で
リセット信号を発生するようにしたので、電源投入後、
素子が完全に安定状態となる電源電圧でリセット信号を
出力し、そのリセット信号により電圧比較器の一方の端
子、または、電圧比較器の他方の端子、または、電圧比
較器の一方の端子と他方の端子をリセットが解除される
方向の電圧に動かし、電源電圧が一定になったときの雑
音などでリセットの誤動作を起こらないようにすること
ができる効果がある。
ランジスタのオフ状態とオン状態の抵抗値の変化を利用
し、電源投入後、素子が安定した状態となる電源電圧で
リセット信号を発生するようにしたので、電源投入後、
素子が完全に安定状態となる電源電圧でリセット信号を
出力し、そのリセット信号により電圧比較器の一方の端
子、または、電圧比較器の他方の端子、または、電圧比
較器の一方の端子と他方の端子をリセットが解除される
方向の電圧に動かし、電源電圧が一定になったときの雑
音などでリセットの誤動作を起こらないようにすること
ができる効果がある。
【図１】本発明によるパワーオンリセット回路の一実施
例を示す回路図である。
例を示す回路図である。
【図２】図１の動作説明に供する特性図である。
【図３】本発明の他の実施例を示す回路図である。
【図４】図３の動作説明に供する特性図である。
【図５】本発明のさらに他の実施例を示す回路図であ
る。
る。
【図６】図５の動作説明に供する特性図である。
【図７】従来のパワーオンリセット回路の一例を示す回
路図である。
路図である。
【図８】図７の動作説明に供する特性図である。
１，２ ＭＯＳトランジスタ ３〜５ 抵抗器 ６ 電圧比較器 ７ 電圧源 ８ 出力端子 ９〜１０ ＭＯＳトランジスタ １１ インバータ論理素子 １２ ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/22 H01L 27/06
Claims (4)
- 【請求項１】 ゲートとドレインを接続した第１のＭＯ
Ｓトランジスタのソースは、ゲートとドレインを接続し
た第２のＭＯＳトランジスタのドレインに接続され、前
記第２のＭＯＳトランジスタのソースと第１の抵抗器の
第１の端子を電圧比較器の第１の入力端子に接続し、第
２の抵抗器の第１の端子と第３の抵抗器の第１の端子と
第３のＭＯＳトランジスタのドレインとを前記電圧比較
器の第２の入力端子に接続し、前記第１のＭＯＳトラン
ジスタのドレインとゲートと前記第２の抵抗器の第２の
端子を電圧源に接続し、前記第１の抵抗器の第２の端子
と前記第３の抵抗器の第２の端子と前記第３のＭＯＳト
ランジスタのソースを接地し、前記電圧比較器の出力と
前記第３のＭＯＳトランジスタのゲートを出力端子に接
続したことを特徴とするパワーオンリセット回路。 - 【請求項２】 ゲートとドレインを接続した第１のＭＯ
Ｓトランジスタのソースは、ゲートとドレインを接続し
た第２のＭＯＳトランジスタのドレインに接続され、前
記第２のＭＯＳトランジスタのソースと第１の抵抗器の
第１の端子と第３のＭＯＳトランジスタのドレインとを
電圧比較器の第１の入力端子に接続し、第２の抵抗器の
第１の端子と第３の抵抗器の第１の端子とを前記電圧比
較器の第２の入力端子に接続し、前記第３のＭＯＳトラ
ンジスタのゲートをインバータ論理素子の出力に接続
し、前記第１のＭＯＳトランジスタのドレインとゲート
と前記第２の抵抗器の第２の端子と前記第３のＭＯＳト
ランジスタのソースを電圧源に接続し、前記第１の抵抗
器の第２の端子と前記第３の抵抗器の第２の端子を接地
し、前記電圧比較器の出力と前記インバータ論理素子の
入力端子を出力端子に接続したことを特徴とするパワー
オンリセット回路。 - 【請求項３】 ゲートとドレインを接続した第１のＭＯ
Ｓトランジスタのソースは、ゲートとドレインを接続し
た第２のＭＯＳトランジスタのドレインに接続され、前
記第２のＭＯＳトランジスタのソースと第１の抵抗器の
第１の端子と第３のＭＯＳトランジスタのドレインとを
電圧比較器の第１の入力端子に接続し、第２の抵抗器の
第１の端子と第３の抵抗器の第１の端子と第４のＭＯＳ
トランジスタのドレインとを前記電圧比較器の第２の入
力端子に接続し、前記第３のＭＯＳトランジスタのゲー
トをインバータ論理素子の出力に接続し、前記第１のＭ
ＯＳトランジスタのドレインとゲートと前記第２の抵抗
器の第２の端子と前記第３のＭＯＳトランジスタのソー
スを電圧源に接続し、前記第１の抵抗器の第２の端子と
前記第３の抵抗器の第２の端子と前記第４のＭＯＳトラ
ンジスタのソースを接地し、前記電圧比較器の出力と前
記インバータ論理素子の入力端子と前記第４のＭＯＳト
ランジスタのゲートを出力端子に接続したことを特徴と
するパワーオンリセット回路。 - 【請求項４】 請求項１または請求項２または請求項３
記載のパワーオンリセット回路において、第１のＭＯＳ
トランジスタのドレインと電圧源の間に、ゲートとドレ
インを接続した複数のＭＯＳトランジスタを直列接続し
たことを特徴とするパワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3226366A JP3025921B2 (ja) | 1991-08-13 | 1991-08-13 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3226366A JP3025921B2 (ja) | 1991-08-13 | 1991-08-13 | パワーオンリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0548014A JPH0548014A (ja) | 1993-02-26 |
| JP3025921B2 true JP3025921B2 (ja) | 2000-03-27 |
Family
ID=16844020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3226366A Expired - Fee Related JP3025921B2 (ja) | 1991-08-13 | 1991-08-13 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3025921B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100621227B1 (ko) * | 1999-02-01 | 2006-09-06 | 매그나칩 반도체 유한회사 | 파워 온 리셋 회로 |
| JP2006129073A (ja) | 2004-10-28 | 2006-05-18 | Sanyo Electric Co Ltd | ヒステリシスコンパレータ及びそれを用いたリセット信号発生回路 |
| JP2007311971A (ja) * | 2006-05-17 | 2007-11-29 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| US8332923B2 (en) | 2007-01-19 | 2012-12-11 | Toshiba America Research, Inc. | Kerberized handover keying |
-
1991
- 1991-08-13 JP JP3226366A patent/JP3025921B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0548014A (ja) | 1993-02-26 |
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