JP2006129073A - ヒステリシスコンパレータ及びそれを用いたリセット信号発生回路 - Google Patents

Abstract

【課題】電源に電池を用いる電子機器などに使用しても、リセット信号を誤発生しない、低消費電力でチップ面積の小さなリセット信号回路を提供する。
【解決手段】電源電圧Ｖｄｄを直列抵抗部１１によって分割し、第１中点電圧と、第１中点電圧より高い第２中点電圧を発生させる。２つのコンパレータによって第１中点電圧と基準電圧Ｖｒｅｆ、及び、第２中点電圧と基準電圧Ｖｒｅｆとを比較する。両コンパレータの出力をフリップフロップ１５のリセット端子及びクロック端子に印加する。以上の構成によれば、電源電圧Ｖｄｄが上昇する場合と低下する場合とで、リセット信号が発生または停止するタイミングが異なる。結果、電源電圧Ｖｄｄの変動によるリセット信号の誤発生を防止することができる。
【選択図】図１

Description

本発明は、マイクロコンピュータなどのリセット信号発生回路およびリセット信号発生回路内部に用いられるヒステリシスコンパレータに関する。

通常、制御部にマイクロコンピュータを使用した各種電子機器等においては、電源投入時の異常動作を防止するために、電源投入時に、その動作をリセットさせるリセット信号をマイクロコンピュータに供給し、常に一定の状態でマイクロコンピュータを起動させる必要がある。よって電源投入時から立ち上がる電源電圧と所定の基準電圧とを比較し、電源電圧が基準電圧以上となるときに「Ｈ」レベルの信号を発生するコンパレータをリセット信号発生回路として用いていた。

しかし、電源に電池を用いる電子機器などにおいては、電源投入時の電圧が十分に立ち上がらず、揺らぐことがある。コンパレータに印加される電源電圧が基準電圧の近傍で上下し、リセット信号発生回路から「Ｈ」レベルの信号と「Ｌ」レベルの信号が繰り返し発生する。よって、リセット信号が繰り返し発生することになり、マイクロコンピュータのリセットが定まらなかった。従来は、上記誤動作を防止する目的で、リセット信号発生回路内に、電源電圧に対してヒステリシス特性を持つコンパレータ回路が使用されていた。

図３は従来、使用されているヒステリシス特性をもつコンパレータ回路の構成を示す回路ブロック図である。図３において、１は電源電圧Ｖｄｄと接地電圧間に直列に接続された抵抗１ａ〜１ｆからなる直列抵抗部、２は基準電圧Ｖｒｅｆを発生する基準電圧源、３は抵抗１ｃ及び１ｄの接続中点の電圧と基準電圧Ｖｒｅｆとを比較するコンパレータ、４はコンパレータ３の出力を反転するインバータ、５はインバータ４の出力を反転するインバータ、６は抵抗１ａ及び１ｂと並列に接続され、コンパレータ３の反転出力によりオン・オフされるスイッチＭＯＳトランジスタ、７はインバータ６の出力をリセット信号として次段に出力する出力端子である。ここで図２は、直列抵抗部１の抵抗１ａ〜１ｆの抵抗値は等しいものとする。

まず初期状態において、電源電圧Ｖｄｄが０Ｖのとき、コンパレータは「Ｌ」レベルの信号を出力し、スイッチＭＯＳトランジスタ６はオフする。スイッチＭＯＳトランジスタ６はオフされているので、接続中点から、Ｖｄｄ／２の中点電圧が発生することになる。
電源が投入されると、電源電圧は上昇してゆく。それに伴って、抵抗１ｃ及び１ｄの中点電圧も上昇する。この中点電圧が基準電圧Ｖｒｅｆより高くなると、コンパレータの出力は「Ｈ」レベルとなる。コンパレータ３の出力は、インバータ５及び６で反転され、出力端子７から「Ｈ」レベルのリセット信号が発生する。

またインバータ５の「Ｌ」レベルの出力はスイッチＭＯＳトランジスタ６のゲートに印加される。よってスイッチＭＯＳトランジスタはオンされる。オン状態となったスイッチＭＯＳトランジスタ６のオン抵抗値は抵抗１ａ及び１ｂの値に比べ微小であるため、電源電圧Ｖｄｄが抵抗１ｂ及び１ｃの接続中点に印加されると見なすことができる。電源電圧Ｖｄｄは抵抗１ｃ〜１ｆの４個の抵抗によって分割されることとなり、抵抗１ｃ及び１ｄの接続中点の電圧は３Ｖｄｄ／４になる。

このように、コンパレータ３の出力が「Ｌ」レベルから「Ｈ」レベルへと変化する時点で、抵抗１ｃ及び１ｄの中点電圧がＶｄｄ／２から３Ｖｄｄ／４に変化し、高くなる。言い換えれば、見かけ上、基準電圧Ｖｒｅｆが低くなったことになる。その結果、リセット信号が発生した後、電源電圧が変動しても、リセット信号の誤発生を禁止することができる。
特開平５−４８０１４号公報

ところで、従来回路において、リセット信号発生回路の低電力化を実現しようとする場合、リセット信号発生回路において抵抗１ａ〜１ｆの影響が大きく、よってそれらの抵抗値を大きくするとよい。従来回路においては、主にポリ抵抗など抵抗値がＫΩ程度の抵抗が用いられるが、低電力化を実現するためにはＭΩ程度の抵抗が必要である。一方、リセット信号発生回路は、マイクロコンピュータと共に、ＩＣ化されて、使用される。一般に、ＩＣ化すると、抵抗値の大きい抵抗の面積は大きくなる。よって、従来回路において、低電力化を考えると、ポリ抵抗の面積を大きくする必要があり、結果としてＩＣチップの面積を肥大化させる問題があった。

この問題を解決するため、抵抗１ａ〜１ｆにＭＯＳ型のトランジスタや拡散抵抗など、単位面積あたりの抵抗値の大きなデバイスを用いることも考えられる。しかし、リセット信号発生回路の仕様を満足させるため、抵抗としてのＭＯＳトランジスタ又は拡散抵抗と、スイッチＭＯＳトランジスタ６のインピーダンスとが、必ずしも一致するとは限らず、その場合スイッチＭＯＳトランジスタ６のオン及びオフ状態の切替による抵抗分圧の変化が小さくなる。リセット信号発生後、抵抗１ｃ及び１ｄの中点電圧は十分高くならず、つまり見かけ上基準電圧が十分に低くならない。よって電源電圧の変動に対して、リセット信号が誤発生する可能性がある。本発明の目的は、リセット信号の誤発生を防止しながら、ＩＣ化した場合のチップ面積を小さくすることと、低消費電力化することにある。

本発明によるヒステリシスコンパレータは、電源電圧を分割する複数の抵抗から成り、第１中点電圧と、前記第１中点電圧より高い第２中点電圧を発生する直列抵抗部と、前記第１中点電圧と基準電圧とを比較する第１のコンパレータと、前記第２中点電圧と基準電圧とを比較する第２のコンパレータと、前記第１コンパレータ出力が印加されるリセット端子、前記第２コンパレータの出力が印加されるクロック端子を有するフリップフロップと、を具備することを特徴とする。

また本発明によるリセット信号発生回路は、前記フリップフロップの出力をリセット信号とすることを特徴とする。

また本発明によるその他のヒステリシスコンパレータは、電源電圧を分割する複数の抵抗から成り、第１中点電圧と、前記第１中点電圧より高い第２中点電圧を発生する直列抵抗部と、前記第１中点電圧と基準電圧とを比較する第１のコンパレータと、前記第２中点電圧と基準電圧とを比較する第２のコンパレータと、前記第１及び第２コンパレータの出力信号が印加されるオアゲートと、前記第１及び第２コンパレータの出力信号が印加されるアンドゲートと、前記アンドゲートの出力信号が印加されるクロック端子、前記オアゲートの出力信号が印加されるリセット端子を有するフリップフロップ回路と、を具備することを特徴とする。

また本発明によるその他のリセット信号発生回路は、前記フリップフロップの出力をリセット信号とすることを特徴とする。

本発明の第１実施例及び第２実施例は、リセット信号の誤発生を防止しながら、ＩＣ化した場合のチップ面積を小さくすることと、低消費電力化することを同時に実現する。よって電源に電池を用いる電子機器などにおいても使用可能な、低消費電力でチップ面積の小さなリセット信号回路を提供することが可能となる。

更に第２実施例によっては、第１実施例の課題であった、電源投入時において、直列抵抗部の２つの中点電圧が逆転した場合に発生する不良動作が防止される。したがって第２実施例によって、電源電圧の変動に対し、より安定的なリセット回路を提供することが可能となる。

図１は本発明の第１実施例によるリセット信号発生回路を示す回路ブロック図である。図１において、１１は電源電圧Ｖｄｄと接地電圧間に直列に接続された複数のＭＯＳトランジスタ１１ａ〜１１ｆからなる直列抵抗部、１２は基準電位Ｖｒｅｆを発生する基準電圧源、１３はＭＯＳトランジスタ１１ｃ及び１１ｄの接続中点の電圧と基準電圧Ｖｒｅｆとを比較するコンパレータ、１４はＭＯＳトランジスタ１１ｂ及び１１ｃの接続中点の電圧と基準電圧Ｖｒｅｆとを比較するコンパレータ、１５はコンパレータ１３の出力端子をクロック端子に、コンパレータ１４の出力端子をリセット端子に接続するＤフリップフロップ、１６はＤフリップフロップの出力信号をリセット信号として次段に出力する出力端子である。ここで図１においては、直列抵抗部がＭＯＳトランジスタ１１ａ〜１１ｆの６個の等しい抵抗値を持つＭＯＳトランジスタから成るものとする。但し、ＭＯＳトランジスタの個数および各々の抵抗値は状況に応じ、任意に設定してよい。また、拡散抵抗などの単位面積あたりの抵抗値の大きなデバイスを用いることも可能である。

まず初期状態において、電源電圧Ｖｄｄが０Ｖのとき、コンパレータ１３および１４は「Ｌ」レベルの信号を出力する。よって、Ｄフリップフロップ１５のクロック端子及びリセット端子に「Ｌ」レベルの信号が印加されるため、Ｄフリップフロップ１５のＱ端子から「Ｌ」レベルの信号が出力される。

電源が投入されると、ＭＯＳトランジスタ１１ｂ及び１１ｃ、１１ｃ及び１１ｄにそれぞれ２Ｖｄｄ／３及び１／２Ｖｄｄの中点電圧が発生する。電源電圧が上昇すると、まずコンパレータ１４においてＭＯＳトランジスタ１１ｂ及び１１ｃの中点電圧が基準電圧Ｖｒｅｆより高くなり、コンパレータ１４から「Ｈ」レベルの信号が発生し、Ｄフリップフロップ１５のリセット端子に印加される。しかし、Ｄフリップフロップ１５のリセット端子は、コンパレータ１４の出力の立下りに応じてリセットされる端子であるため、Ｄフリップフロップ１５のＱ端子から出力される信号は「Ｌ」レベルである。Ｄフリップフロップ１５のＱ端子から出力された信号は、出力端子１６から「Ｌ」レベルの信号として出力される。

更に電源電圧Ｖｄｄが上昇し、１１ｃ及び１１ｄの中点電圧が基準電圧Ｖｒｅｆより高くなり、コンパレータ１３から「Ｈ」レベルの信号が発生し、Ｄフリップフロップ１５のクロック端子に印加される。コンパレータ１３の出力信号に応じて、Ｄフリップフロップ１５のＱ端子からは「Ｈ」レベルの信号が出力される。その為、出力信号１６からリセット信号が発生することになる。

次に、電源電圧が所望の電圧から低下する場合を説明する。まず、電源電圧Ｖｄｄが低下すると、ＭＯＳトランジスタ１１ｃ及び１１ｄの中点電圧が基準電圧Ｖｒｅｆより低くなる。よって、コンパレータ１３の出力信号は「Ｈ」レベルから「Ｌ」レベルの信号となる。Ｄフリップフロップ１５のクロック端子は、コンパレータ１３の出力信号の立ち下がりに応答するものではないので、Ｄフリップフロップ１５はそのまま「Ｈ」レベルの出力信号を発生する。更に電源電圧Ｖｄｄが低下し、ＭＯＳトランジスタ１１ｂ及び１１ｃの中点電圧が基準電圧Ｖｒｅｆより低くなり、コンパレータ１４の出力信号は「Ｈ」レベルから「Ｌ」レベルになり、Ｄフリップフロップ１５はリセットされ、「Ｌ」レベルの信号がＤフリップフロップ１５から出力される。したがって、電源電圧Ｖｄｄが低下する場合は、ＭＯＳトランジスタ１１ｂ及び１１ｃの中点電圧が基準電圧Ｖｒｅｆより低くなる時点で、フリップフロップ１５のＱ端子の信号が「Ｌ」レベルに変化する。

このように、電源投入により電源電圧Ｖｄｄが上昇する場合は、ＭＯＳトランジスタ１１ｃ及び１１ｄの中点電圧が基準電圧Ｖｒｅｆより高くなる時点でリセット信号が発生し、電源電圧Ｖｄｄが低下する場合には、ＭＯＳトランジスタ１１ｂ及び１１ｃの中点電圧が基準電圧Ｖｒｅｆより低くなる時点で、リセット信号が停止する。図１によればリセット信号を停止させる閾値は、リセット信号を発生させる閾値より低くなる。その結果、リセット信号が発生した後、電源電圧Ｖｄｄが変動しても、リセット信号の誤発生を防止することができる。また、低消費電力化のため、直列抵抗部にＭＯＳトランジスタや拡散抵抗を用いた場合でも、従来のような直列抵抗の接続を切り換える構成を使わないので、リセット信号の発生・停止を決める閾値を確実に設定できる。

図２は本発明の第２の実施家の形態を示す図である。図２は図１に、コンパレータ１３及び１４の出力信号を入力とし、出力をＤフリップフロップ１５のクロック端子に印加するアンドゲート１７、コンパレータ１３及び１４の出力信号を入力とし、出力をＤフリップフロップ１５のリセット端子に印加するオアゲート１８を付加したことを特徴とする。
電源投入後に電源電圧Ｖｄｄが上昇すると、先にコンパレータ１４の出力信号が「Ｈ」レベルになり。アンドゲート１７に印加される。アンドゲート１７において、コンパレータ１３の出力信号は「Ｌ」レベルなので、アンドゲート１７の出力信号は「Ｌ」レベルのままである。一方、コンパレータ１４の出力信号はオアゲート１８を介して、Ｄフリップフロップ１５のリセット端子に印加される。

しかし、Ｄフリップフロップ１５はオアゲート１８の出力に応答せず、その出力信号は「Ｌ」レベルのままである。さらに電源電圧Ｖｄｄが上昇し、コンパレータ１３の出力が「Ｈ」レベルになると、アンドゲート１７の出力信号は「Ｈ」レベルになり、Ｄフリップフロップ１５の出力も「Ｈ」レベルになる。よって、出力端子１６からリセット信号が発生する。またコンパレータ１３の出力信号はオアゲート１８にも印加される。オアゲート１８の出力信号は既に「Ｈ」レベルになっているので、コンパレータ１３の出力信号が「Ｈ」レベルになっても、オアゲート１８の出力は変化しない。

第１実施例において、電源投入後に電源電圧Ｖｄｄが上昇する際に、コンパレータ１３がコンパレータ１４より先のタイミングで「Ｈ」レベルの信号を発生することがある。このような場合、先にコンパレータ１３の出力信号が発生すると、コンパレータ１３の出力信号はオアゲート１８を介してＤフリップフロップ１５のリセット端子に印加される。

しかし、Ｄフリップフロップ１５はオアゲート１８の出力に応答せず、リセット状態とならない。また、コンパレータ１３の出力信号はアンドゲート１７に印加されるが、コンパレータ１４の出力レベルは「Ｌ」レベルなので、アンドゲート１７の出力信号は「Ｌ」レベルである。続いて、コンパレータ１４の出力信号が「Ｈ」レベルとなると、アンドゲート１７の出力は「Ｈ」レベルになり、Ｄフリップフロップ１５の出力は「Ｈ」レベルになり、リセット信号が発生する。よって、コンパレータ１３及び１４の出力タイミングが正常時と比べ逆になっても、コンパレータ１４の出力変化に応答して、リセット信号を発生する。

次に電源電圧Ｖｄｄが所望の電圧が確保されたレベルから低下する場合を説明する。まず正常な状態では、まずコンパレータ１３の出力が「Ｌ」レベルになる。コンパレータ１３の出力変化に応じて、アンドゲート１７は「Ｌ」レベルに変化し、オアゲート１８の出力は「Ｈ」レベルのままである。よって、Ｄフリップフロップ１５の出力レベルは変わらない。続いて、コンパレータ１４の出力が「Ｌ」レベルに変化すると、オアゲート１８の出力が「Ｌ」に変化し、Ｄフリップフリップ１５はリセットされる。よって、出力端子１６から出力されていたリセット信号は停止する。

次に異常状態では先にコンパレータ１４の出力が「Ｌ」に変化する。その変化に応答して、アンドゲート１７の出力は「Ｌ」レベルになり、オアゲート１８の出力は「Ｈ」レベルのままになるので、Ｄフリップフロップ１５の状態は変化しない。更に、コンパレータ１３の出力が「Ｌ」に変化すると、オアゲート１８のみの出力が「Ｌ」レベルになり、Ｄフリップフロップ１５はリセットされる。そのため、Ｄフリップフロップ１５の出力は「Ｌ」レベルになり、リセット信号の発生は停止する。この場合も、コンパレータ１３及び１４の出力が変化するタイミングが、正常状態と比べ逆になっても、確実にコンパレータ１４の出力変化で、リセット信号を停止させることができる。このように、異常状態でも、リセット信号を停止させる閾値を、リセット信号を発生させる閾値より低くできるので電源電圧の変動に起因するリセット信号の誤発生を防止できる。

以上説明したように本発明の第１実施例及び第２実施例は、リセット信号の誤発生を防止しながら、ＩＣ化した場合のチップ面積を小さくすることと、低消費電力化することを同時に実現する。よって電源に電池を用いる電子機器などにおいても使用可能な、低消費電力でチップ面積の小さなリセット信号回路を提供することが可能となる。更に第２実施例によっては、第１実施例の問題であった、コンパレータの不良動作が解消される。したがって第２実施例によって、電源電圧の変動に対し、更に安定的なリセット回路を提供することが可能となる。

本発明のリセット信号発生回路を示す回路図である。 本発明のリセット信号発生回路を示す他の回路図である。 従来のリセット信号発生回路を示す回路図である。

符号の説明

１ａ〜１ｆ 抵抗
２ 基準電圧源
３ コンパレータ
４ インバータ
５ インバータ
６ スイッチＭＯＳトランジスタ
７ 出力端子
１１ａ〜１１ｆ ＭＯＳトランジスタ
１２ 基準電圧源
１３ コンパレータ
１４ コンパレータ
１５ Ｄフリップフロップ
１６ 出力信号
１７ アンドゲート
１８ オアゲート

Claims (4)

1. 電源電圧を分割する複数の抵抗から成り、第１中点電圧と、前記第１中点電圧より高い第２中点電圧を発生する直列抵抗部と、
   前記第１中点電圧と基準電圧とを比較する第１のコンパレータと、
   前記第２中点電圧と基準電圧とを比較する第２のコンパレータと、
   前記第１コンパレータ出力が印加されるリセット端子、前記第２コンパレータの出力が印加されるクロック端子を有するフリップフロップと、
   を具備することを特徴とするヒステリシスコンパレータ
2. 前記フリップフロップの出力をリセット信号とする請求項１記載のリセット信号発生回路
3. 電源電圧を分割する複数の抵抗から成り、第１中点電圧と、前記第１中点電圧より高い第２中点電圧を発生する直列抵抗部と、
   前記第１中点電圧と基準電圧とを比較する第１のコンパレータと、
   前記第２中点電圧と基準電圧とを比較する第２のコンパレータと、
   前記第１及び第２コンパレータの出力信号が印加されるオアゲートと、
   前記第１及び第２コンパレータの出力信号が印加されるアンドゲートと、
   前記アンドゲートの出力信号が印加されるクロック端子、前記オアゲートの出力信号が印加されるリセット端子を有するフリップフロップ回路と、
   を具備することを特徴とするヒステリシスコンパレータ
4. 前記フリップフロップの出力をリセット信号とする請求項３記載のリセット信号発生回路