KR100662689B1

KR100662689B1 - 히스테리시스 콤퍼레이터 및 그것을 이용한 리세트 신호발생 회로

Info

Publication number: KR100662689B1
Application number: KR1020050102388A
Authority: KR
Inventors: 히로야 야마모또; 마사히로 우메와까; 신지 오스기
Original assignee: 산요덴키가부시키가이샤
Priority date: 2004-10-28
Filing date: 2005-10-28
Publication date: 2007-01-02
Also published as: CN1767386A; TWI307220B; JP2006129073A; US20060091924A1; KR20060052325A; US7271636B2; TW200618479A

Abstract

전원에 전지를 이용하는 전자 기기 등에 사용해도, 리세트 신호를 오발생하지 않는, 저소비 전력이며 칩 면적이 작은 리세트 신호 회로를 제공한다. 전원 전압 Vdd를 직렬 저항부(11)에 의해 분할하고, 제1 중점 전압과, 제1 중점 전압보다 높은 제2 중점 전압을 발생시킨다. 2개의 콤퍼레이터에 의해 제1 중점 전압과 기준 전압 Vref, 및, 제2 중점 전압과 기준 전압 Vref를 비교한다. 양 콤퍼레이터의 출력을 플립플롭(15)의 리세트 단자 및 클럭 단자에 인가한다. 이상의 구성에 따르면, 전원 전압 Vdd가 상승하는 경우와 저하하는 경우에서, 리세트 신호가 발생 또는 정지하는 타이밍이 서로 다르다. 그 결과, 전원 전압 Vdd의 변동에 의한 리세트 신호의 오발생을 방지할 수 있다.

콤퍼레이터, 플립플롭, 리세트 신호, 기준 전압, 중점 전압, 클럭 단자, 인버터

Description

히스테리시스 콤퍼레이터 및 그것을 이용한 리세트 신호 발생 회로{HYSTERISIS COMPARATOR AND RESET SIGNAL GENERATING CIRCUIT USING THE SAME}

도 1은 본 발명의 리세트 신호 발생 회로를 도시하는 회로도.

도 2는 본 발명의 리세트 신호 발생 회로를 도시하는 다른 회로도.

도 3은 종래의 리세트 신호 발생 회로를 도시하는 회로도.

<도면의 주요 부분에 대한 부호의 설명>

1a∼1f : 저항

2 : 기준 전압원

3 : 콤퍼레이터

4 : 인버터

5 : 인버터

6 : 스위치 MOS 트랜지스터

7 : 출력 단자

11a∼11f : MOS 트랜지스터

12 : 기준 전압원

13 : 콤퍼레이터

14 : 콤퍼레이터

15 : D 플립플롭

16 : 출력 단자

17 : AND 게이트

18 : OR 게이트

[특허 문헌1] 일본 특개평5-48014호 공보

본 발명은, 마이크로컴퓨터 등의 리세트 신호 발생 회로 및 리세트 신호 발생 회로 내부에 이용되는 히스테리시스 콤퍼레이터에 관한 것이다.

통상적으로, 제어부에 마이크로컴퓨터를 사용한 각종 전자 기기 등에서는, 전원 투입 시의 이상 동작을 방지하기 위해, 전원 투입 시에, 그 동작을 리세트시키는 리세트 신호를 마이크로컴퓨터에 공급하여, 항상 일정한 상태로 마이크로컴퓨터를 기동시킬 필요가 있다. 따라서 전원 투입 시부터 상승하는 전원 전압과 소정의 기준 전압을 비교하여, 전원 전압이 기준 전압 이상으로 될 때에 「H」 레벨의 신호를 발생하는 콤퍼레이터를 리세트 신호 발생 회로로서 이용하였다.

그러나, 전원에 전지를 이용하는 전자 기기 등에서는, 전원 투입 시의 전압이 충분히 상승하지 않고, 흔들리는 경우가 있다. 콤퍼레이터에 인가되는 전원 전압이 기준 전압의 근방에서 상하하여, 리세트 신호 발생 회로로부터 「H」 레벨의 신호와 「L」 레벨의 신호가 반복하여 발생한다. 따라서, 리세트 신호가 반복하여 발생하게 되어, 마이크로컴퓨터의 리세트가 정해지지 않았다. 종래에는, 상기 오동작을 방지할 목적으로, 리세트 신호 발생 회로 내에, 전원 전압에 대하여 히스테리시스 특성을 갖는 콤퍼레이터 회로가 사용되었다.

도 3은 종래, 사용되고 있는 히스테리시스 특성을 갖는 콤퍼레이터 회로의 구성을 도시하는 회로 블록도이다. 도 3에서, 참조 부호 1은 전원 전압 Vdd와 접지 전압 사이에 직렬로 접속된 저항(1a∼1f)으로 이루어지는 직렬 저항부, 참조 부호 2는 기준 전압 Vref를 발생하는 기준 전압원, 참조 부호 3은 저항(1c, 1d)의 접속 중점의 전압과 기준 전압 Vref를 비교하는 콤퍼레이터, 참조 부호 4는 콤퍼레이터(3)의 출력을 반전하는 인버터, 참조 부호 5는 인버터(4)의 출력을 반전하는 인버터, 참조 부호 6은 저항(1a, 1b)과 병렬로 접속되어, 콤퍼레이터(3)의 반전 출력에 의해 온·오프되는 스위치 MOS 트랜지스터, 참조 부호 7은 인버터(5)의 출력을 리세트 신호로서 다음 단에 출력하는 출력 단자이다. 여기서 도 2는 직렬 저항부(1)의 저항(1a∼1f)의 저항값은 동일한 것으로 한다.

우선 초기 상태에서, 전원 전압 Vdd가 0V일 때, 콤퍼레이터는 「L」 레벨의 신호를 출력하고, 스위치 MOS 트랜지스터(6)는 오프한다. 스위치 MOS 트랜지스터(6)는 오프되어 있기 때문에, 접속 중점으로부터, Vdd/2의 중점 전압이 발생하게 된다. 전원이 투입되면, 전원 전압은 상승해 간다. 그에 수반하여, 저항(1c, 1d)의 중점 전압도 상승한다. 이 중점 전압이 기준 전압 Vref보다 높아지면, 콤퍼레이터의 출력은 「H」레벨로 된다. 콤퍼레이터(3)의 출력은, 인버터(4, 5)에서 반 전되며, 출력 단자(7)로부터 「H」 레벨의 리세트 신호가 발생한다.

또한 인버터(5)의 「L」 레벨의 출력은 스위치 MOS 트랜지스터(6)의 게이트에 인가된다. 따라서 스위치 MOS 트랜지스터는 온된다. 온 상태로 된 스위치 MOS 트랜지스터(6)의 온 저항값은 저항(1a, 1b)의 값에 비해 미소하기 때문에, 전원 전압 Vdd가 저항(1b, 1c)의 접속 중점에 인가되는 것으로 간주할 수 있다. 전원 전압 Vdd는 저항(1c∼1f)의 4개의 저항에 의해 분할되게 되어, 저항(1c, 1d)의 접속 중점의 전압은 3Vdd/4로 된다.

이와 같이, 콤퍼레이터(3)의 출력이 「L」 레벨로부터 「H」 레벨로 변화되는 시점에서, 저항(1c, 1d)의 중점 전압이 Vdd/2로부터 3Vdd/4로 변화되어, 높아진다. 다시 말하면, 외관상, 기준 전압 Vref가 낮아지게 된다. 그 결과, 리세트 신호가 발생한 후, 전원 전압이 변동해도, 리세트 신호의 오발생을 금지할 수 있다.

그런데, 종래 회로에서, 리세트 신호 발생 회로의 저전력화를 실현하고자 하는 경우, 리세트 신호 발생 회로에서 저항(1a∼1f)의 영향이 크고, 따라서 이들 저항값을 크게 하면 된다. 종래 회로에서는, 주로 폴리실리콘 저항 등 저항값이 KΩ 정도인 저항이 이용되지만, 저전력화를 실현하기 위해서는 MΩ 정도의 저항이 필요하다. 한편, 리세트 신호 발생 회로는, 마이크로컴퓨터와 함께, IC화되어 사용된다. 일반적으로, IC화되면, 저항값이 큰 저항의 면적은 커진다. 따라서, 종래 회로에서, 저전력화를 생각하면, 폴리실리콘 저항의 면적을 크게 할 필요가 있으며, 결과로서 IC 칩의 면적을 비대화시키는 문제가 있었다.

이 문제를 해결하기 위해, 저항(1a∼1f)에 MOS형의 트랜지스터나 확산 저항 등, 단위 면적당의 저항값이 큰 디바이스를 이용하는 것도 생각된다. 그러나, 리세트 신호 발생 회로의 사양을 만족시키기 위해, 저항으로서의 MOS 트랜지스터 또는 확산 저항과, 스위치 MOS 트랜지스터(6)의 임피던스가, 반드시 일치한다고는 할 수 없으며, 그 경우 스위치 MOS 트랜지스터(6)의 온 및 오프 상태의 절환에 의한 저항분압의 변화가 작아진다. 리세트 신호 발생 후, 저항(1c, 1d)의 중점 전압은 충분히 높아지지 않으며, 즉 외관상 기준 전압이 충분히 낮아지지 않는다. 따라서 전원 전압의 변동에 대하여, 리세트 신호가 오발생할 가능성이 있다. 본 발명의 목적은, 리세트 신호의 오발생을 방지하면서, IC화한 경우의 칩 면적을 작게 하는 것과, 저소비 전력화하는 것에 있다.

본 발명에 따른 히스테리시스 콤퍼레이터는, 전원 전압을 분할하는 복수의 저항으로 이루어지며, 제1 중점 전압과, 상기 제1 중점 전압보다 높은 제2 중점 전압을 발생하는 직렬 저항부와, 상기 제1 중점 전압과 기준 전압을 비교하는 제1 콤퍼레이터와, 상기 제2 중점 전압과 기준 전압을 비교하는 제2 콤퍼레이터와, 상기 제1 콤퍼레이터의 출력이 인가되는 클럭 단자, 상기 제2 콤퍼레이터의 출력이 인가되는 리세트 단자를 갖는 플립플롭을 구비하는 것을 특징으로 한다.

또한 본 발명에 따른 리세트 신호 발생 회로는, 상기 플립플롭의 출력을 리세트 신호로 하는 것을 특징으로 한다.

또한 본 발명에 따른 그 밖의 히스테리시스 콤퍼레이터는, 전원 전압을 분할 하는 복수의 저항으로 이루어지며, 제1 중점 전압과, 상기 제1 중점 전압보다 높은 제2 중점 전압을 발생하는 직렬 저항부와, 상기 제1 중점 전압과 기준 전압을 비교하는 제1 콤퍼레이터와, 상기 제2 중점 전압과 기준 전압을 비교하는 제2 콤퍼레이터와, 상기 제1 및 제2 콤퍼레이터의 출력 신호가 인가되는 OR 게이트와, 상기 제1 및 제2 콤퍼레이터의 출력 신호가 인가되는 AND 게이트와, 상기 AND 게이트의 출력 신호가 인가되는 클럭 단자, 상기 OR 게이트의 출력 신호가 인가되는 리세트 단자를 갖는 플립플롭 회로를 구비하는 것을 특징으로 한다.

또한 본 발명에 따른 그 밖의 리세트 신호 발생 회로는, 상기 플립플롭의 출력을 리세트 신호로 하는 것을 특징으로 한다.

<실시예>

도 1은 본 발명의 제1 실시예에 따른 리세트 신호 발생 회로를 도시하는 회로 블록도이다. 도 1에서, 참조 부호 11은 전원 전압 Vdd와 접지 전압 사이에 직렬로 접속된 복수의 MOS 트랜지스터(11a∼11f)로 이루어지는 직렬 저항부, 참조 부호 12는 기준 전위 Vref를 발생하는 기준 전압원, 참조 부호 13은 MOS 트랜지스터(11c, 11d)의 접속 중점의 전압과 기준 전압 Vref를 비교하는 콤퍼레이터, 참조 부호 14는 MOS 트랜지스터(11b, 11c)의 접속 중점의 전압과 기준 전압 Vref를 비교하는 콤퍼레이터, 참조 부호 15는 콤퍼레이터(13)의 출력 단자를 클럭 단자에, 콤퍼레이터(14)의 출력 단자를 리세트 단자에 접속하는 D 플립플롭, 참조 부호 16은 D 플립플롭의 출력 신호를 리세트 신호로서 다음 단에 출력하는 출력 단자이다. 여기서 도 1에서는, 직렬 저항부가 MOS 트랜지스터(11a∼11f)의 6개의 동일한 저항값 을 갖는 MOS 트랜지스터로 이루어지는 것으로 한다. 단, MOS 트랜지스터의 개수 및 각각의 저항값은 상황에 따라, 임의로 설정해도 된다. 또한, 확산 저항 등의 단위 면적당의 저항값이 큰 디바이스를 이용하는 것도 가능하다.

우선 초기 상태에서, 전원 전압 Vdd가 0V일 때, 콤퍼레이터(13, 14)는 「L」 레벨의 신호를 출력한다. 따라서, D 플립플롭(15)의 클럭 단자 및 리세트 단자에 「L」 레벨의 신호가 인가되기 때문에, D 플립플롭(15)의 Q 단자로부터 「L」 레벨의 신호가 출력된다.

전원이 투입되면, MOS 트랜지스터(11b 및 11c, 11c 및 11d)에 각각 2Vdd/3 및 1/2Vdd의 중점 전압이 발생한다. 전원 전압이 상승하면, 우선 콤퍼레이터(14)에서 MOS 트랜지스터(11b, 11c)의 중점 전압이 기준 전압 Vref보다 높아져, 콤퍼레이터(14)로부터 「H」 레벨의 신호가 발생하여, D 플립플롭(15)의 리세트 단자에 인가된다. 그러나, D 플립플롭(15)의 리세트 단자는, 콤퍼레이터(14)의 출력의 하강에 따라 리세트되는 단자이기 때문에, D 플립플롭(15)의 Q 단자로부터 출력되는 신호는 「L」 레벨이다. D 플립플롭(15)의 Q 단자로부터 출력된 신호는, 출력 단자(16)로부터 「L」 레벨의 신호로서 출력된다.

또한 전원 전압 Vdd가 상승하여, 참조 전압 11c 및 11d의 중점 전압이 기준 전압 Vref보다 높아져, 콤퍼레이터(13)로부터「H」 레벨의 신호가 발생하여, D 플립플롭(15)의 클럭 단자에 인가된다. 콤퍼레이터(13)의 출력 신호에 따라, D 플립플롭(15)의 Q 단자로부터는「H」 레벨의 신호가 출력된다. 그 때문에, 출력 단자(16)로부터 리세트 신호가 발생하게 된다.

다음으로, 전원 전압이 원하는 전압으로부터 저하되는 경우를 설명한다. 우선, 전원 전압 Vdd가 저하되면, MOS 트랜지스터(11c, 11d)의 중점 전압이 기준 전압 Vref보다 낮아진다. 따라서, 콤퍼레이터(13)의 출력 신호는 「H」 레벨로부터 「L」 레벨의 신호로 된다. D 플립플롭(15)의 클럭 단자는, 콤퍼레이터(13)의 출력 신호의 하강에 응답하는 것은 아니기 때문에, D 플립플롭(15)은 그대로 「H」 레벨의 출력 신호를 발생한다. 또한 전원 전압 Vdd가 저하되고, MOS 트랜지스터(11b, 11c)의 중점 전압이 기준 전압 Vref보다 낮아져, 콤퍼레이터(14)의 출력 신호는 「H」 레벨로부터 「L」 레벨이 되며, D 플립플롭(15)은 리세트되어, 「L」 레벨의 신호가 D 플립플롭(15)으로부터 출력된다. 따라서, 전원 전압 Vdd가 저하되는 경우에는, MOS 트랜지스터(11b, 11c)의 중점 전압이 기준 전압 Vref보다 낮아지는 시점에서, 플립플롭(15)의 Q 단자의 신호가 「L」 레벨로 변화된다.

이와 같이, 전원 투입에 의해 전원 전압 Vdd가 상승하는 경우에는, MOS 트랜지스터(11c, 11d)의 중점 전압이 기준 전압 Vref보다 높아지는 시점에서 리세트 신호가 발생하고, 전원 전압 Vdd가 저하되는 경우에는, MOS 트랜지스터(11b, 11c)의 중점 전압이 기준 전압 Vref보다 낮아지는 시점에서, 리세트 신호가 정지한다. 도 1에 따르면 리세트 신호를 정지시키는 임계값은, 리세트 신호를 발생시키는 임계값보다 낮아진다. 그 결과, 리세트 신호가 발생한 후, 전원 전압 Vdd가 변동해도, 리세트 신호의 오발생을 방지할 수 있다. 또한, 저소비 전력화를 위해, 직렬 저항부에 MOS 트랜지스터나 확산 저항을 이용한 경우라도, 종래와 같은 직렬 저항의 접속을 절환하는 구성을 사용하지 않기 때문에, 리세트 신호의 발생·정지를 정하는 임계값을 확실하게 설정할 수 있다.

도 2는 본 발명의 제2 실시 형태를 도시하는 도면이다. 도 2는 도 1에, 콤퍼레이터(13, 14)의 출력 신호를 입력으로 하고, 출력을 D 플립플롭(15)의 클럭 단자에 인가하는 AND 게이트(17), 콤퍼레이터(13, 14)의 출력 신호를 입력으로 하며, 출력을 D 플립플롭(15)의 리세트 단자에 인가하는 OR 게이트(18)를 부가한 것을 특징으로 한다. 전원 투입 후에 전원 전압 Vdd가 상승하면, 먼저 콤퍼레이터(14)의 출력 신호가 「H」 레벨로 되어, AND 게이트(17)에 인가된다. AND 게이트(17)에서, 콤퍼레이터(13)의 출력 신호는 「L」 레벨이기 때문에, AND 게이트(17)의 출력 신호는 「L」 레벨 그대로이다. 한편, 콤퍼레이터(14)의 출력 신호는 OR 게이트(18)를 통해, D 플립플롭(15)의 리세트 단자에 인가된다.

그러나, D 플립플롭(15)은 OR 게이트(18)의 출력에 응답하지 않으며, 그 출력 신호는 「L」 레벨 그대로이다. 또한 전원 전압 Vdd가 상승하여, 콤퍼레이터(13)의 출력이 「H」 레벨로 되면, AND 게이트(17)의 출력 신호는 「H」 레벨로 되며, D 플립플롭(15)의 출력도 「H」 레벨로 된다. 따라서, 출력 단자(16)로부터 리세트 신호가 발생한다. 또한 콤퍼레이터(13)의 출력 신호는 OR 게이트(18)에도 인가된다. OR 게이트(18)의 출력 신호는 이미 「H」 레벨로 되어 있기 때문에, 콤퍼레이터(13)의 출력 신호가 「H」 레벨로 되어도, OR 게이트(18)의 출력은 변화되지 않는다.

제1 실시예에서, 전원 투입 후에 전원 전압 Vdd가 상승할 때에, 콤퍼레이터(13)가 콤퍼레이터(14)보다 앞의 타이밍에서 「H」 레벨의 신호를 발생하는 경우가 있다. 이러한 경우, 먼저 콤퍼레이터(13)의 출력 신호가 발생하면, 콤퍼레이터(13)의 출력 신호는 OR 게이트(18)를 통해 D 플립플롭(15)의 리세트 단자에 인가된다.

그러나, D 플립플롭(15)은 OR 게이트(18)의 출력에 응답하지 않고, 리세트 상태로 되지 않는다. 또한, 콤퍼레이터(13)의 출력 신호는 AND 게이트(17)에 인가되지만, 콤퍼레이터(14)의 출력 레벨은 「L」 레벨이기 때문에, AND 게이트(17)의 출력 신호는 「L」 레벨이다. 계속해서, 콤퍼레이터(14)의 출력 신호가 「H」레벨로 되면, AND 게이트(17)의 출력은 「H」 레벨로 되며, D 플립플롭(15)의 출력은 「H」 레벨로 되어, 리세트 신호가 발생한다. 따라서, 콤퍼레이터(13, 14)의 출력 타이밍이 정상시와 비교하여 역으로 되어도, 콤퍼레이터(14)의 출력 변화에 응답하여, 리세트 신호를 발생한다.

다음으로 전원 전압 Vdd가 원하는 전압이 확보된 레벨로부터 저하되는 경우를 설명한다. 우선 정상적인 상태에서는, 우선 콤퍼레이터(13)의 출력이 「L」 레벨로 된다. 콤퍼레이터(13)의 출력 변화에 따라, AND 게이트(17)는 「L」 레벨로 변화되고, OR 게이트(18)의 출력은 「H」 레벨 그대로이다. 따라서, D 플립플롭(15)의 출력 레벨은 변화되지 않는다. 계속해서, 콤퍼레이터(14)의 출력이 「L」레벨로 변화되면, OR 게이트(18)의 출력이 「L」로 변화되고, D 플립플롭(15)은 리세트된다. 따라서, 출력 단자(16)로부터 출력되었던 리세트 신호는 정지한다.

다음으로 이상 상태에서는 먼저 콤퍼레이터(14)의 출력이 「L」로 변화된다. 그 변화에 응답하여, AND 게이트(17)의 출력은 「L」 레벨로 되며, OR 게이트(18) 의 출력은 「H」 레벨 그대로로 되기 때문에, D 플립플롭(15)의 상태는 변화되지 않는다. 또한, 콤퍼레이터(13)의 출력이 「L」로 변화되면, OR 게이트(18)만의 출력이 「L」 레벨로 되어, D 플립플롭(15)은 리세트된다. 그 때문에, D 플립플롭(15)의 출력은 「L」 레벨이 되며, 리세트 신호의 발생은 정지한다. 이 경우에도, 콤퍼레이터(13, 14)의 출력이 변화되는 타이밍이, 정상 상태와 비교하여 역으로 되어도, 확실하게 콤퍼레이터(14)의 출력 변화로, 리세트 신호를 정지시킬 수 있다. 이와 같이, 이상 상태이어도, 리세트 신호를 정지시키는 임계값을, 리세트 신호를 발생시키는 임계값보다 낮게 할 수 있기 때문에 전원 전압의 변동에 기인하는 리세트 신호의 오발생을 방지할 수 있다.

이상 설명한 바와 같이, 본 발명의 제1 실시예 및 제2 실시예는, 리세트 신호의 오발생을 방지하면서, IC화한 경우의 칩 면적을 작게 하는 것과, 저소비 전력화하는 것을 동시에 실현한다. 따라서 전원에 전지를 이용하는 전자 기기 등에서도 사용 가능한, 저소비 전력이며 칩 면적이 작은 리세트 신호 회로를 제공하는 것이 가능하게 된다. 또한 제2 실시예에 의해서는, 제1 실시예의 문제이었던, 콤퍼레이터의 불량 동작이 해소된다. 따라서 제2 실시예에 의해, 전원 전압의 변동에 대하여, 더욱 안정적인 리세트 회로를 제공하는 것이 가능하게 된다.

본 발명의 제1 실시예 및 제2 실시예는, 리세트 신호의 오발생을 방지하면서, IC화한 경우의 칩 면적을 작게 하는 것과, 저소비 전력화하는 것을 동시에 실현한다. 따라서 전원에 전지를 이용하는 전자 기기 등에서도 사용 가능한, 저소비 전력이며 칩 면적이 작은 리세트 신호 회로를 제공하는 것이 가능하게 된다.

또한 제2 실시예에 의해서는, 제1 실시예의 과제이었던, 전원 투입 시에 있어서, 직렬 저항부의 2개의 중점 전압이 역전된 경우에 발생하는 불량 동작이 방지된다. 따라서 제2 실시예에 의해, 전원 전압의 변동에 대하여, 보다 안정적인 리세트 회로를 제공하는 것이 가능하게 된다.

Claims

전원 전압을 분할하는 복수의 저항으로 이루어지며, 제1 중점 전압과, 상기 제1 중점 전압보다 높은 제2 중점 전압을 발생하는 직렬 저항부와,

상기 제1 중점 전압과 기준 전압을 비교하는 제1 콤퍼레이터와,

상기 제2 중점 전압과 기준 전압을 비교하는 제2 콤퍼레이터와,

상기 제1 콤퍼레이터의 출력이 인가되는 클럭 단자, 상기 제2 콤퍼레이터의 출력이 인가되는 리세트 단자를 갖는 플립플롭

을 구비하는 것을 특징으로 하는 히스테리시스 콤퍼레이터.
상기 플립플롭의 출력을 리세트 신호로 하는 제1항의 히스테리시스 콤퍼레이터를 이용한 리세트 신호 발생 회로.
전원 전압을 분할하는 복수의 저항으로 이루어지며, 제1 중점 전압과, 상기 제1 중점 전압보다 높은 제2 중점 전압을 발생하는 직렬 저항부와,

상기 제1 중점 전압과 기준 전압을 비교하는 제1 콤퍼레이터와,

상기 제2 중점 전압과 기준 전압을 비교하는 제2 콤퍼레이터와,

상기 제1 및 제2 콤퍼레이터의 출력 신호가 인가되는 OR 게이트와,

상기 제1 및 제2 콤퍼레이터의 출력 신호가 인가되는 AND 게이트와,

상기 AND 게이트의 출력 신호가 인가되는 클럭 단자, 상기 OR 게이트의 출력 신호가 인가되는 리세트 단자를 갖는 플립플롭 회로

를 구비하는 것을 특징으로 하는 히스테리시스 콤퍼레이터.
상기 플립플롭의 출력을 리세트 신호로 하는 제3항의 히스테리시스 콤퍼레이터를 이용한 리세트 신호 발생 회로.