CN110708048B - 迟滞比较器电路 - Google Patents

Abstract

本发明公开一种迟滞比较器电路，其中，该迟滞比较器电路包括第一比较器、第二比较器、反相器、RS触发器、第一阻抗器、第二阻抗器、第三阻抗器、第四阻抗器、第五阻抗器、第六阻抗器、第七阻抗器、第八阻抗器；反相器，用于根据第一比较器的输出，以控制输出至RS触发器的电平信号；RS触发器，用于根据反相器和第二比较器的输出电平信号，以调节比较器电路的迟滞电压值。本发明技术方案解决了迟滞比较器电路中迟滞电压值的自由调节。

Description

迟滞比较器电路

技术领域

本发明涉及集成电路技术领域，特别涉及一种迟滞比较器电路。

背景技术

比较器是集成电路中一种常用的电路模块。目前越来越多的应用领域采用差分输入，特别是对传感器电桥等应用，此电路模块在集成电路中需要作为一个开关的作用，当外部施加如压力、磁场等达到阈值时，开关的状态由导通变为关断或由关断变为导通。由于外部作用的不稳定或是抖动，导致在临近状态会产生毛刺或亚稳态，对后续电路造成较大的影响。

而目前的迟滞比较器大多是单端输入/单端输出，无法满足差分的应用；且由于差分输入的比较器架构，也无法满足现在多样性的应用。

发明内容

本发明的主要目的是提出一种迟滞比较器电路，旨在解决迟滞比较器电路中迟滞电压值的自由调节。

为实现上述目的，本发明提出的迟滞比较器电路，所述迟滞比较器电路包括第一比较器、第二比较器、反相器、RS触发器、第一阻抗器、第二阻抗器、第三阻抗器、第四阻抗器、第五阻抗器、第六阻抗器、第七阻抗器、第八阻抗器；

所述迟滞比较器电路具有差分输入正端、差分输入负端、参考电压端及输出端，所述第一阻抗器的第一端和所述第五阻抗器的第一端的公共端为所述迟滞比较器电路的差分输入正端，所述第四阻抗器的第一端和所述第八阻抗器的第一端的公共端为所述迟滞比较器电路的差分输入负端，所述第二阻抗器的第一端和所述第七阻抗器的第一端的公共端为所述迟滞比较器电路的参考电压端，所述第三阻抗器的第一端和所述第六阻抗器的第一端的公共端接地，所述第一阻抗器的第二端和所述第二阻抗器的第二端的公共端与第一比较器的正输入端连接，所述第三阻抗器的第二端和所述第四阻抗器的第二端的公共端与所述第一比较器的负输入端连接，所述第五阻抗器的第二端和所述第六阻抗器的第二端的公共端与所述第二比较器的正输入端连接，所述第七阻抗器的第二端和所述第八阻抗器的第二端的公共端与所述第二比较器的负输入端连接，所述第一比较器的输出端与所述反相器的输入端连接，所述反相器的输出端与所述RS触发器的R端连接，所述第二比较器的输出端与所述RS触发器的S端连接，所述RS触发器的Q端为所述迟滞比较器的输出端；

所述反相器，用于根据所述第一比较器的输出，以控制输出至所述RS触发器的电平信号；

所述RS触发器，用于根据所述反相器和所述第二比较器的输出电平信号，以调节所述比较器电路的迟滞电压值。

可选地，所述RS触发器为或非门RS触发器。

可选地，所述或非门RS触发器具有第一或门、第二或门、第一非门及第二非门；

所述第一或门的输入端和所述第二非门的输出端的公共端为所述或非门RS触发器的R端，所述第二或门的输入端和所述第一非门的输出端的公共端为所述或非门RS触发器的S端，所述第一或门的输出端与所述第一非门的输入端连接，所述第一非门的输出端为所述或非门RS触发器的输出端。

可选地，所述第一比较器和所述第二比较器为基于非补偿运算放大器的开环比较器。

可选地，所述反相器为TTL非门反相器。

可选地，所述第一阻抗器、所述第二阻抗器、所述第三阻抗器、所述第四阻抗器、所述第五阻抗器、所述第六阻抗器、所述第七阻抗器、所述第八阻抗器均为电阻或开关电容。

可选地，所述第一阻抗器、所述第二阻抗器、所述第三阻抗器、所述第四阻抗器、所述第五阻抗器、所述第六阻抗器、所述第七阻抗器、所述第八阻抗器的阻抗值一致。

本发明技术方案通过迟滞比较器电路包括第一比较器、第二比较器、反相器、RS触发器和多个阻抗器，迟滞比较器电路的输入端输入差分信号，通过第一比较器输出的电平信号对反相器的控制，以及第二比较器输出的电平信号，即是通过第一比较器、第二比较器和反相器对RS触发器的控制，以使得RS触发器状态的改变，实现了迟滞比较器电路的迟滞电压值自由调节，且迟滞中心在零点。相对于相关技术中迟滞比较器的单端输入/单端输出，以及相关技术中差分输入的比较器结构复杂的问题，本方案仅通过两个比较器、反相器和RS触发器的结合，在降低了迟滞比较器电路中的元器件使用，结构简单的情况下，解决了迟滞比较器电路中迟滞电压值的自由调节。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1为现有技术中迟滞比较器电路的迟滞示意图；

图2为本发明迟滞比较器电路一实施例的结构示意图；

图3为本发明迟滞比较器电路一实施例的迟滞示意图；

图4为本发明迟滞比较器电路中RS触发器一实施例的结构示意图。

附图标号说明：

标号	名称	标号	名称
				Z1	第一阻抗器	Z7	第七阻抗器
Z2	第二阻抗器	Z8	第八阻抗器
				Z3	第三阻抗器	U1	第一比较器
Z4	第四阻抗器	U2	第二比较器
				Z5	第五阻抗器	Q1	反相器
Z6	第六阻抗器	Q2	RS触发器

本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明，若本发明实施例中有涉及方向性指示（诸如上、下、左、右、前、后……），则该方向性指示仅用于解释在某一特定姿态（如附图所示）下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，若全文中出现的“和/或”的含义为，包括三个并列的方案，以 “A和/或B”为例，包括A方案，或B方案，或A和B同时满足的方案。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

本发明提出一种迟滞比较器电路，比较器是现代集成电路一种常用的电路模块。一般情况下，比较器工作的环境都是存在噪声的，当在阈值点附近时，如果比较器足够快，当输入信号存在抖动不稳定时，比较器输出端会出现亚稳态或是毛刺，对后续电路造成潜在危害。因此引入迟滞特性是必要的。迟滞是一种输入阈值是输入或输出电平的函数。当输入经过阈值时输出电平会发生变化，同时，输入阈值也会随之降低，所以在比较器的输出又一次改变状态之前输入需要回到上一阈值。如图1所示，输入从负值开始向正值变化时，输出不变为低电平，当达到正向转折阈值VTRP+时，比较器输出变为高电平；一旦输出变高，阈值转折点改变，当输入向负值方向减小时，输出保持不变为高电平，当达到负向转折阈值VTRP-时，输出改变为低电平，如此，可以很好的抑制噪声以及输入信号的抖动。

目前越来越多的应用采用差分输入，如此可以更好的抑制不相干的信号造成的干扰。而迟滞比较器大多是单端输入单端输出，无法满足差分的应用；可以做成差分输入的比较器架构又无法使迟滞任意可调，亦无法满足现在多样性的应用，且迟滞中心还需落在零点处，这种应用情况给比较器的设计带来了很大的挑战。

为了解决上述问题，在本发明一实施例中，如图2所示，该迟滞比较器电路包括第一比较器U1、第二比较器U2、反相器Q1、RS触发器Q2、第一阻抗器Z1、第二阻抗器Z2、第三阻抗器Z3、第四阻抗器Z4、第五阻抗器Z5、第六阻抗器Z6、第七阻抗器Z7、第八阻抗器Z8；

所述迟滞比较器电路具有差分输入正端、差分输入负端、参考电压端及输出端，所述第一阻抗器Z1的第一端和所述第五阻抗器Z5的第一端的公共端为所述迟滞比较器电路的差分输入正端，所述第四阻抗器Z4的第一端和所述第八阻抗器Z8的第一端的公共端为所述迟滞比较器电路的差分输入负端，所述第二阻抗器Z2的第一端和所述第七阻抗器Z7的第一端的公共端为所述迟滞比较器电路的参考电压端，所述第三阻抗器Z3的第一端和所述第六阻抗器Z6的第一端的公共端接地，所述第一阻抗器Z1的第二端和所述第二阻抗器Z2的第二端的公共端与第一比较器U1的正输入端连接，所述第三阻抗器Z3的第二端和所述第四阻抗器Z4的第二端的公共端与所述第一比较器U1的负输入端连接，所述第五阻抗器Z5的第二端和所述第六阻抗器Z6的第二端的公共端与所述第二比较器U2的正输入端连接，所述第七阻抗器Z7的第二端和所述第八阻抗器Z8的第二端的公共端与所述第二比较器U2的负输入端连接，所述第一比较器U1的输出端与所述反相器Q1的输入端连接，所述反相器Q1的输出端与所述RS触发器Q2的R端连接，所述第二比较器U2的输出端与所述RS触发器Q2的S端连接，所述RS触发器Q2的Q端为所述迟滞比较器的输出端；

所述反相器Q1，用于根据所述第一比较器U1的输出，以控制输出至所述RS触发器Q2的电平信号；

所述RS触发器Q2，用于根据所述反相器Q1和所述第二比较器U2的输出电平信号，以调节所述比较器电路的迟滞电压值。

本实施例中，迟滞比较器电路的差分输入正端即是VIP端，差分输入负端即是VIN端，参考电压端即是VREF端，输出端即是OUT端。在本方案中，如图2所示，第一比较器U1的正输入端连接第一阻抗器Z1的第二端和第二阻抗器Z2的第二端的公共端，第一比较器U1的负输入端连接第三阻抗器Z3的第二端和第四阻抗器Z4的第二端的公共端，第一比较器U1的输出端连接反相器Q1的输入端，反相器Q1的输出端连接RS触发器Q2的R端，所述的RS触发器Q2输出即为整个电路的输出。第二比较器U2的正输入端连接第五阻抗器Z5的第二端和第六阻抗器Z6的第二端的公共端，第二比较器U2的负输入端连接第七阻抗器Z7的第二端和第八阻抗器Z8的第二端的公共端，第二比较器U2的输出端连接RS触发器Q2的S端。

本实施例中，第一比较器U1和第二比较器U2均可由普通比较器完成，当比较器的正输入端大于比较器的负输入端时，比较器输出端为高电平；反之，当比较器的正输入端小于比较器的负输入端时，比较器的输出端为低电平。本方案中RS触发器Q2的R端为高电平，S端为低电平时，RS触发器Q2的输出端为低电平；当RS触发器Q2的R端为低电平，S端也为低电平时，RS触发器Q2的输出端保持之前状态；当RS触发器Q2的R端为低电平，S端为高电平时，RS触发器Q2的输出端为高电平。

本实施例中，所述第一阻抗器Z1、所述第二阻抗器Z2、所述第三阻抗器Z3、所述第四阻抗器Z4、所述第五阻抗器Z5、所述第六阻抗器Z6、所述第七阻抗器Z7、所述第八阻抗器Z8的阻抗值一致。即是当迟滞比较器电路中的多个阻抗器的阻抗值均相等，则第一阻抗器Z1的第一端连接差分输入的正极，第一阻抗器Z1的第二端连接第一比较器U1的正输入端；第二阻抗器Z2第一端连接参考电压VREF，第二阻抗器Z2第二端连接第一比较器U1的正输入端，因此第一比较器U1正输入端的电压值为第一阻抗器Z1和第二阻抗器Z2分压的结果，即为：VP1=(VIP+VREF)/2，其中，参考电压VREF即是外部可设置迟滞电压值。可以理解的是，第三阻抗器Z3的第一端连接参考地电压VSS，第三阻抗器Z3的第二端连接第一比较器U1的负输入端，第四阻抗器Z4的第一端连接差分输入的负输入极，第四阻抗器Z4的第二端连接第一比较器U1的负输入端，因此第一比较器U1负输入端的电压值为第三阻抗器Z3和第四阻抗器Z4分压的结果，即为：VN1=（VIN-VSS）/2。则第一比较器U1的正输入端和负输入端之间的电压值之差为：1/2（VIP-VIN+VREF），即当差分输入电压小于负的参考电压时，第一比较器U1输出低电平；当差分输入电压大于或等于负的参考电压时，第一比较器U1输出高电平。第一比较器U1输出经过一个反相器Q1送到RS触发器Q2的R端。

进一步地，第五阻抗器Z5的第一端连接差分输入的正极，第五阻抗器Z5的第二端连接第二比较器U2的正输入端；第六阻抗器Z6的第一端连接参考电压地VSS，第六阻抗器Z6的第二端连接第二比较器U2的正输入端，因此第二比较器U2正输入端的电压值为第五阻抗器Z5和第六阻抗器Z6分压的结果，即为：VP2=(VIP-VSS)/2；可以理解的是，第七阻抗器Z7的第一端连接参考电压VREF，第七阻抗器Z7的第二端连接第二比较器U2的负输入端，第八阻抗器Z8的第一端连接差分输入负端，第八阻抗器Z8的第二端连接第二比较器U2的负输入端，因此第二比较器U2负输入端的电压值为第七阻抗器Z7和第八阻抗器Z8分压的结果，即为：VN2=（VIN+VREF）/2。则第二比较器U2的正输入端和负输入端之间的电压值之差为：1/2（VIP-VIN-VREF），即当差分输入电压小于参考电压VREF时，第二比较器U2输出端为低电平；当差分输入电压大于或等于参考电压VREF时，第二比较器U2输出端为高电平。第二比较器U2输出直接送到RS触发器Q2的S端。

本实施例中，迟滞比较器电路的输入端的差分输入电压从小增大，当差分输入电压小于负的参考电压-VREF时，第一比较器U1输出为低电平，经反相器Q1送入到RS触发器Q2的R端为高电平，且第二比较器U2输出为低电平，此时RS触发器Q2输出为低电平。当差分输入电压大于负的参考电压-VREF时，而仍然小于正的参考电压VREF时，第一比较器U1输出变为高电平，经反相器Q1送入到RS触发器Q2的R端为低电平，而第二比较器U2输出为低电平，此时RS触发器Q2输出维持之前状态低电平。当差分输入电压大于正的参考电压VREF时，第一比较器U1输出为高电平，经反相器Q1送入到RS触发器Q2的R端为低电平，且第二比较器U2输出为高电平，此时RS触发器Q2输出变为高电平；当差分输入电压继续增大时，RS触发器Q2输出维持高电平。

本实施例中，迟滞比较器电路的输入端的差分输入电压从大变小，当差分输入电压大于正的参考电压VREF时，第一比较器U1输出为高电平，经反相器Q1送入到RS触发器Q2的R端为低电平，且第二比较器U2输出为高电平，此时RS触发器Q2输出为高电平。当差分输入电压大于负的参考电压-VREF，而小于正的参考电压VREF时，第一比较器U1输出为高电平，经反相器Q1送入到RS触发器Q2的R端为低电平，而第二比较器U2输出为低电平，此时RS触发器Q2输出维持之前状态高电平。当差分输入电压小于负的参考电压-VREF时，第一比较器U1输出为低电平，经反相器Q1送入到RS触发器Q2的R端为高电平，且第二比较器U2输出为低电平，此时RS触发器Q2输出变为低电平。当差分输入电压继续降低时，RS触发器Q2输出维持低电平。

基于上述实施例中，迟滞比较器电路的输入端的差分输入电压从小增大，及迟滞比较器电路的输入端的差分输入电压从大变小的过程，以形成如图3所示的迟滞示意图。

本发明技术方案通过迟滞比较器电路包括第一比较器U1、第二比较器U2、反相器Q1、RS触发器Q2和多个阻抗器，迟滞比较器电路的输入端输入差分信号，通过第一比较器U1输出的电平信号对反相器Q1的控制，以及第二比较器U2输出的电平信号，即是通过第一比较器U1、第二比较器U2和反相器Q1对RS触发器Q2的控制，以使得RS触发器Q2状态的改变，实现了迟滞比较器电路的迟滞电压值自由调节，且迟滞中心在零点。相对于相关技术中迟滞比较器的单端输入/单端输出，以及相关技术中差分输入的比较器结构复杂的问题，本方案仅通过两个比较器、反相器Q1和RS触发器Q2的结合，在降低了迟滞比较器电路中的元器件使用，结构简单的情况下，解决了迟滞比较器电路中迟滞电压值的自由调节。

在一实施例中，如图4所示，所述RS触发器Q2为或非门RS触发器Q2。

本实施例中，所述或非门RS触发器Q2具有第一或门I1、第二或门I2、第一非门I3及第二非门I4；

所述第一或门I1的输入端和所述第二非门I4的输出端的公共端为所述或非门RS触发器Q2的R端，所述第二或门I2的输入端和所述第一非门I3的输出端的公共端为所述或非门RS触发器Q2的S端，所述第一或门I1的输出端与所述第一非门I3的输入端连接，所述第一非门I3的输出端为所述或非门RS触发器Q2的输出端。

本实施例中，第一或门I1的输入端为RS触发器Q2的R端，第一非门I3的输出端即为最终输出信号；第二或门I2的输入端为RS触发器Q2的S端。当RS触发器Q2的R端为高电平，RS触发器Q2的S端为低电平时，RS触发器Q2的输出端Q为低电平；当RS触发器Q2的R端为低电平，RS触发器Q2的S端为高电平时，RS触发器Q2的输出端Q为高电平；当RS触发器Q2的R端为低电平，RS触发器Q2的S端为低电平时，RS触发器Q2的输出端保持之前的状态不变。可以理解的是，RS触发器Q2的输出端Q即为迟滞比较器电路的输出端OUT，第一非门I3和第二非门I4为TTL非门反相器Q1。本方案中通过第一比较器U1、第二比较器U2和反相器Q1控制的电平信号输出，控制RS触发器Q2的电平信号输出，以此实现了对迟滞比较器电路电平状态的改变。

在一实施例中，所述第一比较器U1和所述第二比较器U2为基于非补偿运算放大器的开环比较器。

本实施例中，当正输入端大于负输入端时，比较器输出高电平；反之，当正输入端小于负输入端时，比较器输出低电平。比较器特性增益与信号速度可根据实际应用设定。

在一实施例中，所述反相器Q1为TTL非门反相器Q1。可以理解的是，可以理解的是，是典型TTL与非门电路组成，输入级由晶体管T1和电阻Rb1构成；中间级由晶体管T2和电阻Rc2、Re2构成；输出级由晶体管T3、晶体管T4、晶体管D和电阻Rc4构成，推拉式结构，在正常工作时，晶体管T4和晶体管T3总是一个截止，另一个饱和。本方案中，通过TTL非门反相器Q1Q，以实现反相器Q1Q对第三开关S3和第四开关S4的开启/关闭的控制。

在一实施例中，所述第一阻抗器Z1、所述第二阻抗器Z2、所述第三阻抗器Z3、所述第四阻抗器Z4、所述第五阻抗器Z5、所述第六阻抗器Z6、所述第七阻抗器Z7、所述第八阻抗器Z8均为电阻或开关电容。可以理解的是，在本方案中，阻抗器可以是电阻；此外，为了缓解带来的输入电阻降低的弊端，阻抗器也可以是采用电容与开关的配合变换。以此实现对迟滞比较器电路中迟滞可调节的设置，以降低迟滞比较器电路的抖动，提升了迟滞比较器电路的稳定性。

以上所述仅为本发明的可选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。

Claims (7)

1.一种迟滞比较器电路，其特征在于，所述迟滞比较器电路包括第一比较器、第二比较器、反相器、RS触发器、第一阻抗器、第二阻抗器、第三阻抗器、第四阻抗器、第五阻抗器、第六阻抗器、第七阻抗器、第八阻抗器；

所述迟滞比较器电路具有差分输入正端、差分输入负端、参考电压端及输出端，所述第一阻抗器的第一端和所述第五阻抗器的第一端的公共端为所述迟滞比较器电路的差分输入正端，所述第四阻抗器的第一端和所述第八阻抗器的第一端的公共端为所述迟滞比较器电路的差分输入负端，所述第二阻抗器的第一端和所述第七阻抗器的第一端的公共端为所述迟滞比较器电路的参考电压端，所述第三阻抗器的第一端和所述第六阻抗器的第一端的公共端接地，所述第一阻抗器的第二端和所述第二阻抗器的第二端的公共端与第一比较器的正输入端连接，所述第三阻抗器的第二端和所述第四阻抗器的第二端的公共端与所述第一比较器的负输入端连接，所述第五阻抗器的第二端和所述第六阻抗器的第二端的公共端与所述第二比较器的正输入端连接，所述第七阻抗器的第二端和所述第八阻抗器的第二端的公共端与所述第二比较器的负输入端连接，所述第一比较器的输出端与所述反相器的输入端连接，所述反相器的输出端与所述RS触发器的R端连接，所述第二比较器的输出端与所述RS触发器的S端连接，所述RS触发器的Q端为所述迟滞比较器的输出端；

所述反相器，用于根据所述第一比较器的输出，以控制输出至所述RS触发器的电平信号；

所述RS触发器，用于根据所述反相器和所述第二比较器的输出电平信号，以调节所述比较器电路的迟滞电压值。

2.如权利要求1所述的迟滞比较器电路，其特征在于，所述RS触发器为或非门RS触发器。

3.如权利要求2所述的迟滞比较器电路，其特征在于，所述或非门RS触发器具有第一或门、第二或门、第一非门及第二非门；

所述第一或门的输入端和所述第二非门的输出端的公共端连接，且所述第一或门的输入端为所述或非门RS触发器的R端，所述第二或门的输入端和所述第一非门的输出端连接，且所述第二或门的输入端的公共端为所述或非门RS触发器的S端，所述第一或门的输出端与所述第一非门的输入端连接，所述第一非门的输出端为所述或非门RS触发器的输出端。

4.如权利要求1所述的迟滞比较器电路，其特征在于，所述第一比较器和所述第二比较器为基于非补偿运算放大器的开环比较器。

5.如权利要求1所述的迟滞比较器电路，其特征在于，所述反相器为TTL非门反相器。

6.如权利要求1所述的迟滞比较器电路，其特征在于，所述第一阻抗器、所述第二阻抗器、所述第三阻抗器、所述第四阻抗器、所述第五阻抗器、所述第六阻抗器、所述第七阻抗器、所述第八阻抗器均为电阻或开关电容。

7.如权利要求1所述的迟滞比较器电路，其特征在于，所述第一阻抗器、所述第二阻抗器、所述第三阻抗器、所述第四阻抗器、所述第五阻抗器、所述第六阻抗器、所述第七阻抗器、所述第八阻抗器的阻抗值一致。

Images