JP2879845B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2879845B2 JP2879845B2 JP7242797A JP24279795A JP2879845B2 JP 2879845 B2 JP2879845 B2 JP 2879845B2 JP 7242797 A JP7242797 A JP 7242797A JP 24279795 A JP24279795 A JP 24279795A JP 2879845 B2 JP2879845 B2 JP 2879845B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
詳しくはＣＲ発振回路及びリセット回路を有する半導体
装置の回路構成に関する。
詳しくはＣＲ発振回路及びリセット回路を有する半導体
装置の回路構成に関する。
【０００２】
【従来の技術】従来、半導体装置の動作タイミングとな
るクロックの精度に高精度を要求しない場合には、安価
で簡易な発振回路として、コンデンサや抵抗を外付けす
るＣＲ発振回路を使用することが多かった。また、電源
投入時の初期動作を確定するためのリセット信号発生回
路として、コンデンサや抵抗を外付けするリセット回路
を同時に使用することも多かった。
るクロックの精度に高精度を要求しない場合には、安価
で簡易な発振回路として、コンデンサや抵抗を外付けす
るＣＲ発振回路を使用することが多かった。また、電源
投入時の初期動作を確定するためのリセット信号発生回
路として、コンデンサや抵抗を外付けするリセット回路
を同時に使用することも多かった。
【０００３】図４は従来の半導体装置の構成を示し、Ｃ
Ｒ発振のためのコンデンサＣ１及び抵抗Ｒ９と、リセッ
ト信号発生のためのコンデンサＣ２とを有する半導体装
置１を示している。ＣＲ発振回路は、基準電位（ＧＮ
Ｄ）及び電源電圧（ＶDD）間に接続されたコンデンサＣ
１及び抵抗Ｒ９の接続点が端子Ｔ１を介して半導体装置
１のＣＲ発振制御回路２ｂに接続され、ＣＲ発振制御回
路２ｂの出力はバッファ回路５を介して、半導体装置１
を動作させるための内部クロック（以下ＣＬＫ）信号と
なるように構成されている。ＣＲ発振制御回路２ｂによ
りコンデンサＣ１の放電制御を行う事により、ＣＲ発振
を行うように動作する。
Ｒ発振のためのコンデンサＣ１及び抵抗Ｒ９と、リセッ
ト信号発生のためのコンデンサＣ２とを有する半導体装
置１を示している。ＣＲ発振回路は、基準電位（ＧＮ
Ｄ）及び電源電圧（ＶDD）間に接続されたコンデンサＣ
１及び抵抗Ｒ９の接続点が端子Ｔ１を介して半導体装置
１のＣＲ発振制御回路２ｂに接続され、ＣＲ発振制御回
路２ｂの出力はバッファ回路５を介して、半導体装置１
を動作させるための内部クロック（以下ＣＬＫ）信号と
なるように構成されている。ＣＲ発振制御回路２ｂによ
りコンデンサＣ１の放電制御を行う事により、ＣＲ発振
を行うように動作する。
【０００４】また、リセット回路は、一端を基準電位に
接続されたコンデンサＣ２の他端が端子Ｔ２を介して半
導体装置１のリセット制御回路３ｂに接続され、リセッ
ト制御回路３ｂの出力はバッファ回路７を介して、半導
体装置１の動作をリセット状態とするための内部リセッ
ト（以下ＲＳＴ）信号となるように構成されている。電
源電圧が印加されていない時、コンデンサＣ２の電荷は
放電されて端子Ｔ２の電圧は基準電圧になっており、電
源投入後は図示しないリセット制御回路のプルアップ抵
抗を介して流れる電流によりコンデンサＣ２が充電され
て端子Ｔ２の電圧は徐々に上昇し、端子Ｔ２の電圧がリ
セット制御回路３ｂで設定された電圧値以上に上昇する
と、リセット制御回路３ｂはＲＳＴ信号を高レベルにし
て、半導体装置１のリセット状態を解除するように動作
する。
接続されたコンデンサＣ２の他端が端子Ｔ２を介して半
導体装置１のリセット制御回路３ｂに接続され、リセッ
ト制御回路３ｂの出力はバッファ回路７を介して、半導
体装置１の動作をリセット状態とするための内部リセッ
ト（以下ＲＳＴ）信号となるように構成されている。電
源電圧が印加されていない時、コンデンサＣ２の電荷は
放電されて端子Ｔ２の電圧は基準電圧になっており、電
源投入後は図示しないリセット制御回路のプルアップ抵
抗を介して流れる電流によりコンデンサＣ２が充電され
て端子Ｔ２の電圧は徐々に上昇し、端子Ｔ２の電圧がリ
セット制御回路３ｂで設定された電圧値以上に上昇する
と、リセット制御回路３ｂはＲＳＴ信号を高レベルにし
て、半導体装置１のリセット状態を解除するように動作
する。
【０００５】尚、ＣＲ発振回路及びリセット回路の回路
構成としては、文献等に示されている種々の回路を使用
することができるので詳述しない。また、発振周波数の
精度を必要とされない場合には、抵抗Ｒ９を半導体装置
１の内部に形成し、外付けをコンデンサＣ２のみした発
振回路も良く使用されている。
構成としては、文献等に示されている種々の回路を使用
することができるので詳述しない。また、発振周波数の
精度を必要とされない場合には、抵抗Ｒ９を半導体装置
１の内部に形成し、外付けをコンデンサＣ２のみした発
振回路も良く使用されている。
【０００６】
【発明が解決しようとする課題】図４に示す半導体装置
１は、簡単な回路構成により実現できるが、ＣＲ発振の
ためのコンデンサＣ１及び抵抗Ｒ９を接続する端子Ｔ１
と、リセット信号発生のためのコンデンサＣ２を接続す
る端子Ｔ２とが各々必要になっている。従って、半導体
装置１の外付け部品が多くなると共に、半導体装置１の
端子数が多く必要になるので、端子数の多い多ピンのパ
ッケージを使用するか、他の機能のための端子を削除す
るかしなければならなかった。
１は、簡単な回路構成により実現できるが、ＣＲ発振の
ためのコンデンサＣ１及び抵抗Ｒ９を接続する端子Ｔ１
と、リセット信号発生のためのコンデンサＣ２を接続す
る端子Ｔ２とが各々必要になっている。従って、半導体
装置１の外付け部品が多くなると共に、半導体装置１の
端子数が多く必要になるので、端子数の多い多ピンのパ
ッケージを使用するか、他の機能のための端子を削除す
るかしなければならなかった。
【０００７】しかし、外付け部品が多いと外付けのため
の基板面積が大きくなるという問題と共に、その部品の
費用や管理費が必要になりコストアップするという問題
や、多ピンのパッケージを使用するのでコストアップす
る場合があるという問題や、他の機能のための端子を削
除する場合には要求機能を十分満たせなくなる場合がが
有った。また、リセット信号発生のタイミングと、発振
によるクロックのタイミングが独立に発生するので、別
途同期を考えなければならないという問題もある等、多
くの問題が有った。
の基板面積が大きくなるという問題と共に、その部品の
費用や管理費が必要になりコストアップするという問題
や、多ピンのパッケージを使用するのでコストアップす
る場合があるという問題や、他の機能のための端子を削
除する場合には要求機能を十分満たせなくなる場合がが
有った。また、リセット信号発生のタイミングと、発振
によるクロックのタイミングが独立に発生するので、別
途同期を考えなければならないという問題もある等、多
くの問題が有った。
【０００８】そこで本発明はこれらの問題を解決し、Ｃ
Ｒ発振器を構成するための端子と、リセット回路を構成
するための端子とを共通化することにより端子数を削減
し、同一ピン数のパッケージに、より多くの機能を取り
込めるようにする共に、外付け部品数を削減して部品の
費用や管理費を削減できる半導体装置を提供することを
目的とする。更には、電源電圧投入後の動作において、
リセット状態が解除されてから発振クロックが継続する
ように必ず動作するようにして、クロック信号のタイミ
ングとリセット信号のタイミングとの関係を気にしない
でも、確実な動作させることができる半導体装置を提供
することを目的とする。
Ｒ発振器を構成するための端子と、リセット回路を構成
するための端子とを共通化することにより端子数を削減
し、同一ピン数のパッケージに、より多くの機能を取り
込めるようにする共に、外付け部品数を削減して部品の
費用や管理費を削減できる半導体装置を提供することを
目的とする。更には、電源電圧投入後の動作において、
リセット状態が解除されてから発振クロックが継続する
ように必ず動作するようにして、クロック信号のタイミ
ングとリセット信号のタイミングとの関係を気にしない
でも、確実な動作させることができる半導体装置を提供
することを目的とする。
【０００９】
【課題を解決するための手段】 上述の問題を解決する
ために、請求項１の記載に係わる半導体装置（１）は、
内部回路に接続され該内部回路を初期状態に設定するた
めのリセット信号（ＲＳＴ）を出力するリセット制御回
路（３）と、内部回路に接続され内部回路を所定のタイ
ミングで動作させるためのクロック信号（ＣＬＫ）を出
力するＣＲ発振制御回路（２）と、コンデンサ（Ｃ）ま
たは及び抵抗（Ｒ１）を外付けするための端子（Ｔ）と
を有する半導体装置であって、リセット制御回路とＣＲ
発振制御回路とはそれぞれ前記端子に共通接続され、Ｃ
Ｒ発振制御回路は端子の電圧レベルが前記リセット信号
を出力しない電圧範囲で発振を継続しながらクロック信
号を出力するようにコンデンサの充放電を制御すること
を特徴とする。また、請求項２の記載に係わる半導体装
置は請求項１に記載のものにおいて、リセット制御回路
（３）は端子（Ｔ）の電圧レベルが第１の電圧（Ｖｒ
ｈ）以上になるまでリセット信号（ＲＳＴ）を出力した
後は端子の電圧レベルが第１の電圧よりも低い第２の電
圧（Ｖｒｌ）以下になるまでリセット信号を再び出力し
ないヒステリシス特性を有し、ＣＲ発振制御回路（２）
は端子の電圧レベルが第１の電圧よりも高い第３の電圧
（Ｖｃｈ）と第１の電圧よりも低く第２の電圧（Ｖｃ
ｌ）よりも高い第４の電圧との間で発振を継続するよう
にコンデンサの充放電を制御することを特徴とする。請
求項３の記載に係わる半導体装置は、内部回路に接続さ
れ該内部回路を初期状態に設定するためのリセット信号
を出力するリセット制御回路と、内部回路に接続され内
部回路を所定のタイミングで動作させるためのクロック
信号を出力するＣＲ発振制御回路と、コンデンサ
（Ｃ′）または及び抵抗（Ｒ１′）を外付けするための
端子とを有する半導体装置であって、リセット制御回路
とＣＲ発振制御回路とはそれぞれ端子に共通接続され、
リセット制御回路は端子の電圧レベルが第１の電圧（Ｖ
ｒｌ′）以下になるまでリセット信号を出力した後は端
子の電圧レベルが第１の電圧よりも高い第２の電圧（Ｖ
ｒｈ′）以上になるまでリセット信号を再び出力しない
ヒステリシス特性を有し、ＣＲ発振制御回路は端子の電
圧レベルが第１の電圧よりも低い第３の電圧（Ｖｃ
ｌ′）と第１の電圧よりも高く第２の電圧よりも低い第
４の電圧（Ｖｃｈ′）との間で発振を継続するようにコ
ンデンサの充放電を制御することを特徴とする。請求項
４の記載に係わる半導体装置は請求項１乃至請求項３の
記載のものにおいて、ＣＲ発振回路及びリセット回路
は、ＣＭＯＳ構成で形成されていることを特徴とする。
ために、請求項１の記載に係わる半導体装置（１）は、
内部回路に接続され該内部回路を初期状態に設定するた
めのリセット信号（ＲＳＴ）を出力するリセット制御回
路（３）と、内部回路に接続され内部回路を所定のタイ
ミングで動作させるためのクロック信号（ＣＬＫ）を出
力するＣＲ発振制御回路（２）と、コンデンサ（Ｃ）ま
たは及び抵抗（Ｒ１）を外付けするための端子（Ｔ）と
を有する半導体装置であって、リセット制御回路とＣＲ
発振制御回路とはそれぞれ前記端子に共通接続され、Ｃ
Ｒ発振制御回路は端子の電圧レベルが前記リセット信号
を出力しない電圧範囲で発振を継続しながらクロック信
号を出力するようにコンデンサの充放電を制御すること
を特徴とする。また、請求項２の記載に係わる半導体装
置は請求項１に記載のものにおいて、リセット制御回路
（３）は端子（Ｔ）の電圧レベルが第１の電圧（Ｖｒ
ｈ）以上になるまでリセット信号（ＲＳＴ）を出力した
後は端子の電圧レベルが第１の電圧よりも低い第２の電
圧（Ｖｒｌ）以下になるまでリセット信号を再び出力し
ないヒステリシス特性を有し、ＣＲ発振制御回路（２）
は端子の電圧レベルが第１の電圧よりも高い第３の電圧
（Ｖｃｈ）と第１の電圧よりも低く第２の電圧（Ｖｃ
ｌ）よりも高い第４の電圧との間で発振を継続するよう
にコンデンサの充放電を制御することを特徴とする。請
求項３の記載に係わる半導体装置は、内部回路に接続さ
れ該内部回路を初期状態に設定するためのリセット信号
を出力するリセット制御回路と、内部回路に接続され内
部回路を所定のタイミングで動作させるためのクロック
信号を出力するＣＲ発振制御回路と、コンデンサ
（Ｃ′）または及び抵抗（Ｒ１′）を外付けするための
端子とを有する半導体装置であって、リセット制御回路
とＣＲ発振制御回路とはそれぞれ端子に共通接続され、
リセット制御回路は端子の電圧レベルが第１の電圧（Ｖ
ｒｌ′）以下になるまでリセット信号を出力した後は端
子の電圧レベルが第１の電圧よりも高い第２の電圧（Ｖ
ｒｈ′）以上になるまでリセット信号を再び出力しない
ヒステリシス特性を有し、ＣＲ発振制御回路は端子の電
圧レベルが第１の電圧よりも低い第３の電圧（Ｖｃ
ｌ′）と第１の電圧よりも高く第２の電圧よりも低い第
４の電圧（Ｖｃｈ′）との間で発振を継続するようにコ
ンデンサの充放電を制御することを特徴とする。請求項
４の記載に係わる半導体装置は請求項１乃至請求項３の
記載のものにおいて、ＣＲ発振回路及びリセット回路
は、ＣＭＯＳ構成で形成されていることを特徴とする。
【００１０】
【作用】本発明のような半導体装置の構成をとることに
より、請求項１または請求項３の記載に係わる半導体装
置は、ＣＲ発振制御回路に接続される端子と、リセット
制御回路に接続される端子とを共通端子とすることがで
きると共に、発振継続中はリセット信号が不要に出力さ
れないようになる。また、請求項２及び請求項３の記載
に係わる半導体装置は、リセット信号が解除された後に
発振を継続するようになり、設計時等にリセット信号と
クロック信号のタイミングを気にしなくても済むように
なる。
より、請求項１または請求項３の記載に係わる半導体装
置は、ＣＲ発振制御回路に接続される端子と、リセット
制御回路に接続される端子とを共通端子とすることがで
きると共に、発振継続中はリセット信号が不要に出力さ
れないようになる。また、請求項２及び請求項３の記載
に係わる半導体装置は、リセット信号が解除された後に
発振を継続するようになり、設計時等にリセット信号と
クロック信号のタイミングを気にしなくても済むように
なる。
【００１１】
【実施の形態】以下、本発明の実施の形態を図１、図２
及び図３を参照しながら詳細に説明する。尚、本明細書
では全図面を通して同一または同様の回路要素には同一
の符号を付して重複する説明を省略している。図１はＣ
ＭＯＳ構成による本発明の半導体装置の構成例を示す。
ＣＲ発振及びリセット信号発生のための一端が基準電位
（ＧＮＤ）に接続されたコンデンサＣの他端が、端子Ｔ
及び配線Ｌ１を介して半導体装置１内部のＣＲ発振制御
回路２のコンパレータ４の非反転入力に接続されると共
に、リセット制御回路３のコンパレータ６の非反転入力
と、コンデンサＣを充放電するための抵抗Ｒ１、Ｒ２及
びトランジスタＱ１からなる充放電回路に接続されてい
る。コンパレータ４の出力はバッファ５を介して半導体
装置１の内部クロック（以下ＣＬＫ）信号となると共
に、トランジスタＱ１及びＱ２のゲート入力となり、発
振波形の放電制御を行う。コンパレータ４の反転入力に
は、抵抗Ｒ３、Ｒ４、Ｒ５及びトランジスタＱ２からな
る発振波形のヒステリシス電圧（高レベルの電圧をＶｃ
ｈ、低レベルの電圧をＶｃｌとする）を発生するための
ヒステリシス回路に配線Ｌ２により接続されている。
及び図３を参照しながら詳細に説明する。尚、本明細書
では全図面を通して同一または同様の回路要素には同一
の符号を付して重複する説明を省略している。図１はＣ
ＭＯＳ構成による本発明の半導体装置の構成例を示す。
ＣＲ発振及びリセット信号発生のための一端が基準電位
（ＧＮＤ）に接続されたコンデンサＣの他端が、端子Ｔ
及び配線Ｌ１を介して半導体装置１内部のＣＲ発振制御
回路２のコンパレータ４の非反転入力に接続されると共
に、リセット制御回路３のコンパレータ６の非反転入力
と、コンデンサＣを充放電するための抵抗Ｒ１、Ｒ２及
びトランジスタＱ１からなる充放電回路に接続されてい
る。コンパレータ４の出力はバッファ５を介して半導体
装置１の内部クロック（以下ＣＬＫ）信号となると共
に、トランジスタＱ１及びＱ２のゲート入力となり、発
振波形の放電制御を行う。コンパレータ４の反転入力に
は、抵抗Ｒ３、Ｒ４、Ｒ５及びトランジスタＱ２からな
る発振波形のヒステリシス電圧（高レベルの電圧をＶｃ
ｈ、低レベルの電圧をＶｃｌとする）を発生するための
ヒステリシス回路に配線Ｌ２により接続されている。
【００１２】また、コンパレータ６の出力はバッファ７
を介して半導体装置１の内部回路を初期設定するための
リセット（以下ＲＳＴ）信号となると共に、トランジス
タＱ３のゲート入力となっている。コンパレータ６の反
転入力は、抵抗Ｒ６、Ｒ７、Ｒ８及びトランジスタＱ３
からなるリセット制御回路３のヒステリシス電圧（高レ
ベルの電圧をＶｒｈ、低レベルの電圧をＶｒｌとする）
を発生するためのヒステリシス回路が配線Ｌ３により接
続されている。尚、各ヒステリシス電圧は抵抗Ｒ３乃至
Ｒ８の組み合わせにより、Ｖｒｌ＜Ｖｃｌ＜Ｖｒｈ＜Ｖ
ｃｈの関係になるように設定されている。
を介して半導体装置１の内部回路を初期設定するための
リセット（以下ＲＳＴ）信号となると共に、トランジス
タＱ３のゲート入力となっている。コンパレータ６の反
転入力は、抵抗Ｒ６、Ｒ７、Ｒ８及びトランジスタＱ３
からなるリセット制御回路３のヒステリシス電圧（高レ
ベルの電圧をＶｒｈ、低レベルの電圧をＶｒｌとする）
を発生するためのヒステリシス回路が配線Ｌ３により接
続されている。尚、各ヒステリシス電圧は抵抗Ｒ３乃至
Ｒ８の組み合わせにより、Ｖｒｌ＜Ｖｃｌ＜Ｖｒｈ＜Ｖ
ｃｈの関係になるように設定されている。
【００１３】図２は図１の実施の形態における各部の動
作波形を示す。図２に基づいて図１の回路の動作を説明
する。半導体装置に電源電圧ＶDDが印加される時間ｔ１
までは、コンデンサＣは放電されて基準電圧になってい
ると共に、各配線Ｌ１乃至Ｌ３の電圧及びＣＬＫ、ＲＳ
Ｔ信号の各電圧は基準電圧になっている。時間ｔ１でＶ
DDが印加されると、半導体装置１の内部回路にもＶDDが
印加されて動作可能になると共に、コンパレータ４及び
６は反転入力の電圧が非反転入力の電圧よりも高くなる
ので、各コンパレータの出力は低レベルとなりトランジ
スタＱ２及びＱ３はＯＦＦ（遮断）状態となり、ＣＲ発
振制御回路２及びリセット制御回路３のヒステリシス電
圧は各々Ｖｃｈ及びＶｒｈに設定される。その後、時間
経過と共に抵抗Ｒ１に流れる電流によりコンデンサＣは
徐々に充電されて充電電圧が上昇していくが、各コンパ
レータの反転入力の電圧はＶｒｈ＜Ｖｃｈの関係なの
で、Ｖｒｈを越えた所で、まづＲＳＴ信号が高レベルに
反転しリセット状態が解除されると共に、トランジスタ
Ｑ３がＯＮ（導通）状態になり、リセット制御回路３の
ヒステリシス電圧はＶｒｌになる。コンデンサＣが引き
続き充電されて充電電圧がＶｃｈを越えると、ＣＬＫ信
号が高レベルに反転してトランジスタＱ１及びＱ２がＯ
Ｎ状態になると共に、発振制御回路２のヒステリシス電
圧がＶｃｌになり、コンデンサＣは抵抗Ｒ２を流れる電
流の内の抵抗Ｒ１から流れる電流を除く電流により放電
されるようになる。
作波形を示す。図２に基づいて図１の回路の動作を説明
する。半導体装置に電源電圧ＶDDが印加される時間ｔ１
までは、コンデンサＣは放電されて基準電圧になってい
ると共に、各配線Ｌ１乃至Ｌ３の電圧及びＣＬＫ、ＲＳ
Ｔ信号の各電圧は基準電圧になっている。時間ｔ１でＶ
DDが印加されると、半導体装置１の内部回路にもＶDDが
印加されて動作可能になると共に、コンパレータ４及び
６は反転入力の電圧が非反転入力の電圧よりも高くなる
ので、各コンパレータの出力は低レベルとなりトランジ
スタＱ２及びＱ３はＯＦＦ（遮断）状態となり、ＣＲ発
振制御回路２及びリセット制御回路３のヒステリシス電
圧は各々Ｖｃｈ及びＶｒｈに設定される。その後、時間
経過と共に抵抗Ｒ１に流れる電流によりコンデンサＣは
徐々に充電されて充電電圧が上昇していくが、各コンパ
レータの反転入力の電圧はＶｒｈ＜Ｖｃｈの関係なの
で、Ｖｒｈを越えた所で、まづＲＳＴ信号が高レベルに
反転しリセット状態が解除されると共に、トランジスタ
Ｑ３がＯＮ（導通）状態になり、リセット制御回路３の
ヒステリシス電圧はＶｒｌになる。コンデンサＣが引き
続き充電されて充電電圧がＶｃｈを越えると、ＣＬＫ信
号が高レベルに反転してトランジスタＱ１及びＱ２がＯ
Ｎ状態になると共に、発振制御回路２のヒステリシス電
圧がＶｃｌになり、コンデンサＣは抵抗Ｒ２を流れる電
流の内の抵抗Ｒ１から流れる電流を除く電流により放電
されるようになる。
【００１４】コンデンサＣが引き続き放電され、端子Ｔ
の電圧が低下してＶｃｌの電圧まで下がると、ＣＬＫ信
号が低レベルに反転すると共に、トランジスタＱ１及び
Ｑ２が再びＯＦＦ状態になって、ＣＲ発振制御回路２の
ヒステリシス電圧はＶｃｈになるので、コンデンサＣは
抵抗Ｒ１を流れる電流により再び充電されるようにな
る。この充放電動作を繰り返すことにより、連続的なＣ
ＬＫ信号が出力されるようになる。尚、各コンパレータ
の反転入力のヒステリシス電圧はＶｒｌ＜Ｖｃｌの関係
なので、発振を継続している間はＲＳＴ信号が再び低レ
ベルになって、リセット状態になることはない。
の電圧が低下してＶｃｌの電圧まで下がると、ＣＬＫ信
号が低レベルに反転すると共に、トランジスタＱ１及び
Ｑ２が再びＯＦＦ状態になって、ＣＲ発振制御回路２の
ヒステリシス電圧はＶｃｈになるので、コンデンサＣは
抵抗Ｒ１を流れる電流により再び充電されるようにな
る。この充放電動作を繰り返すことにより、連続的なＣ
ＬＫ信号が出力されるようになる。尚、各コンパレータ
の反転入力のヒステリシス電圧はＶｒｌ＜Ｖｃｌの関係
なので、発振を継続している間はＲＳＴ信号が再び低レ
ベルになって、リセット状態になることはない。
【００１５】上述のように、電源電圧投入後の動作は、
リセット状態が解除されてから発振クロックが継続する
ように動作するので、クロック信号のタイミングとリセ
ット信号のタイミングとの関係を気にしないでも、確実
に動作させることができる。また、ＣＭＯＳ構成により
回路を形成しているので、バイポーラ構成で形成する場
合に比べて消費電流を低減することが可能になってい
る。
リセット状態が解除されてから発振クロックが継続する
ように動作するので、クロック信号のタイミングとリセ
ット信号のタイミングとの関係を気にしないでも、確実
に動作させることができる。また、ＣＭＯＳ構成により
回路を形成しているので、バイポーラ構成で形成する場
合に比べて消費電流を低減することが可能になってい
る。
【００１６】 尚、コンデンサＣ及び抵抗Ｒ１の値は充
放電の時定数が電源電圧の立ち上がり時間よりも十分長
くなるような値に設定する必要があり、Ｒ３乃至Ｒ８の
抵抗は素子ばらつきを考慮すればトランジスタによるア
クティブ抵抗により形成しても構わない。また、端子Ｔ
と電源電圧との間にコンデンサＣ′を接続し端子Ｔと基
準電位との間に抵抗Ｒ１′を接続するようにして発振波
形が電源電圧から始まるようなＣＲ発振器を用いる場合
（図示なし）には、各ヒステリシス電圧をＶｃｌ′＜Ｖ
ｒｌ′＜Ｖｃｈ′＜Ｖｒｈ′の関係になるように設定す
ることにより、発振波形の高レベルの電圧（Ｖｃｈ′）
よりも高い電圧（Ｖｒｈ′）で再びリセット状態になる
ようにしても何等問題はない。更に、抵抗Ｒ１側にもト
ランジスタＱ１と逆動作するスイッチ回路を設けて、消
費電流を減らすようにしても良い。
放電の時定数が電源電圧の立ち上がり時間よりも十分長
くなるような値に設定する必要があり、Ｒ３乃至Ｒ８の
抵抗は素子ばらつきを考慮すればトランジスタによるア
クティブ抵抗により形成しても構わない。また、端子Ｔ
と電源電圧との間にコンデンサＣ′を接続し端子Ｔと基
準電位との間に抵抗Ｒ１′を接続するようにして発振波
形が電源電圧から始まるようなＣＲ発振器を用いる場合
（図示なし）には、各ヒステリシス電圧をＶｃｌ′＜Ｖ
ｒｌ′＜Ｖｃｈ′＜Ｖｒｈ′の関係になるように設定す
ることにより、発振波形の高レベルの電圧（Ｖｃｈ′）
よりも高い電圧（Ｖｒｈ′）で再びリセット状態になる
ようにしても何等問題はない。更に、抵抗Ｒ１側にもト
ランジスタＱ１と逆動作するスイッチ回路を設けて、消
費電流を減らすようにしても良い。
【００１７】図３は本発明の他の実施の形態を示す。Ｃ
Ｒ発振及びリセット信号発生のためのコンデンサＣは、
端子Ｔ及び配線Ｌ１を介して半導体装置１内部のＣＲ発
振制御回路２ａのシュミット回路４ａの入力及びリセッ
ト制御回路３ａのシュミット回路６ａの入力に接続され
ると共に、コンデンサＣを充放電するための抵抗Ｒ１、
Ｒ２及びトランジスタＱ１からなる充放電回路に接続さ
れている。シュミット回路４ａの出力はバッファ５を介
して半導体内部へのＣＬＫ信号となると共に、トランジ
スタＱ１のゲート入力となり、発振波形の制御を行う。
また、シュミット回路６ａの出力はバッファ７を介して
ＲＳＴ信号となっている。シュミット回路４ａのヒステ
リシス電圧は入力スレッショルド電圧の異なるゲート回
路により、高レベルの電圧をＶｃｈ、低レベルの電圧を
Ｖｃｌとするように構成され、シュミット回路６ａのヒ
ステリシス電圧は同様なゲート回路により高レベルの電
圧をＶｒｈ、低レベルの電圧をＶｒｌとするように構成
されており、各ヒステリシス電圧はＶｒｌ＜Ｖｃｌ＜Ｖ
ｒｈ＜Ｖｃｈの関係になるように設定されている。
Ｒ発振及びリセット信号発生のためのコンデンサＣは、
端子Ｔ及び配線Ｌ１を介して半導体装置１内部のＣＲ発
振制御回路２ａのシュミット回路４ａの入力及びリセッ
ト制御回路３ａのシュミット回路６ａの入力に接続され
ると共に、コンデンサＣを充放電するための抵抗Ｒ１、
Ｒ２及びトランジスタＱ１からなる充放電回路に接続さ
れている。シュミット回路４ａの出力はバッファ５を介
して半導体内部へのＣＬＫ信号となると共に、トランジ
スタＱ１のゲート入力となり、発振波形の制御を行う。
また、シュミット回路６ａの出力はバッファ７を介して
ＲＳＴ信号となっている。シュミット回路４ａのヒステ
リシス電圧は入力スレッショルド電圧の異なるゲート回
路により、高レベルの電圧をＶｃｈ、低レベルの電圧を
Ｖｃｌとするように構成され、シュミット回路６ａのヒ
ステリシス電圧は同様なゲート回路により高レベルの電
圧をＶｒｈ、低レベルの電圧をＶｒｌとするように構成
されており、各ヒステリシス電圧はＶｒｌ＜Ｖｃｌ＜Ｖ
ｒｈ＜Ｖｃｈの関係になるように設定されている。
【００１８】図３の回路動作は図１の場合と類似してお
り、動作波形は図２と一部共通なので、図２の動作波形
に基づいて図３の回路動作を説明する。電源電圧ＶDDが
印加される時間ｔ１までは、コンデンサＣの電荷は放電
されて基準電圧になっていると共に、各配線Ｌ１乃至Ｌ
３の電圧及びＣＬＫ、ＲＳＴ信号の各電圧は基準電圧に
なっている。
り、動作波形は図２と一部共通なので、図２の動作波形
に基づいて図３の回路動作を説明する。電源電圧ＶDDが
印加される時間ｔ１までは、コンデンサＣの電荷は放電
されて基準電圧になっていると共に、各配線Ｌ１乃至Ｌ
３の電圧及びＣＬＫ、ＲＳＴ信号の各電圧は基準電圧に
なっている。
【００１９】時間ｔ１で半導体装置１にＶDDが印加され
ると、内部回路にもＶDDが印加されて動作可能になると
共に、端子Ｔの電圧レベルは基準電圧なので、各シュミ
ット回路の出力は低レベルとなりトランジスタＱ１はＯ
ＦＦ状態となる。その後、時間経過と共に抵抗Ｒ１に流
れる電流によりコンデンサＣは徐々に充電されて充電電
圧が上昇していくが、各シュミット回路の入力スレショ
ルド電圧はＶｒｈ＜Ｖｃｈの関係なので、Ｖｒｈを越え
た所で、まづＲＳＴ信号が高レベルに反転し、リセット
状態が解除され、リセット制御回路３ａの入力スレッシ
ョルド電圧はＶｒｌになる。コンデンサＣが引き続き充
電されて充電電圧がＶｃｈを越えると、ＣＬＫ信号が高
レベルに反転してトランジスタＱ１がＯＮ状態になると
共に、ＣＲ発振制御回路２ａの入力スレッショルド電圧
がＶｃｌになり、コンデンサＣは抵抗Ｒ２を流れる電流
の内の抵抗Ｒ１から流れる電流を除く電流により放電さ
れるようになる。
ると、内部回路にもＶDDが印加されて動作可能になると
共に、端子Ｔの電圧レベルは基準電圧なので、各シュミ
ット回路の出力は低レベルとなりトランジスタＱ１はＯ
ＦＦ状態となる。その後、時間経過と共に抵抗Ｒ１に流
れる電流によりコンデンサＣは徐々に充電されて充電電
圧が上昇していくが、各シュミット回路の入力スレショ
ルド電圧はＶｒｈ＜Ｖｃｈの関係なので、Ｖｒｈを越え
た所で、まづＲＳＴ信号が高レベルに反転し、リセット
状態が解除され、リセット制御回路３ａの入力スレッシ
ョルド電圧はＶｒｌになる。コンデンサＣが引き続き充
電されて充電電圧がＶｃｈを越えると、ＣＬＫ信号が高
レベルに反転してトランジスタＱ１がＯＮ状態になると
共に、ＣＲ発振制御回路２ａの入力スレッショルド電圧
がＶｃｌになり、コンデンサＣは抵抗Ｒ２を流れる電流
の内の抵抗Ｒ１から流れる電流を除く電流により放電さ
れるようになる。
【００２０】コンデンサＣが引き続き放電され、端子Ｔ
の電圧が低下してＶｃｌの電圧まで下がると、ＣＬＫ信
号が低レベルに反転すると共に、トランジスタＱ１が再
びＯＦＦ状態になって、ＣＲ発振制御回路２ａの入力ス
レッショルド電圧がＶｃｈになるので、コンデンサＣは
抵抗Ｒ１を流れる電流により再び充電されるようにな
る。この充放電動作を繰り返すことにより、連続的なＣ
ＬＫ信号が出力されるようになる。尚、各シュミット回
路の入力スレッショルド電圧はＶｒｌ＜Ｖｃｌの関係な
ので、発振を継続している間はＲＳＴ信号が再び低レベ
ルになって、リセット状態になることはない。
の電圧が低下してＶｃｌの電圧まで下がると、ＣＬＫ信
号が低レベルに反転すると共に、トランジスタＱ１が再
びＯＦＦ状態になって、ＣＲ発振制御回路２ａの入力ス
レッショルド電圧がＶｃｈになるので、コンデンサＣは
抵抗Ｒ１を流れる電流により再び充電されるようにな
る。この充放電動作を繰り返すことにより、連続的なＣ
ＬＫ信号が出力されるようになる。尚、各シュミット回
路の入力スレッショルド電圧はＶｒｌ＜Ｖｃｌの関係な
ので、発振を継続している間はＲＳＴ信号が再び低レベ
ルになって、リセット状態になることはない。
【００２１】尚、図１及び図３の回路を組み合わせて、
発振回路及びリセット回路を形成しても構わないが、ヒ
ステリシス電圧の温度特性等を考慮すれば、同様な素子
構成によりヒステリシス電圧を発生するようにした方が
良い。また、発振周波数の精度を良くするために、抵抗
Ｒ１を外付けするようにしても良い。更に、本実施の形
態はＣＭＯＳ回路により形成した場合のみついて説明し
ているが、バイポーラ回路でも同様な回路を構成するこ
とは可能である。
発振回路及びリセット回路を形成しても構わないが、ヒ
ステリシス電圧の温度特性等を考慮すれば、同様な素子
構成によりヒステリシス電圧を発生するようにした方が
良い。また、発振周波数の精度を良くするために、抵抗
Ｒ１を外付けするようにしても良い。更に、本実施の形
態はＣＭＯＳ回路により形成した場合のみついて説明し
ているが、バイポーラ回路でも同様な回路を構成するこ
とは可能である。
【００２２】
【発明の効果】 以上説明のように本発明によれば、請
求項１または請求項３の記載に係わる半導体装置は、Ｃ
Ｒ発振制御回路に接続される端子と、リセット制御回路
に接続される端子とを共通端子とすることができると共
に、発振継続中はリセット信号が不要に出力されること
がないようになるので、半導体装置の端子数を削減でき
るようになり、同一ピン数のパッケージにより多くの機
能を取り込めるようになるとともに、半導体装置の取付
面積が増大するのを防止したり半導体装置の単価が上が
るのを防止したりできるようになるという効果がある。
また、外付け部品数を削減して部品の費用や管理費を削
減できるようになるという効果もある。
求項１または請求項３の記載に係わる半導体装置は、Ｃ
Ｒ発振制御回路に接続される端子と、リセット制御回路
に接続される端子とを共通端子とすることができると共
に、発振継続中はリセット信号が不要に出力されること
がないようになるので、半導体装置の端子数を削減でき
るようになり、同一ピン数のパッケージにより多くの機
能を取り込めるようになるとともに、半導体装置の取付
面積が増大するのを防止したり半導体装置の単価が上が
るのを防止したりできるようになるという効果がある。
また、外付け部品数を削減して部品の費用や管理費を削
減できるようになるという効果もある。
【００２３】 また、請求項２及び請求項３の記載に係
わる半導体装置は、リセット信号が解除された後に発振
を継続するようになり、リセット信号とクロック信号の
タイミングを気にしなくても済むようになるので、設計
時等にクロック信号のタイミングとリセット信号のタイ
ミングとを合わせ込まなくても、内部回路を確実に動作
させることができるようになり、設計及び評価の期間を
短縮して経費を削減できるようになるという効果があ
る。請求項４の記載に係わる半導体装置は、ＣＭＯＳ構
成により形成されているので、消費電流の少ない半導体
装置を容易に使用できるようになるという効果がある。
わる半導体装置は、リセット信号が解除された後に発振
を継続するようになり、リセット信号とクロック信号の
タイミングを気にしなくても済むようになるので、設計
時等にクロック信号のタイミングとリセット信号のタイ
ミングとを合わせ込まなくても、内部回路を確実に動作
させることができるようになり、設計及び評価の期間を
短縮して経費を削減できるようになるという効果があ
る。請求項４の記載に係わる半導体装置は、ＣＭＯＳ構
成により形成されているので、消費電流の少ない半導体
装置を容易に使用できるようになるという効果がある。
【図１】本発明の第１の実施例を示す回路図、
【図２】第一の実施例の動作波形を示す説明図、
【図３】本発明による他の実施例を示す回路図、
【図４】従来の実施例を示す構成図である。
４、６：コンパレータ回路 ５、７：バッファ回路 Ｑ１、Ｑ２、Ｑ３：ＭＯＳトランジスタ素子 Ｌ１、Ｌ２、Ｌ３：信号線 Ｃ ：コンデンサ Ｔ ：入力端子 ＣＬＫ：内部クロック信号 ＲＳＴ：内部リセット信号 出願人 ローム株式会社
Claims (4)
- 【請求項１】 内部回路に接続され該内部回路を初期状
態に設定するためのリセット信号を出力するリセット制
御回路と、前記内部回路に接続され前記内部回路を所定
のタイミングで動作させるためのクロック信号を出力す
るＣＲ発振制御回路と、コンデンサまたは及び抵抗を外
付けするための端子とを有する半導体装置であって、 前記リセット制御回路と前記ＣＲ発振制御回路とはそれ
ぞれ前記端子に共通接続され、 前記ＣＲ発振制御回路は前記端子の電圧レベルが前記リ
セット信号を出力しない電圧範囲で発振を継続しながら
前記クロック信号を出力するように前記コンデンサの充
放電を制御することを特徴とする半導体装置。 - 【請求項２】 前記リセット制御回路は前記端子の電圧
レベルが第１の電圧以上になるまでリセット信号を出力
した後は前記端子の電圧レベルが第１の電圧よりも低い
第２の電圧以下になるまでリセット信号を再び出力しな
いヒステリシス特性を有し、前記ＣＲ発振制御回路は前
記端子の電圧レベルが第１の電圧よりも高い第３の電圧
と第１の電圧よりも低く第２の電圧よりも高い第４の電
圧との間で発振を継続するように前記コンデンサの充放
電を制御することを特徴とする請求項１に記載の半導体
装置。 - 【請求項３】 内部回路に接続され該内部回路を初期状
態に設定するためのリセット信号を出力するリセット制
御回路と、前記内部回路に接続され前記内部回路を所定
のタイミングで動作させるためのクロック信号を出力す
るＣＲ発振制御回路と、コンデンサまたは及び抵抗を外
付けするための端子とを有する半導体装置であって、 前記リセット制御回路と前記ＣＲ発振制御回路とはそれ
ぞれ前記端子に共通接続され、 前記リセット制御回路は前記端子の電圧レベルが第１の
電圧以下になるまでリセット信号を出力した後は前記端
子の電圧レベルが第１の電圧よりも高い第２の電圧以上
になるまでリセット信号を再び出力しないヒステリシス
特性を有し、 前記ＣＲ発振制御回路は前記端子の電圧レベルが第１の
電圧よりも低い第３の電圧と第１の電圧よりも高く第２
の電圧よりも低い第４の電圧との間で発振を継続するよ
うに前記コンデンサの充放電を制御することを特徴とす
る半導体装置。 - 【請求項４】 前記ＣＲ発振回路及び前記リセット回路
は、ＣＭＯＳ構成で形成されていることを特徴とする請
求項１乃至請求項３に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7242797A JP2879845B2 (ja) | 1994-11-30 | 1995-09-21 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-297654 | 1994-11-30 | ||
| JP29765494 | 1994-11-30 | ||
| JP7242797A JP2879845B2 (ja) | 1994-11-30 | 1995-09-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08213887A JPH08213887A (ja) | 1996-08-20 |
| JP2879845B2 true JP2879845B2 (ja) | 1999-04-05 |
Family
ID=26535927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7242797A Expired - Fee Related JP2879845B2 (ja) | 1994-11-30 | 1995-09-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2879845B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8937468B2 (en) * | 2012-08-13 | 2015-01-20 | Northrop Grumman Systems Corporation | Power supply systems and methods |
-
1995
- 1995-09-21 JP JP7242797A patent/JP2879845B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08213887A (ja) | 1996-08-20 |
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Legal Events
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