JP3614557B2 - パワーオンリセット回路及びこれを用いた制御装置 - Google Patents
パワーオンリセット回路及びこれを用いた制御装置 Download PDFInfo
- Publication number
- JP3614557B2 JP3614557B2 JP06857596A JP6857596A JP3614557B2 JP 3614557 B2 JP3614557 B2 JP 3614557B2 JP 06857596 A JP06857596 A JP 06857596A JP 6857596 A JP6857596 A JP 6857596A JP 3614557 B2 JP3614557 B2 JP 3614557B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- capacitor
- power
- voltage
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
Description
【産業上の利用分野】
本発明は半導体装置のパワーオンリセット回路の構成に関し、詳しくは1チップマイクロコンピュータ等の制御装置を初期状態に設定するために設けられたパワーオンリセット回路の回路構成に関する。
【0002】
【従来の技術】
従来、音響装置や映像装置等に使用されている1チップマイクロコンピュータ等の制御装置では、動作開始時に電源電圧を最初に印加したときや、プログラム動作中に停電や後述するノイズ等で電源電圧が一時的に低下した後再び正常な電源電圧に戻ったとき(以下「瞬断」と称す)等に、制御装置の内部状態が不確定になるために、製品装置が誤動作したり暴走したりすることがある。この問題を防ぐために、半導体装置に外付けしたCR時定数回路または半導体装置に内蔵したパワーオンリセット回路を用いて、電源電圧印加時に一定時間リセット信号を出力することにより制御装置の内部状態を一定の状態に初期設定するようにしている。
【0003】
図4は、半導体装置に内蔵された従来のパワーオンリセット回路の例を示し、図5はその動作波形を示す。図4及び図5に基づいて従来のパワーオンリセット回路12の回路構成及び動作について簡単に説明する。尚、以下の説明では、電源電圧の電圧値を”H”(ハイレベル)、基準電位の電圧値を”L”(ローレベル)と略して説明する。
【0004】
電源電圧(VDD)が印加されていない時間t1までは、各々一方の電極が基準電位(GND)に接続されたコンデンサC1及びC2の電荷は放電状態で、その電圧は概ね基準電位”L”になっている。時間t1で電源電圧が印加されて所定の値になったとき、コンデンサC2の電圧は電荷保存の法則から基準電位の”L”が維持され、電圧レベル判定回路1のRST出力の電圧は”H”となって、半導体装置の内部回路をリセット状態にする。その後、アナログスイッチ回路構成で形成されたスイッチ回路S1とS2の制御入力CK1とCK2及びその反転入力(CK1BとCK2B)がタイミング回路から図5に示すように交互に入力され、制御入力CK1とCK2が各々”H”のとき対応するスイッチ回路S1、S2が各々導通する。従って、CK1が”H”でCK2が”L”のときはスイッチ回路S1のみが導通してコンデンサC1が電源電圧で充電され、CK1が”L”でCK2が”H”のときはスイッチ回路S2のみが導通してコンデンサC1に充電された電荷をコンデンサC2と分配する。
【0005】
この充電動作を繰り返すことにより、コンデンサC2の電圧VC2が電源電圧に向けて徐々に上昇し、充電動作途中の時間t2で、電圧VC2が電圧レベル判定回路1の入力の(論理)スレッショルド電圧VT を越えて変動したときに、電圧レベル判定回路1の出力電圧が反転して”L”になり、リセット状態は解除され、通常の動作が可能な状態になる。
【0006】
このような動作により、図4に示すパワーオンリセット回路12は、半導体装置に内蔵可能な回路構成でありながら、大容量のコンデンサを使用することなく十分に長いリセット時間を得ることができる回路となっている。
【0007】
【発明が解決しようとする課題】
電源電圧は、サージ電圧が半導体装置の外部から印加される外来ノイズや、内部回路が一斉に動作したり大電流の出力回路を駆動したときの半導体装置内部で発生する自己ノイズ等により、図5の時間t3に示すように数10ms以下の瞬断を一部回路で生じることがある。このような瞬断が生じたとき、パワーオンリセット回路12は、コンデンサC2に充電された電圧をダイオードD1を介してダイオードD1の順方向電圧VF までは瞬時に放電し、その後は素子リーク等により基準電位まで徐々に放電するように動作する。この時、コンデンサC2の電圧VC2が電圧レベル判定回路1の入力スレッショルド電圧VT を一瞬下回って、RST出力が”H”になって内部回路をリセット状態にしてしまっていた。
【0008】
このため、半導体装置内部の記憶素子のデータを保持することが可能な電源電圧であっても、記憶素子の記憶値が初期状態にリセットされてしまい、電源が瞬断する前の状態からの動作を継続する事ができないという問題がある。
そこで本発明はこれらの問題を解決し、電源投入時には確実にリセット信号を出力するとともに、所定の瞬断時間より短い時間の電源瞬断時にはリセット信号を出力しないパワーオンリセット回路を提供することを目的とする。
【0009】
【課題を解決するための手段】
上述の問題を解決するために、請求項1の記載に係わるパワーオンリセット回路は、電源電圧を印加したときに、一定の電源電圧値に達するまでの間半導体装置を初期状態に設定するためのリセット信号(RST)を出力する半導体装置に内蔵されたパワーオンリセット回路(10)において、各々一方の電極が接地された第1のコンデンサ(C1)及び第2のコンデンサ(C2)を有し、第1のコンデンサの他方の電極を電源に接続する第1のスイッチ回路(S1)と、第1のコンデンサの電源側の電極を第2のコンデンサの他方の電極に接続する第2のスイッチ回路(S2)と、第2のコンデンサの電圧が所定の電圧値になったときリセット解除用の信号を出力する電圧レベル判定回路(1)と、電源電圧が低下したときに第2のコンデンサの電荷を放電するために第2のコンデンサと電源との間に直列接続された第1の抵抗(R1)及びダイオード(D1)からなる放電回路(2)と、から構成されたことを特徴とする。
【0010】
また、請求項2の記載に係わるパワーオンリセット回路は、請求項1に記載のパワーオンリセット回路の回路構成に更に加えて、電圧レベル判定回路の出力に接続された第2の抵抗(R2)と第3のコンデンサ(C3)からなる積分回路(3)と、積分回路の出力に接続されたヒステリシス特性を有する出力回路(5)と、第2のコンデンサと第2のスイッチ回路の間に接続された第3の抵抗(R3)と、から構成されていることを特徴とする。
請求項3の記載に係わる制御装置は、請求項1または請求項2に記載のパワーオンリセット回路を1チップの半導体装置に内蔵したことを特徴とする。
【0011】
【作用】
本発明のようなパワーオンリセット回路の構成をとることにより、電源電圧が半導体装置内部のメモリ等のデータを保持できるような電圧へ一時的に低下したときや電源電圧線にノイズを受けたときに、内部回路をリセットする信号が不必要に出力されてしまう事がなくなる。
【0012】
【実施例】
以下、本発明の実施例を図1、図2及び図3を参照しながら詳細に説明する。尚、本明細書では全図面を通して同一または同様の回路要素には同一の符号を付して説明を簡略化している。
図1は本発明のパワーオンリセット回路の構成例を示す。図1のパワーオンリセット回路10は、各々一方の電極が基準電入力に接続されたコンデンサC1及びコンデンサC1より容量値の大きいコンデンサC2を有し、コンデンサC1の他方の電極を電源電圧に接続するスイッチ回路S1と、コンデンサC1の電源側の電極をコンデンサC2の他方の電極に接続するスイッチ回路S2と、コンデンサC2の電圧VC2が入力のスレショルド電圧VT を越えて変動すると出力状態を反転するCMOSインバータ回路による電圧レベル判定回路1と、電源電圧が低下したときにコンデンサC2の電荷を電源に向けて放電するために直列接続された抵抗R1とダイオードD1からなる放電回路2と、電圧レベル判定回路1の出力に接続された抵抗R2とコンデンサC3による積分回路3と、積分回路3の出力を波形成形するバッファ回路としての出力回路4とから構成され、各スイッチ回路にはスイッチ回路の開閉を制御するための制御入力(CK1、CK2)が図示しないタイミング回路から接続され、RST出力は図示しない1チップマイクロコンピュータのCPU回路等のロジック回路に接続されている。各コンデンサは拡散層と配線層の間または配線層間に形成されるとともに、抵抗R1は多結晶シリコン(「ポリシリコン」ともいう)等によって形成され寄生ダイオードが構成されないようになっている。スイッチ回路S1及びS2は、PMOS及びNMOS素子によるアナログスイッチ回路を従来と同様にして使用している。
【0013】
尚、電圧レベル判定回路1として、NAND回路やNOR回路、コンパレータ回路等を使用しても良い。また、リセット時間は、コンデンサC2の有効面積をコンデンサC1の有効面積の数百倍乃至数千倍の大きさに設定して容量比を変えるとともに、制御入力のクロック周波数を変更したり、電圧レベル判定回路1の入力スレッショルド電圧VT を、ダイオードD1の順方向電圧VF より高い電圧で任意に変更することにより必要に応じて設定することができる。更に、コンデンサC1は非常に小さな容量値で構わないので、時間の精度を気にしないときには、素子や配線の寄生容量を使用するようにして、コンデンサC1を省略しても良い。
【0014】
図2は図1の実施例における各部の動作波形を示す。図1及び図2に基づいて本発明のパワーオンリセット回路の動作について説明する。
従来と同様に、時間t1で電源電圧が印加されて電源電圧が所定の値になったとき、コンデンサC2の電圧は電荷保存の法則から”L”、電圧レベル判定回路1のRST出力の電圧は”H”となって半導体装置の内部回路をリセット状態にする。その後、スイッチ回路S1とS2の制御入力CK1とCK2がタイミング回路から図2に示すように交互に入力され、CK1が”H”でCK2が”L”のときはスイッチ回路S1のみが導通してコンデンサC1が電源電圧で充電され、CK1が”L”でCK2が”H”のときはスイッチ回路S2のみが導通してコンデンサC1に充電された電荷をコンデンサC2と分配するように動作する。
【0015】
このような充電動作を繰り返すことにより、コンデンサC2の電圧VC2が電源電圧に向けて徐々に上昇し、充電動作途中の時間t2で、電圧VC2が電圧レベル判定回路1の入力スレッショルド電圧VT を越えると、電圧レベル判定回路1の出力電圧が反転して”L”になり、積分回路3により更に遅延されて、リセット状態は解除され、通常の動作が可能な状態になる。尚、通常の動作が可能になった後もこの充電動作は継続され、数秒後にはコンデンサC2の充電電圧は概ね電源電圧に達するようになる。
【0016】
一方、時間t3で示すように、前述したようなノイズにより電源電圧が数10ms以下の瞬断を生じると、コンデンサC2に充電された電圧は、抵抗R1及びダイオードD1を介してダイオードD1の順方向電圧VF になるまでは一定の時定数で放電され、その後は素子リーク等により基準電位まで徐々に放電されようとするが、短時間の瞬断では、コンデンサC2の電圧VC2は電圧レベル判定回路1の入力スレショルド電圧VT を下回らないので、リセット出力RSTは瞬断前の値を保持し、内部回路が再度リセットされることはない。
【0017】
図3は本発明のパワーオンリセット回路の他の構成例を示し、スイッチ回路S1は電源電圧のみをスイッチングすれば良いのでPMOS素子のみで構成され、スイッチ回路S2はPMOS及びNMOSトランジスタによるアナログスイッチ回路で構成され、点線で示すスイッチ回路2の寄生ダイオードD2による放電を防ぐためにスイッチ2とコンデンサC2の間に多結晶シリコンで形成された抵抗R3が挿入され、積分回路3の出力がヒステリシス特性を有する出力回路5に接続されている以外は、図1と同一の構成になっている。尚、スイッチ回路S1には制御入力CK1Bが接続され、スイッチ回路S2には制御入力CK2とその反転入力CK2Bが図示しないタイミング回路から接続されている。
【0018】
従って、その動作は図1の場合と概ね同一であるが、積分回路3の出力電圧にヒステリシス特性を持たせているので、RST出力が短時間で繰り返し出力されたりすることがないようになっている。
尚、本発明は図1及び図3の回路に限定されるものではなく、例えば、放電回路のダイオードを複数個直列接続したり、積分回路3を省略したり、出力回路5にRSラッチ回路を用いたり、コンデンサC2を外付けにしたりしても良い。また、好ましくは、抵抗R1及びR3として数十kΩ乃至数MΩの抵抗を使用し、コンデンサC1の容量値を数pFとしコンデンサC2の容量値を数百pF乃至数千pFの容量値を使用して数10ms以下の瞬断には応答しないようにするのが良い。本発明のパワーオンリセット回路は、CMOS構成の1チップマイクロコンピュータ等に用いた場合を示しているが、バイポーラ技術による半導体装置でも同様な回路を構成することができる。
【0019】
【発明の効果】
以上のように、本発明のパワーオンリセット回路によれば、電源電圧が半導体装置内部のメモリ等のデータを保持できるような電圧へ一時的に低下したときや電源にノイズを受けたときに、内部回路をリセットする信号が不必要に出力されてしまう事がなくなるので、電源が瞬断する前の状態からの動作を継続する事ができるようになるという効果がある。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示す回路図、
【図2】第1の実施形態の動作波形を示す説明図、
【図3】本発明の他の実施形態を示す回路図、
【図4】従来例を示す回路図、
【図5】図4の従来例の動作波形を示す説明図である。
【符号の説明】
10 :パワーオンリセット回路
C1,C2:コンデンサ(素子)
S1,S2:スイッチ回路
1 :電圧レベル判定回路
2 :放電回路
3 :積分回路
4 :出力(バッファ)回路
RST:リセット信号
出願人 ローム株式会社
Claims (3)
- 電源電圧を印加したときに、一定の電源電圧値に達するまでの間半導体装置を初期状態に設定するためのリセット信号を出力する半導体装置に内蔵されたパワーオンリセット回路において、
各々一方の電極が接地された第1のコンデンサ及び第2のコンデンサを有し、前記第1のコンデンサの他方の電極を電源に接続する第1のスイッチ回路と、前記第1のコンデンサの電源側の電極を前記第2のコンデンサの他方の電極に接続する第2のスイッチ回路と、前記第2のコンデンサの電圧が所定の電圧値になったときリセット解除用の信号を出力する電圧レベル判定回路と、電源電圧が低下したときに前記第2のコンデンサの電荷を放電するために前記第2のコンデンサと電源との間に直列接続された第1の抵抗及びダイオードからなる放電回路と、から構成されたことを特徴とするパワーオンリセット回路。 - 前記パワーオンリセット回路は、更に、前記電圧レベル判定回路の出力に接続された第2の抵抗と第3のコンデンサからなる積分回路と、前記積分回路の出力に接続されたヒステリシス特性を有する出力回路と、前記第2のコンデンサと第2のスイッチ回路の間に接続された第3の抵抗と、から構成されていることを特徴とする請求項1に記載のパワーオンリセット回路。
- 請求項1または請求項2に記載のパワーオンリセット回路を1チップの半導体装置に内蔵したことを特徴とする制御装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06857596A JP3614557B2 (ja) | 1995-06-16 | 1996-03-25 | パワーオンリセット回路及びこれを用いた制御装置 |
KR1019960020574A KR100360792B1 (ko) | 1995-06-16 | 1996-06-10 | 파워온리셋회로및이것을이용한제어장치 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7-150606 | 1995-06-16 | ||
JP15060695 | 1995-06-16 | ||
JP06857596A JP3614557B2 (ja) | 1995-06-16 | 1996-03-25 | パワーオンリセット回路及びこれを用いた制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0964708A JPH0964708A (ja) | 1997-03-07 |
JP3614557B2 true JP3614557B2 (ja) | 2005-01-26 |
Family
ID=26409784
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06857596A Expired - Fee Related JP3614557B2 (ja) | 1995-06-16 | 1996-03-25 | パワーオンリセット回路及びこれを用いた制御装置 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP3614557B2 (ja) |
KR (1) | KR100360792B1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102060480B1 (ko) | 2018-10-18 | 2019-12-30 | 국방과학연구소 | 파워 온 리셋 회로 및 상기 회로의 제어 방법 |
-
1996
- 1996-03-25 JP JP06857596A patent/JP3614557B2/ja not_active Expired - Fee Related
- 1996-06-10 KR KR1019960020574A patent/KR100360792B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JPH0964708A (ja) | 1997-03-07 |
KR100360792B1 (ko) | 2003-01-24 |
KR970004333A (ko) | 1997-01-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3756961B2 (ja) | 半導体メモリ装置のチップ初期化信号発生回路 | |
JP2541585B2 (ja) | リセット信号発生回路 | |
US5929672A (en) | Power on reset circuit and one chip microcomputer using same | |
JPH064181A (ja) | パワーオンリセット信号発生装置 | |
JP3005169B2 (ja) | リセット回路 | |
JPH07230331A (ja) | 起動回路を有する基準電圧発生回路 | |
US5166546A (en) | Integrated circuit for generating a reset signal | |
JP3575920B2 (ja) | 半導体集積回路 | |
US6281723B1 (en) | Device and method for power-on/power-off checking of an integrated circuit | |
JP3614557B2 (ja) | パワーオンリセット回路及びこれを用いた制御装置 | |
US5614872A (en) | Semiconductor device having CR oscillation circuit and reset circuit | |
US5578951A (en) | CMOS circuit for improved power-on reset timing | |
JPH08223017A (ja) | パワーオン・パワーオフリセット装置 | |
JPH0832428A (ja) | リセット回路 | |
JPH0514158A (ja) | パワーオンリセツトパルス制御回路 | |
JP3279955B2 (ja) | 半導体回路 | |
JP4424877B2 (ja) | パワーオンリセット回路および該パワーオンリセット回路を有する電子回路 | |
KR100412994B1 (ko) | 반도체장치의 파워-온 리셋회로 | |
JP3654878B2 (ja) | 出力回路 | |
TWI273274B (en) | Pulse generator and method thereof | |
KR100438434B1 (ko) | 제어부와 종속부를 가지는 전자기기에서의 전원 및 신호제어 장치 | |
JP3879881B2 (ja) | 半導体メモリ装置のモード設定回路 | |
JPH11145808A (ja) | パワーオンリセット回路及びそれを用いた半導体集積回路装置 | |
JPH11145798A (ja) | 遅延回路 | |
KR100446276B1 (ko) | 펄스 신호 발생기 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040325 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040427 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041026 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041027 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101112 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |