JP3279955B2 - 半導体回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタ（以下、ＦＥＴと記す）を用いた半導体回路に関
し、詳しくは、ダイナミックＲＡＭ（以下、ＤＲＡＭと
記す）等のメモリの通常の入出力信号が印加される端子
に接続され、該端子に通常の入出力信号よりも高い電位
の評価回路活性化電圧が印加され、且つ、所定の評価許
可信号が入力されると、メモリ回路を評価するための評
価回路を起動させる信号を生成する半導体回路に関す
る。
スタ（以下、ＦＥＴと記す）を用いた半導体回路に関
し、詳しくは、ダイナミックＲＡＭ（以下、ＤＲＡＭと
記す）等のメモリの通常の入出力信号が印加される端子
に接続され、該端子に通常の入出力信号よりも高い電位
の評価回路活性化電圧が印加され、且つ、所定の評価許
可信号が入力されると、メモリ回路を評価するための評
価回路を起動させる信号を生成する半導体回路に関す
る。
【０００２】
【従来の技術】近年、コンピュータや情報通信機器の急
激な普及に伴い、それらに搭載される集積回路の機能は
著しく向上している。特に、メモリ回路においては、記
憶容量の増大や実装面積の縮小化等の要望に対応するた
め、回路素子の微細化や端子数の抑制等に関する技術が
種々研究、開発されている。
激な普及に伴い、それらに搭載される集積回路の機能は
著しく向上している。特に、メモリ回路においては、記
憶容量の増大や実装面積の縮小化等の要望に対応するた
め、回路素子の微細化や端子数の抑制等に関する技術が
種々研究、開発されている。
【０００３】例えば、図４に示すように、ＤＲＡＭ等の
メモリ回路を内部回路２として含む集積回路（以下、Ｉ
Ｃと記す）チップ１においては、実装面積の縮小化を図
るため、内部回路２への信号入出力用の端子ＰＡＤと、
内部回路２の評価試験を行う評価回路３を起動するため
の起動用回路４への入力端子ＰＡＤとを共用して端子数
の増加を抑制することが行われている。このように、評
価回路３及び起動用回路４は、内部回路２とともにＩＣ
チップ１内部に形成されており、ＩＣチップ１の出荷前
に行われる評価試験時にのみ起動される。そして、この
ような回路構成は、ＩＣチップ１が搭載されるパッケー
ジの規格やピン数等に制限の多いメモリ装置において、
頻繁に適用されている。
メモリ回路を内部回路２として含む集積回路（以下、Ｉ
Ｃと記す）チップ１においては、実装面積の縮小化を図
るため、内部回路２への信号入出力用の端子ＰＡＤと、
内部回路２の評価試験を行う評価回路３を起動するため
の起動用回路４への入力端子ＰＡＤとを共用して端子数
の増加を抑制することが行われている。このように、評
価回路３及び起動用回路４は、内部回路２とともにＩＣ
チップ１内部に形成されており、ＩＣチップ１の出荷前
に行われる評価試験時にのみ起動される。そして、この
ような回路構成は、ＩＣチップ１が搭載されるパッケー
ジの規格やピン数等に制限の多いメモリ装置において、
頻繁に適用されている。
【０００４】次に、評価回路を活性化するための起動用
回路について図５を用いて説明する。図５において、端
子ＰＡＤは図示を省略した内部回路への入出力端子と、
起動用回路１００への入力端子とを兼ねている。起動用
回路１００は、端子ＰＡＤと低電位電源ＶGNDとの間
に、複数段からなるｎ型電界効果トランジスタ（以下、
ｎＦＥＴと記す）群Ｍ１、ｐ型電解効果トランジスタ
（以下、ｐＦＥＴと記す）Ｍ２、ｎＦＥＴＭ３及び抵抗
Ｒを直列に接続して構成されている。
回路について図５を用いて説明する。図５において、端
子ＰＡＤは図示を省略した内部回路への入出力端子と、
起動用回路１００への入力端子とを兼ねている。起動用
回路１００は、端子ＰＡＤと低電位電源ＶGNDとの間
に、複数段からなるｎ型電界効果トランジスタ（以下、
ｎＦＥＴと記す）群Ｍ１、ｐ型電解効果トランジスタ
（以下、ｐＦＥＴと記す）Ｍ２、ｎＦＥＴＭ３及び抵抗
Ｒを直列に接続して構成されている。
【０００５】ここで、ｎＦＥＴ群Ｍ１は、図中では便宜
的に１つのｎＦＥＴのみが示されているが、通常、ゲー
ト電極及びソース電極が共通接続されたダイオード接続
のｎＦＥＴが複数個直列に接続されている。また、ｐＦ
ＥＴＭ２のゲート電極には、高電位電源ＶDD（例えば、
ＶDD＝３．３Ｖ）が印加され、ｎＦＥＴＭ３のゲート電
極には、活性化信号（あるいはテストイネーブル信号）
ＳAが印加される。そして、ｎＦＥＴＭ３と抵抗Ｒの接
続点Ｎ３には、接続点Ｎ３の信号電圧を反転し、図示を
省略した評価回路に起動信号ＳTを出力するインバータ
Ｘ１が接続されている。なお、図示を省略した評価回路
はＬレベルの起動信号ＳTにより起動するものとする。
的に１つのｎＦＥＴのみが示されているが、通常、ゲー
ト電極及びソース電極が共通接続されたダイオード接続
のｎＦＥＴが複数個直列に接続されている。また、ｐＦ
ＥＴＭ２のゲート電極には、高電位電源ＶDD（例えば、
ＶDD＝３．３Ｖ）が印加され、ｎＦＥＴＭ３のゲート電
極には、活性化信号（あるいはテストイネーブル信号）
ＳAが印加される。そして、ｎＦＥＴＭ３と抵抗Ｒの接
続点Ｎ３には、接続点Ｎ３の信号電圧を反転し、図示を
省略した評価回路に起動信号ＳTを出力するインバータ
Ｘ１が接続されている。なお、図示を省略した評価回路
はＬレベルの起動信号ＳTにより起動するものとする。
【０００６】そして、例えば、ＩＣチップ１がメモリ回
路を内部回路として含む場合には、通常の回路動作にお
いて端子ＰＡＤに、入出力データ（ＤＱ）やクロックイ
ネーブル（ＣＫＥ）、あるいはアドレス入力（Ａ）等の
信号が印加される。また、活性化信号ＳAは、内部回路
の所定の回路動作により生成される信号、すなわち評価
対象となる内部回路の通常の動作状態あるいは試験状態
にあるときに活性化する信号であって、例えば、メモリ
のＲＡＳ（row addresss signal）等がこれに該当す
る。
路を内部回路として含む場合には、通常の回路動作にお
いて端子ＰＡＤに、入出力データ（ＤＱ）やクロックイ
ネーブル（ＣＫＥ）、あるいはアドレス入力（Ａ）等の
信号が印加される。また、活性化信号ＳAは、内部回路
の所定の回路動作により生成される信号、すなわち評価
対象となる内部回路の通常の動作状態あるいは試験状態
にあるときに活性化する信号であって、例えば、メモリ
のＲＡＳ（row addresss signal）等がこれに該当す
る。
【０００７】次に、図５に示した起動用回路１００の端
子ＰＡＤに印加される電圧ＶPAD毎の動作状態を、図６
のタイミングチャートを用いて説明する。端子ＰＡＤへ
の印加電圧ＶPADが、内部回路の通常の動作電圧の範囲
（０〜ＶD D）内にある場合には、ｎＦＥＴ群Ｍ１は非導
通状態にあるため、接続点Ｎ３はＬレベルとなり、イン
バータＸ１から出力されるＨレベルの起動信号ＳTが保
持されて、評価回路は起動されない。
子ＰＡＤに印加される電圧ＶPAD毎の動作状態を、図６
のタイミングチャートを用いて説明する。端子ＰＡＤへ
の印加電圧ＶPADが、内部回路の通常の動作電圧の範囲
（０〜ＶD D）内にある場合には、ｎＦＥＴ群Ｍ１は非導
通状態にあるため、接続点Ｎ３はＬレベルとなり、イン
バータＸ１から出力されるＨレベルの起動信号ＳTが保
持されて、評価回路は起動されない。
【０００８】一方、端子ＰＡＤへの印加電圧ＶPADとし
て、内部回路への通常の入出力信号のＨレベル（ＶDD）
よりも高い所定のテスト電圧ＶTが印加されると、ｎＦ
ＥＴ群Ｍ１は導通状態になり、テスト電圧ＶTからｎＦ
ＥＴ群Ｍ１を構成するｎＦＥＴの段数分のしきい値電圧
ＶTHを降下させた電圧が接続点Ｎ１に印加される。この
接続点Ｎ１の電圧が、ｐＦＥＴＭ２のゲート電位ＶDDと
しきい値電圧との合計を上回ると、ｐＦＥＴＭ２が導通
状態になる。ここで、内部回路を試験する場合には、Ｈ
レベル（アクティブ状態）の活性化信号ＳAがｎＦＥＴ
Ｍ３のゲートに予め印加された状態にあるため、ｎＦＥ
ＴＭ３は導通状態にあり、接続点Ｎ３には、負荷として
機能するｐＦＥＴＭ２と抵抗Ｒとの抵抗分割により所定
の信号電圧（≒ＶDD）が現れる。そして、接続点Ｎ３の
信号電圧がインバータＸ１のしきい値を越えると、信号
電圧が反転されて、Ｌレベルの起動信号ＳTが評価回路
に出力され、評価回路による内部回路の試験が行われ
る。なお、図示を省略したが、起動信号ＳTが入力され
る評価回路の入力段には、起動信号ＳTの信号電圧を保
持するためのラッチ回路等が接続されている。
て、内部回路への通常の入出力信号のＨレベル（ＶDD）
よりも高い所定のテスト電圧ＶTが印加されると、ｎＦ
ＥＴ群Ｍ１は導通状態になり、テスト電圧ＶTからｎＦ
ＥＴ群Ｍ１を構成するｎＦＥＴの段数分のしきい値電圧
ＶTHを降下させた電圧が接続点Ｎ１に印加される。この
接続点Ｎ１の電圧が、ｐＦＥＴＭ２のゲート電位ＶDDと
しきい値電圧との合計を上回ると、ｐＦＥＴＭ２が導通
状態になる。ここで、内部回路を試験する場合には、Ｈ
レベル（アクティブ状態）の活性化信号ＳAがｎＦＥＴ
Ｍ３のゲートに予め印加された状態にあるため、ｎＦＥ
ＴＭ３は導通状態にあり、接続点Ｎ３には、負荷として
機能するｐＦＥＴＭ２と抵抗Ｒとの抵抗分割により所定
の信号電圧（≒ＶDD）が現れる。そして、接続点Ｎ３の
信号電圧がインバータＸ１のしきい値を越えると、信号
電圧が反転されて、Ｌレベルの起動信号ＳTが評価回路
に出力され、評価回路による内部回路の試験が行われ
る。なお、図示を省略したが、起動信号ＳTが入力され
る評価回路の入力段には、起動信号ＳTの信号電圧を保
持するためのラッチ回路等が接続されている。
【０００９】ここで、テスト電圧ＶTとしては、例え
ば、通常の入出力信号におけるＨレベルをＶDD＝３．３
±０．３Ｖ（±０．３Ｖは有効電圧範囲）、ｎＦＥＴ群
Ｍ１の段数を４〜５段、ｎＦＥＴ群Ｍ１を構成するＦＥ
Ｔのしきい値電圧をＶTH＝０．５Ｖ、マージン（補償電
圧）を１〜２Ｖとすると、 ＶT＝ＶDD＋ＶTH×（ｎＦＥＴの段数）＋（マージン） で設定されるため、概ね５〜６Ｖが印加される。
ば、通常の入出力信号におけるＨレベルをＶDD＝３．３
±０．３Ｖ（±０．３Ｖは有効電圧範囲）、ｎＦＥＴ群
Ｍ１の段数を４〜５段、ｎＦＥＴ群Ｍ１を構成するＦＥ
Ｔのしきい値電圧をＶTH＝０．５Ｖ、マージン（補償電
圧）を１〜２Ｖとすると、 ＶT＝ＶDD＋ＶTH×（ｎＦＥＴの段数）＋（マージン） で設定されるため、概ね５〜６Ｖが印加される。
【００１０】このように、起動用回路１００は、所定の
高電位のテスト電圧ＶTを端子ＰＡＤに印加し、且つ、
内部回路によりＨレベルの活性化信号ＳAが入力された
場合にのみ評価回路を起動する”Ｌレベル”の起動信号
ＳTを生成する。このような起動用回路１００を用いれ
ば、内部回路に通常の入出力信号を印加する端子と起動
用回路への入力端子とを共用することができ、評価回路
専用の端子を設置することなく、端子数を削減して実装
面積の縮小化を図ることができる利点がある。
高電位のテスト電圧ＶTを端子ＰＡＤに印加し、且つ、
内部回路によりＨレベルの活性化信号ＳAが入力された
場合にのみ評価回路を起動する”Ｌレベル”の起動信号
ＳTを生成する。このような起動用回路１００を用いれ
ば、内部回路に通常の入出力信号を印加する端子と起動
用回路への入力端子とを共用することができ、評価回路
専用の端子を設置することなく、端子数を削減して実装
面積の縮小化を図ることができる利点がある。
【００１１】ところで、内部回路の通常動作時に端子Ｐ
ＡＤを介して入出力される、上述したＤＱ信号やＣＫＥ
信号、あるいはアドレス入力等の信号は、特に回路動作
の高速化に伴って信号電圧にオーバーシュート等のノイ
ズが生じやすい問題がある。そのため、このようなノイ
ズにより端子ＰＡＤへの印加電圧ＶPADが通常の動作電
圧の範囲（０〜ＶDD）を越えて瞬間的に上昇すると、ｎ
ＦＥＴ群Ｍ１及びｐＦＥＴＭ２を介してリーク電流が生
じ、接続点Ｎ２に寄生している（寄生）容量Ｃ１に電荷
が蓄積されることとなる。このとき、ｎＦＥＴＭ３のゲ
ート電極には、Ｈレベルの活性化信号ＳAが印加されな
い状態にあるため、ｎＦＥＴＭ３は非導通状態にある。
このような寄生容量Ｃ１に電荷が蓄積された状態におい
て、Ｈレベルの活性化信号ＳAがｎＦＥＴＭ３のゲート
電極に印加され、ｎＦＥＴＭ３が導通状態となると、端
子ＰＡＤにテスト電圧ＶTが印加されていないにも関わ
らず、接続点Ｎ２の寄生容量Ｃ１に蓄積された電荷によ
り接続点Ｎ３の信号電圧がインバータＸ１のしきい値以
上に上昇することとなり、起動信号ＳTが反転して評価
回路を起動させ、内部回路が試験状態になって通常動作
が阻害される問題があった。ここで、オーバーシュート
等のノイズにより上昇する電圧は１．０Ｖ程度に達し、
有効電圧の範囲±０．３Ｖを大きく越えている。
ＡＤを介して入出力される、上述したＤＱ信号やＣＫＥ
信号、あるいはアドレス入力等の信号は、特に回路動作
の高速化に伴って信号電圧にオーバーシュート等のノイ
ズが生じやすい問題がある。そのため、このようなノイ
ズにより端子ＰＡＤへの印加電圧ＶPADが通常の動作電
圧の範囲（０〜ＶDD）を越えて瞬間的に上昇すると、ｎ
ＦＥＴ群Ｍ１及びｐＦＥＴＭ２を介してリーク電流が生
じ、接続点Ｎ２に寄生している（寄生）容量Ｃ１に電荷
が蓄積されることとなる。このとき、ｎＦＥＴＭ３のゲ
ート電極には、Ｈレベルの活性化信号ＳAが印加されな
い状態にあるため、ｎＦＥＴＭ３は非導通状態にある。
このような寄生容量Ｃ１に電荷が蓄積された状態におい
て、Ｈレベルの活性化信号ＳAがｎＦＥＴＭ３のゲート
電極に印加され、ｎＦＥＴＭ３が導通状態となると、端
子ＰＡＤにテスト電圧ＶTが印加されていないにも関わ
らず、接続点Ｎ２の寄生容量Ｃ１に蓄積された電荷によ
り接続点Ｎ３の信号電圧がインバータＸ１のしきい値以
上に上昇することとなり、起動信号ＳTが反転して評価
回路を起動させ、内部回路が試験状態になって通常動作
が阻害される問題があった。ここで、オーバーシュート
等のノイズにより上昇する電圧は１．０Ｖ程度に達し、
有効電圧の範囲±０．３Ｖを大きく越えている。
【００１２】従来においては、このような誤動作を防止
するため、図７に示すように、接続点Ｎ３と低電位電源
ＶGNDとの間に、バイパス容量としてのコンデンサＣ２
を接続し、仮にノイズにより接続点Ｎ２の寄生容量Ｃ１
に電荷が蓄積され、内部回路の回路動作によりｎＦＥＴ
Ｍ３が導通状態になったとしても、バイパスコンデンサ
Ｃ２を完全に充電するだけの電荷が放電されない限り、
接続点Ｎ３の信号電圧が上昇しないように構成してい
る。
するため、図７に示すように、接続点Ｎ３と低電位電源
ＶGNDとの間に、バイパス容量としてのコンデンサＣ２
を接続し、仮にノイズにより接続点Ｎ２の寄生容量Ｃ１
に電荷が蓄積され、内部回路の回路動作によりｎＦＥＴ
Ｍ３が導通状態になったとしても、バイパスコンデンサ
Ｃ２を完全に充電するだけの電荷が放電されない限り、
接続点Ｎ３の信号電圧が上昇しないように構成してい
る。
【００１３】
【発明が解決しようとする課題】図７に示した起動用回
路においては、パイパスコンデンサＣ２が、寄生容量Ｃ
１に蓄積された電荷を十分吸収することができるととも
に、接続点Ｎ３をインバータＸ１のしきい値を越えない
電圧に保持する必要があるため、例えば、寄生容量Ｃ１
として１ｐＦの電荷が蓄積された場合、概ね１０倍程度
の容量（１０ｐＦ）をバイパスコンデンサＣ２としてＩ
Ｃチップ内に形成しなければならない。この容量をＭＯ
Ｓコンデンサにより構成すると、標準的に使用されてい
るインバータの面積（約５μｍ2）に比較しておよそ４
６０倍という膨大な面積（約２３００μｍ2）を必要と
し、回路面積の増大を招く問題を有していた。
路においては、パイパスコンデンサＣ２が、寄生容量Ｃ
１に蓄積された電荷を十分吸収することができるととも
に、接続点Ｎ３をインバータＸ１のしきい値を越えない
電圧に保持する必要があるため、例えば、寄生容量Ｃ１
として１ｐＦの電荷が蓄積された場合、概ね１０倍程度
の容量（１０ｐＦ）をバイパスコンデンサＣ２としてＩ
Ｃチップ内に形成しなければならない。この容量をＭＯ
Ｓコンデンサにより構成すると、標準的に使用されてい
るインバータの面積（約５μｍ2）に比較しておよそ４
６０倍という膨大な面積（約２３００μｍ2）を必要と
し、回路面積の増大を招く問題を有していた。
【００１４】本発明は、上述したような問題を解決し、
内部回路と端子を共用する起動用回路において、内部回
路の通常動作時に端子に印加される信号のノイズ等によ
り起動用回路の特定の接続点の寄生容量に電荷が蓄積さ
れることによる影響を低減して、起動用回路により起動
される評価回路等の回路装置の誤動作を防止することが
できるとともに、そのための回路面積の増大を抑制する
ことができる起動用回路を提供することを目的とする。
内部回路と端子を共用する起動用回路において、内部回
路の通常動作時に端子に印加される信号のノイズ等によ
り起動用回路の特定の接続点の寄生容量に電荷が蓄積さ
れることによる影響を低減して、起動用回路により起動
される評価回路等の回路装置の誤動作を防止することが
できるとともに、そのための回路面積の増大を抑制する
ことができる起動用回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１記載の発明は、端子に接続される電圧降
下手段と、該電圧降下手段に直列に接続され、活性化信
号に基づいて導通状態が制御されるスイッチング手段
と、該スイッチング手段と基準電圧との間に接続され、
前記スイッチング手段との接続点に所定の信号電圧を生
成するための信号電圧設定手段と、前記信号電圧に基づ
いて出力信号を出力する出力手段と、前記接続点に接続
され、前記スイッチング手段が導通状態となってから所
定期間、前記接続点の電位を放電するための電荷放電手
段と、を具備することを特徴としている。
めに、請求項１記載の発明は、端子に接続される電圧降
下手段と、該電圧降下手段に直列に接続され、活性化信
号に基づいて導通状態が制御されるスイッチング手段
と、該スイッチング手段と基準電圧との間に接続され、
前記スイッチング手段との接続点に所定の信号電圧を生
成するための信号電圧設定手段と、前記信号電圧に基づ
いて出力信号を出力する出力手段と、前記接続点に接続
され、前記スイッチング手段が導通状態となってから所
定期間、前記接続点の電位を放電するための電荷放電手
段と、を具備することを特徴としている。
【００１６】このような構成によれば、内部回路の通常
動作時に、端子に印加される信号電圧に生じるオーバー
シュート等のノイズにより、寄生容量に蓄積される電荷
が、スイッチング手段の導通に伴って信号電圧設定手段
との接続点に流れ込む際、電荷放電手段が所定期間だ
け、その電荷を放電することにより、接続点の電位の上
昇を抑制することができるため、出力信号の反転を抑制
して、ノイズ等による回路装置の誤動作を防止すること
ができる。
動作時に、端子に印加される信号電圧に生じるオーバー
シュート等のノイズにより、寄生容量に蓄積される電荷
が、スイッチング手段の導通に伴って信号電圧設定手段
との接続点に流れ込む際、電荷放電手段が所定期間だ
け、その電荷を放電することにより、接続点の電位の上
昇を抑制することができるため、出力信号の反転を抑制
して、ノイズ等による回路装置の誤動作を防止すること
ができる。
【００１７】また、請求項２記載の発明は、請求項１記
載の半導体回路において、前記電荷放電手段は、前記接
続点と前記基準電圧との間に接続された電解効果トラン
ジスタと、前記スイッチング手段が導通状態となってか
ら所定期間、前記トランジスタを導通状態になるように
制御する制御回路とを有することを特徴としている。こ
のような構成によれば、スイッチング手段の導通に伴っ
て接続点に流れ込む寄生容量に蓄積された電荷を、スイ
ッチング手段の導通後、所定期間だけＦＥＴを導通状態
にして基準電圧に放電することにより、接続点の電位の
上昇を抑制することができるため、ノイズ等による回路
装置の誤動作を防止することができるとともに、ＦＥＴ
により形成されているため、回路面積の増大を抑制する
ことができる。
載の半導体回路において、前記電荷放電手段は、前記接
続点と前記基準電圧との間に接続された電解効果トラン
ジスタと、前記スイッチング手段が導通状態となってか
ら所定期間、前記トランジスタを導通状態になるように
制御する制御回路とを有することを特徴としている。こ
のような構成によれば、スイッチング手段の導通に伴っ
て接続点に流れ込む寄生容量に蓄積された電荷を、スイ
ッチング手段の導通後、所定期間だけＦＥＴを導通状態
にして基準電圧に放電することにより、接続点の電位の
上昇を抑制することができるため、ノイズ等による回路
装置の誤動作を防止することができるとともに、ＦＥＴ
により形成されているため、回路面積の増大を抑制する
ことができる。
【００１８】さらに、請求項３記載の発明は、請求項２
記載の半導体回路において、前記制御回路は、前記活性
化信号を所定の遅延動作を行う遅延回路と、該遅延回路
の出力と前記活性化信号とを入力とし、該活性化信号が
活性状態になってから該遅延回路の出力が活性状態にな
るまでの間、前記トランジスタを導通状態とする制御信
号を出力する論理回路とを有することを特徴としてい
る。
記載の半導体回路において、前記制御回路は、前記活性
化信号を所定の遅延動作を行う遅延回路と、該遅延回路
の出力と前記活性化信号とを入力とし、該活性化信号が
活性状態になってから該遅延回路の出力が活性状態にな
るまでの間、前記トランジスタを導通状態とする制御信
号を出力する論理回路とを有することを特徴としてい
る。
【００１９】このような構成によれば、遅延回路を、例
えば、複数段のインバータ遅延により構成することによ
り、所望の遅延時間を容易に実現することができるとと
もに、論理回路が遅延回路の出力と活性化信号とに基づ
いて論理出力を出力することができるため、活性化信号
が活性状態になり、スイッチング手段が導通状態になっ
てから、遅延回路の出力が活性状態になるまでの間、Ｆ
ＥＴを導通状態として、所望の放電時間後速やかに非放
電状態に制御することができ、接続点に流れ込む電荷を
良好に放電することができる。
えば、複数段のインバータ遅延により構成することによ
り、所望の遅延時間を容易に実現することができるとと
もに、論理回路が遅延回路の出力と活性化信号とに基づ
いて論理出力を出力することができるため、活性化信号
が活性状態になり、スイッチング手段が導通状態になっ
てから、遅延回路の出力が活性状態になるまでの間、Ｆ
ＥＴを導通状態として、所望の放電時間後速やかに非放
電状態に制御することができ、接続点に流れ込む電荷を
良好に放電することができる。
【００２０】そして、請求項４記載の発明は、請求項１
記載の半導体回路において、前記端子には、第１電圧範
囲で動作する内部回路が接続され、前記半導体回路は、
前記端子に前記第１電圧範囲外の電圧が印加され、且
つ、前記スイッチ手段に活性状態を示す前記活性化信号
が印加されたとき、前記接続点に特定の論理レベルの信
号電圧を生成することを特徴としている。
記載の半導体回路において、前記端子には、第１電圧範
囲で動作する内部回路が接続され、前記半導体回路は、
前記端子に前記第１電圧範囲外の電圧が印加され、且
つ、前記スイッチ手段に活性状態を示す前記活性化信号
が印加されたとき、前記接続点に特定の論理レベルの信
号電圧を生成することを特徴としている。
【００２１】このような構成によれば、内部回路の通常
動作時にパッドに印加される第１電圧範囲よりも高い所
定のテスト電圧が印加され、且つ、スイッチング手段に
活性状態を示す活性化信号が印加されることにより、接
続点に流れ込む寄生容量に蓄積された電荷を良好に放電
して、接続点の電位の上昇を抑制し、特定の論理レベル
の信号電圧を生成することができるため、出力手段から
出力される起動信号の反転を防止して、内部回路の通常
動作状態における評価回路の起動、内部回路の試験状態
への遷移といった誤動作を防止することができる。
動作時にパッドに印加される第１電圧範囲よりも高い所
定のテスト電圧が印加され、且つ、スイッチング手段に
活性状態を示す活性化信号が印加されることにより、接
続点に流れ込む寄生容量に蓄積された電荷を良好に放電
して、接続点の電位の上昇を抑制し、特定の論理レベル
の信号電圧を生成することができるため、出力手段から
出力される起動信号の反転を防止して、内部回路の通常
動作状態における評価回路の起動、内部回路の試験状態
への遷移といった誤動作を防止することができる。
【００２２】
【発明の実施の形態】以下、本発明に係る半導体回路に
ついて図面を参照して詳しく説明する。図１は、請求項
１、２又は４に係る半導体回路をＩＣチップ内の評価回
路を起動する起動用回路に適用した場合の基本回路構成
を示す図である。ここで、図５に示した従来技術と同等
の回路構成についてはその説明を簡略化する。
ついて図面を参照して詳しく説明する。図１は、請求項
１、２又は４に係る半導体回路をＩＣチップ内の評価回
路を起動する起動用回路に適用した場合の基本回路構成
を示す図である。ここで、図５に示した従来技術と同等
の回路構成についてはその説明を簡略化する。
【００２３】図１において、起動用回路１００は、端子
ＰＡＤと低電位電源ＶGNDとの間に、複数段からなるｎ
ＦＥＴ群Ｍ１、ｐＦＥＴＭ２、ｎＦＥＴＭ３及び抵抗Ｒ
を直列に接続し、ｎＦＥＴＭ３と抵抗Ｒの接続点Ｎ３に
インバータＸ１を接続した従来の回路構成（図５）に加
え、接続点Ｎ３と低電位電源ＶGNDとの間に、ゲート電
位が制御回路６１により制御されるｎＦＥＴＭ４が接続
されている。
ＰＡＤと低電位電源ＶGNDとの間に、複数段からなるｎ
ＦＥＴ群Ｍ１、ｐＦＥＴＭ２、ｎＦＥＴＭ３及び抵抗Ｒ
を直列に接続し、ｎＦＥＴＭ３と抵抗Ｒの接続点Ｎ３に
インバータＸ１を接続した従来の回路構成（図５）に加
え、接続点Ｎ３と低電位電源ＶGNDとの間に、ゲート電
位が制御回路６１により制御されるｎＦＥＴＭ４が接続
されている。
【００２４】ここで、ｎＦＥＴ群Ｍ１は、図５と同様に
便宜的に１つのｎＦＥＴのみが示されているが、起動用
回路１００の検出レベルに応じて、ゲート電極及びソー
ス電極が共通接続されたダイオード接続のｎＦＥＴが複
数個直列に接続された構成を用いても良い。このｎＦＥ
Ｔ群Ｍ１は、導通状態において端子ＰＡＤに印加された
電圧を所定の信号電圧に降圧する電圧降下手段１０に相
当する。また、ｐＦＥＴＭ２は、ゲート電極に高電位電
源ＶDDが印加された構成を有し、ｎＦＥＴ群Ｍ１により
降圧された電圧とゲート電極に印加された高電位電源Ｖ
DDとの電位差とにより導通状態が制御され、導通状態に
おいて負荷として機能する負荷手段２０に相当する。ま
た、ｎＦＥＴＭ３は、ゲート電極に活性化信号ＳAが印
加される構成を有し、Ｈレベルの活性化信号ＳAにより
導通状態になるスイッチング手段３０に相当する。ま
た、抵抗Ｒは、ｎＦＥＴＭ３の導通状態において、ｐＦ
ＥＴＭ２の導通抵抗との抵抗分割により所定の信号電圧
を接続点Ｎ３に印加する信号電圧設定手段４０に相当す
る。また、インバータＸ１は、接続点Ｎ３に印加された
信号電圧を反転し、図示を省略した評価回路への起動信
号ＳTとして出力する出力手段５０に相当する。
便宜的に１つのｎＦＥＴのみが示されているが、起動用
回路１００の検出レベルに応じて、ゲート電極及びソー
ス電極が共通接続されたダイオード接続のｎＦＥＴが複
数個直列に接続された構成を用いても良い。このｎＦＥ
Ｔ群Ｍ１は、導通状態において端子ＰＡＤに印加された
電圧を所定の信号電圧に降圧する電圧降下手段１０に相
当する。また、ｐＦＥＴＭ２は、ゲート電極に高電位電
源ＶDDが印加された構成を有し、ｎＦＥＴ群Ｍ１により
降圧された電圧とゲート電極に印加された高電位電源Ｖ
DDとの電位差とにより導通状態が制御され、導通状態に
おいて負荷として機能する負荷手段２０に相当する。ま
た、ｎＦＥＴＭ３は、ゲート電極に活性化信号ＳAが印
加される構成を有し、Ｈレベルの活性化信号ＳAにより
導通状態になるスイッチング手段３０に相当する。ま
た、抵抗Ｒは、ｎＦＥＴＭ３の導通状態において、ｐＦ
ＥＴＭ２の導通抵抗との抵抗分割により所定の信号電圧
を接続点Ｎ３に印加する信号電圧設定手段４０に相当す
る。また、インバータＸ１は、接続点Ｎ３に印加された
信号電圧を反転し、図示を省略した評価回路への起動信
号ＳTとして出力する出力手段５０に相当する。
【００２５】そして、ｎＦＥＴＭ４は、ｎＦＥＴＭ３の
導通動作に基づいて接続点Ｎ２の寄生容量Ｃ１に蓄積さ
れた電荷を所定時間、放電する機能を有し、制御回路６
１とともに、電荷放電手段６０に相当する。電荷放電手
段６０についてさらに詳しく説明すると、制御回路６１
は、Ｈレベルの活性化信号ＳAのｎＦＥＴＭ３への印
加、すなわちｎＦＥＴＭ３の導通動作に基づいてｎＦＥ
ＴＭ４を所定時間導通状態にして、接続点Ｎ２の寄生容
量Ｃ１に蓄積された電荷を放電した後、ｎＦＥＴＭ４を
非導通状態にして、ｐＦＥＴＭ２と抵抗Ｒとの抵抗分割
により設定される信号電圧を接続点Ｎ３に印加するよう
に制御する。
導通動作に基づいて接続点Ｎ２の寄生容量Ｃ１に蓄積さ
れた電荷を所定時間、放電する機能を有し、制御回路６
１とともに、電荷放電手段６０に相当する。電荷放電手
段６０についてさらに詳しく説明すると、制御回路６１
は、Ｈレベルの活性化信号ＳAのｎＦＥＴＭ３への印
加、すなわちｎＦＥＴＭ３の導通動作に基づいてｎＦＥ
ＴＭ４を所定時間導通状態にして、接続点Ｎ２の寄生容
量Ｃ１に蓄積された電荷を放電した後、ｎＦＥＴＭ４を
非導通状態にして、ｐＦＥＴＭ２と抵抗Ｒとの抵抗分割
により設定される信号電圧を接続点Ｎ３に印加するよう
に制御する。
【００２６】次に、図１に示した起動用回路１００の回
路動作を図２のタイミングチャートを用いて説明する。
まず、内部回路を試験状態に遷移させるための回路動作
について説明する。上述した従来回路と同様に、試験状
態への遷移条件として、予め内部回路により生成された
Ｈレベルの活性化信号ＳAがｎＦＥＴＭ３のゲート電極
に印加されて、ｎＦＥＴＭ３は導通状態にあり、また端
子ＰＡＤへの印加電圧ＶPADとして内部回路への通常の
入出力信号のＨレベル（ＶDD）よりも高いテスト電圧Ｖ
Tが印加される。端子ＰＡＤへのテスト電圧ＶTの印加に
よりｎＦＥＴ群Ｍ１が導通状態になり、接続点Ｎ１には
テスト電圧ＶTからｎＦＥＴ群Ｍ１の段数分のしきい値
電圧ＶTHを降下させた電圧が印加される。この電圧がｐ
ＦＥＴＭ２のゲート電位ＶDDとしきい値電圧との合計を
上回ると、ｐＦＥＴＭ２が導通状態になって、接続点Ｎ
２及びＮ３にｐＦＥＴＭ２と抵抗Ｒとの抵抗分割により
設定される所定の信号電圧（≒ＶDD）が印加される。こ
のとき、ｎＦＥＴＭ４は非導通状態になるように、ゲー
ト電位Ｎ４が制御回路６１によりＬレベルに制御されて
いるため、接続点Ｎ３はＨレベルが保持され、この信号
電圧がインバータＸ１により反転されてＬレベルの起動
信号ＳTが評価回路へ出力され、内部回路が試験状態に
遷移する。
路動作を図２のタイミングチャートを用いて説明する。
まず、内部回路を試験状態に遷移させるための回路動作
について説明する。上述した従来回路と同様に、試験状
態への遷移条件として、予め内部回路により生成された
Ｈレベルの活性化信号ＳAがｎＦＥＴＭ３のゲート電極
に印加されて、ｎＦＥＴＭ３は導通状態にあり、また端
子ＰＡＤへの印加電圧ＶPADとして内部回路への通常の
入出力信号のＨレベル（ＶDD）よりも高いテスト電圧Ｖ
Tが印加される。端子ＰＡＤへのテスト電圧ＶTの印加に
よりｎＦＥＴ群Ｍ１が導通状態になり、接続点Ｎ１には
テスト電圧ＶTからｎＦＥＴ群Ｍ１の段数分のしきい値
電圧ＶTHを降下させた電圧が印加される。この電圧がｐ
ＦＥＴＭ２のゲート電位ＶDDとしきい値電圧との合計を
上回ると、ｐＦＥＴＭ２が導通状態になって、接続点Ｎ
２及びＮ３にｐＦＥＴＭ２と抵抗Ｒとの抵抗分割により
設定される所定の信号電圧（≒ＶDD）が印加される。こ
のとき、ｎＦＥＴＭ４は非導通状態になるように、ゲー
ト電位Ｎ４が制御回路６１によりＬレベルに制御されて
いるため、接続点Ｎ３はＨレベルが保持され、この信号
電圧がインバータＸ１により反転されてＬレベルの起動
信号ＳTが評価回路へ出力され、内部回路が試験状態に
遷移する。
【００２７】次に、内部回路の通常動作時に端子ＰＡＤ
に印加されるＤＱ信号やＣＫＥ信号等にノイズが生じた
場合の回路動作について説明する。図２に示すように、
端子ＰＡＤに印加されるＤＱ信号やＣＫＥ等に、オーバ
ーシュート等により通常の動作電圧の範囲（０〜ＶDD：
第１電圧範囲に相当）を越える電圧のノイズが付加され
て、所定のＨレベル（ＶDD）よりも高い電圧が瞬間的に
印加されると、ｎＦＥＴ群Ｍ１及びｐＦＥＴＭ２を介し
てリーク電流が生じる。ここで、内部回路によるＨレベ
ルの活性化信号ＳAが印加されていない状態において
は、ｎＦＥＴＭ３は非導通状態にあるため、従来の回路
構成（図５）と同様に接続点Ｎ２の寄生容量Ｃ１に電荷
が蓄積される。一方、接続点Ｎ３に接続されたｎＦＥＴ
Ｍ４は、Ｌレベルの活性化信号ＳAの印加に基づいて、
制御回路６１により導通状態になっているため、接続点
Ｎ３の信号電圧はＬレベルに保持されている。そして、
内部回路の通常動作においてＨレベルの活性化信号ＳA
がｎＦＥＴＭ３のゲート電極に印加されると、ｎＦＥＴ
Ｍ３が導通状態になり、接続点Ｎ２の寄生容量Ｃ１に蓄
積された電荷が接続点Ｎ３に印加されるが、制御回路６
１が、Ｈレベルの活性化信号ＳAの印加あるいはｎＦＥ
ＴＭ３の導通時から所定時間ＴDだけｎＦＥＴＭ４の導
通状態を保持するようにゲート電位Ｎ４を制御するた
め、寄生容量Ｃ１に蓄積された電荷はｎＦＥＴＭ４を介
して放電されて接続点Ｎ３の電位の上昇が抑制される。
このとき、接続点Ｎ３の信号電圧は、ｎＦＥＴＭ３及び
Ｍ４の導通抵抗によって分圧されて若干上昇するが、イ
ンバータＸ１の入力に、その反転しきい値以上の信号電
圧が印加されないようにｎＦＥＴＭ３及びＭ４のトラン
ジスタ能力を適宜設定しておくことにより、Ｈレベルの
起動信号ＳTが保持され、評価回路の誤動作が防止され
る。そして、所定時間ＴDの経過後、制御回路６１はゲ
ート電位Ｎ４をＬレベルとして、ｎＦＥＴＭ４を非導通
状態にする。このとき、接続点Ｎ２の寄生容量Ｃ１に蓄
積された電荷は十分放電されているため、その信号電圧
はＬレベルとなる。以下、同様に電荷の蓄積による接続
点Ｎ２の電圧の上昇及びＨレベルの活性化信号ＳAの印
加（ｎＦＥＴＭ３の導通）が生じる毎に、ｎＦＥＴＭ４
を介して電荷が放電され、接続点Ｎ３の信号電圧の上昇
を抑制することができるため、Ｈレベルの起動信号ＳT
が保持され、評価回路の誤動作が防止される。
に印加されるＤＱ信号やＣＫＥ信号等にノイズが生じた
場合の回路動作について説明する。図２に示すように、
端子ＰＡＤに印加されるＤＱ信号やＣＫＥ等に、オーバ
ーシュート等により通常の動作電圧の範囲（０〜ＶDD：
第１電圧範囲に相当）を越える電圧のノイズが付加され
て、所定のＨレベル（ＶDD）よりも高い電圧が瞬間的に
印加されると、ｎＦＥＴ群Ｍ１及びｐＦＥＴＭ２を介し
てリーク電流が生じる。ここで、内部回路によるＨレベ
ルの活性化信号ＳAが印加されていない状態において
は、ｎＦＥＴＭ３は非導通状態にあるため、従来の回路
構成（図５）と同様に接続点Ｎ２の寄生容量Ｃ１に電荷
が蓄積される。一方、接続点Ｎ３に接続されたｎＦＥＴ
Ｍ４は、Ｌレベルの活性化信号ＳAの印加に基づいて、
制御回路６１により導通状態になっているため、接続点
Ｎ３の信号電圧はＬレベルに保持されている。そして、
内部回路の通常動作においてＨレベルの活性化信号ＳA
がｎＦＥＴＭ３のゲート電極に印加されると、ｎＦＥＴ
Ｍ３が導通状態になり、接続点Ｎ２の寄生容量Ｃ１に蓄
積された電荷が接続点Ｎ３に印加されるが、制御回路６
１が、Ｈレベルの活性化信号ＳAの印加あるいはｎＦＥ
ＴＭ３の導通時から所定時間ＴDだけｎＦＥＴＭ４の導
通状態を保持するようにゲート電位Ｎ４を制御するた
め、寄生容量Ｃ１に蓄積された電荷はｎＦＥＴＭ４を介
して放電されて接続点Ｎ３の電位の上昇が抑制される。
このとき、接続点Ｎ３の信号電圧は、ｎＦＥＴＭ３及び
Ｍ４の導通抵抗によって分圧されて若干上昇するが、イ
ンバータＸ１の入力に、その反転しきい値以上の信号電
圧が印加されないようにｎＦＥＴＭ３及びＭ４のトラン
ジスタ能力を適宜設定しておくことにより、Ｈレベルの
起動信号ＳTが保持され、評価回路の誤動作が防止され
る。そして、所定時間ＴDの経過後、制御回路６１はゲ
ート電位Ｎ４をＬレベルとして、ｎＦＥＴＭ４を非導通
状態にする。このとき、接続点Ｎ２の寄生容量Ｃ１に蓄
積された電荷は十分放電されているため、その信号電圧
はＬレベルとなる。以下、同様に電荷の蓄積による接続
点Ｎ２の電圧の上昇及びＨレベルの活性化信号ＳAの印
加（ｎＦＥＴＭ３の導通）が生じる毎に、ｎＦＥＴＭ４
を介して電荷が放電され、接続点Ｎ３の信号電圧の上昇
を抑制することができるため、Ｈレベルの起動信号ＳT
が保持され、評価回路の誤動作が防止される。
【００２８】次に、請求項３に係る半導体回路における
電荷放電手段の具体的回路構成を図３に示して説明す
る。ここで、図１に示した回路構成と同等の構成につい
ては、その説明を省略する。図３において、電荷放電手
段６０は、接続点Ｎ３と低電位電源ＶGNDとの間に接続
されたｎＦＥＴＭ４と、Ｈレベルの活性化信号ＳAの印
加後、ｎＦＥＴＭ４のゲート電位Ｎ４の変化を所定時間
遅延させる制御回路６１とを有して構成されている。
電荷放電手段の具体的回路構成を図３に示して説明す
る。ここで、図１に示した回路構成と同等の構成につい
ては、その説明を省略する。図３において、電荷放電手
段６０は、接続点Ｎ３と低電位電源ＶGNDとの間に接続
されたｎＦＥＴＭ４と、Ｈレベルの活性化信号ＳAの印
加後、ｎＦＥＴＭ４のゲート電位Ｎ４の変化を所定時間
遅延させる制御回路６１とを有して構成されている。
【００２９】ここで、制御回路６１は、活性化信号ＳA
を入力とし、複数（偶数段）のインバータを直列接続し
たインバータ遅延回路６２と、活性化信号ＳA及びイン
バータ遅延回路６２からの遅延信号とを入力とするＮＡ
ＮＤ回路６３から構成されている。このような制御回路
６１によれば、図２のタイミングチャートに示したよう
に、内部回路の通常動作時に、端子ＰＡＤに印加される
信号に含まれるノイズ等により接続点Ｎ２の寄生容量Ｃ
１に蓄積された電荷が、Ｈレベルの活性化信号ＳAの印
加（すなわち、ｎＦＥＴＭ３の導通）直後からインバー
タ遅延回路６２により設定された所定の遅延時間ＴDだ
け、ｎＦＥＴＭ４のゲート電位Ｎ４がＨレベルに保持さ
れ、その間、ｎＦＥＴＭ３の導通によって接続点Ｎ２か
ら接続点Ｎ３に流れ込んだ電荷がｎＦＥＴＭ４を介して
放電される。そのため、接続点Ｎ３の信号電圧の上昇は
抑制されて、インバータＸ１のしきい値以上の電圧の印
加が防止され、Ｌレベルの起動信号ＳTの出力による評
価回路の誤動作を防止することができる。ここで、イン
バータ遅延回路６２により設定される遅延時間ＴDは、
直列接続されるインバータの段数により適宜設定するこ
とができ、接続点Ｎ２の寄生容量Ｃ１に蓄積された電荷
を十分放電できる時間を任意に設定することができる。
を入力とし、複数（偶数段）のインバータを直列接続し
たインバータ遅延回路６２と、活性化信号ＳA及びイン
バータ遅延回路６２からの遅延信号とを入力とするＮＡ
ＮＤ回路６３から構成されている。このような制御回路
６１によれば、図２のタイミングチャートに示したよう
に、内部回路の通常動作時に、端子ＰＡＤに印加される
信号に含まれるノイズ等により接続点Ｎ２の寄生容量Ｃ
１に蓄積された電荷が、Ｈレベルの活性化信号ＳAの印
加（すなわち、ｎＦＥＴＭ３の導通）直後からインバー
タ遅延回路６２により設定された所定の遅延時間ＴDだ
け、ｎＦＥＴＭ４のゲート電位Ｎ４がＨレベルに保持さ
れ、その間、ｎＦＥＴＭ３の導通によって接続点Ｎ２か
ら接続点Ｎ３に流れ込んだ電荷がｎＦＥＴＭ４を介して
放電される。そのため、接続点Ｎ３の信号電圧の上昇は
抑制されて、インバータＸ１のしきい値以上の電圧の印
加が防止され、Ｌレベルの起動信号ＳTの出力による評
価回路の誤動作を防止することができる。ここで、イン
バータ遅延回路６２により設定される遅延時間ＴDは、
直列接続されるインバータの段数により適宜設定するこ
とができ、接続点Ｎ２の寄生容量Ｃ１に蓄積された電荷
を十分放電できる時間を任意に設定することができる。
【００３０】また、このような回路構成の電荷放電手段
６０によれば、各回路素子を全てＦＥＴにより構成して
微細化することができるため、回路面積の増大を抑制す
ることができる。例えば、従来技術における場合と比較
すると、寄生容量Ｃ１に１ｐＦの電荷が蓄積された場
合、図７に示したバイパスコンデンサＣ２を用いる構成
では、前述したようにインバータの一般的な面積（約５
μｍ2）のおよそ４６０倍の面積が必要となるが、制御
回路６１のインバータ遅延回路６２及びＮＡＮＤ回路６
３をＦＥＴで構成する場合、約７０μｍ2、すなわちイ
ンバータのおよそ１４倍の面積で済み、従来の回路構成
に比較して大幅に回路面積を縮小することができる。
６０によれば、各回路素子を全てＦＥＴにより構成して
微細化することができるため、回路面積の増大を抑制す
ることができる。例えば、従来技術における場合と比較
すると、寄生容量Ｃ１に１ｐＦの電荷が蓄積された場
合、図７に示したバイパスコンデンサＣ２を用いる構成
では、前述したようにインバータの一般的な面積（約５
μｍ2）のおよそ４６０倍の面積が必要となるが、制御
回路６１のインバータ遅延回路６２及びＮＡＮＤ回路６
３をＦＥＴで構成する場合、約７０μｍ2、すなわちイ
ンバータのおよそ１４倍の面積で済み、従来の回路構成
に比較して大幅に回路面積を縮小することができる。
【００３１】また、本発明に係る半導体回路の他の例と
して、図１又は図３に示した起動用回路１００におい
て、ｎＦＥＴ４に加え、接続点Ｎ３と低電位電源ＶGND
との間に十分小さい容量のコンデンサを接続した構成と
することもできる。このような構成によれば、内部回路
の通常動作状態においてＨレベルの活性化信号ＳAが印
加されてｎＦＥＴＭ３が導通状態になった場合に、端子
ＰＡＤに印加される信号電圧に付加されるノイズによる
接続点Ｎ３の信号電圧の上昇をコンデンサにより吸収し
て、インバータＸ１から出力されるＨレベルの起動信号
ＳTの反転を防止することができる。
して、図１又は図３に示した起動用回路１００におい
て、ｎＦＥＴ４に加え、接続点Ｎ３と低電位電源ＶGND
との間に十分小さい容量のコンデンサを接続した構成と
することもできる。このような構成によれば、内部回路
の通常動作状態においてＨレベルの活性化信号ＳAが印
加されてｎＦＥＴＭ３が導通状態になった場合に、端子
ＰＡＤに印加される信号電圧に付加されるノイズによる
接続点Ｎ３の信号電圧の上昇をコンデンサにより吸収し
て、インバータＸ１から出力されるＨレベルの起動信号
ＳTの反転を防止することができる。
【００３２】すなわち、制御回路６１により導通状態が
制御されるｎＦＥＴＭ４は、Ｈレベルの活性化信号ＳA
の印加により所定の遅延時間ＴDだけ導通し、遅延時間
ＴD経過後には非導通状態になるため、端子ＰＡＤに印
加される信号のノイズにより接続点Ｎ３の信号電圧が影
響を受けやすくなるが、コンデンサを設けることによ
り、接続点Ｎ３の信号電圧の上昇分が充電、吸収され
る。
制御されるｎＦＥＴＭ４は、Ｈレベルの活性化信号ＳA
の印加により所定の遅延時間ＴDだけ導通し、遅延時間
ＴD経過後には非導通状態になるため、端子ＰＡＤに印
加される信号のノイズにより接続点Ｎ３の信号電圧が影
響を受けやすくなるが、コンデンサを設けることによ
り、接続点Ｎ３の信号電圧の上昇分が充電、吸収され
る。
【００３３】このように、本発明に係る半導体回路の特
徴である電荷放電手段６０に加え、コンデンサを設ける
ことにより、電荷放電手段６０が、内部回路の通常動作
時に接続点Ｎ２の寄生容量Ｃ１に蓄積された電荷を、Ｈ
レベルの活性化信号ＳAの印加直後に所定の時間ＴD放電
するとともに、電荷放電手段６０の遮断後に端子ＰＡＤ
を介して印加されるノイズ等による高電圧をコンデンサ
が吸収することにより、起動信号ＳTの反転を防止して
評価回路の誤動作を確実に阻止することができる。
徴である電荷放電手段６０に加え、コンデンサを設ける
ことにより、電荷放電手段６０が、内部回路の通常動作
時に接続点Ｎ２の寄生容量Ｃ１に蓄積された電荷を、Ｈ
レベルの活性化信号ＳAの印加直後に所定の時間ＴD放電
するとともに、電荷放電手段６０の遮断後に端子ＰＡＤ
を介して印加されるノイズ等による高電圧をコンデンサ
が吸収することにより、起動信号ＳTの反転を防止して
評価回路の誤動作を確実に阻止することができる。
【００３４】ここで、本実施例に係るコンデンサは、端
子ＰＡＤに印加される信号に付加されるノイズ成分を吸
収することができれば十分であるため、図７に示したバ
イパスコンデンサＣ２と異なり、例えば、１ｐＦ程度の
小さな容量を有していればよい。これをＭＯＳコンデン
サにより形成すると、約２３０μｍ2の面積を必要と
し、上述した制御回路６１（約７０μｍ2）と合計して
概ね３００μｍ2の面積を必要とするが、バイパスコン
デンサＣ２の面積（約２３００μｍ2）の１／７程度で
済むため、従来の回路構成に比較して大幅に回路面積を
縮小することができる。
子ＰＡＤに印加される信号に付加されるノイズ成分を吸
収することができれば十分であるため、図７に示したバ
イパスコンデンサＣ２と異なり、例えば、１ｐＦ程度の
小さな容量を有していればよい。これをＭＯＳコンデン
サにより形成すると、約２３０μｍ2の面積を必要と
し、上述した制御回路６１（約７０μｍ2）と合計して
概ね３００μｍ2の面積を必要とするが、バイパスコン
デンサＣ２の面積（約２３００μｍ2）の１／７程度で
済むため、従来の回路構成に比較して大幅に回路面積を
縮小することができる。
【００３５】また、上述した実施形態においては、本発
明の半導体回路を評価回路を起動するための起動用回路
に適用した場合について詳述したが、本発明はメモリ回
路を内部回路として含むＩＣに限定されるものではな
く、内部回路と端子を共用する回路装置であって、端子
に印加される所定の高電圧を検知して内部回路を所定の
動作状態に遷移させる回路に良好に適用することができ
る。
明の半導体回路を評価回路を起動するための起動用回路
に適用した場合について詳述したが、本発明はメモリ回
路を内部回路として含むＩＣに限定されるものではな
く、内部回路と端子を共用する回路装置であって、端子
に印加される所定の高電圧を検知して内部回路を所定の
動作状態に遷移させる回路に良好に適用することができ
る。
【００３６】
【発明の効果】以上説明したように、請求項１記載の半
導体回路によれば、内部回路の通常動作時に、端子に印
加される信号電圧に生じるオーバーシュート等のノイズ
により、寄生容量に蓄積される電荷が、スイッチング手
段の導通に伴って信号電圧設定手段との接続点に流れ込
む際、電荷放電手段が所定期間だけ、その電荷を放電す
ることにより、接続点の電位の上昇を抑制することがで
きるため、出力信号の反転を抑制して、ノイズ等による
回路装置の誤動作を防止することができる。
導体回路によれば、内部回路の通常動作時に、端子に印
加される信号電圧に生じるオーバーシュート等のノイズ
により、寄生容量に蓄積される電荷が、スイッチング手
段の導通に伴って信号電圧設定手段との接続点に流れ込
む際、電荷放電手段が所定期間だけ、その電荷を放電す
ることにより、接続点の電位の上昇を抑制することがで
きるため、出力信号の反転を抑制して、ノイズ等による
回路装置の誤動作を防止することができる。
【００３７】また、請求項２記載の構成によれば、スイ
ッチング手段の導通に伴って接続点に流れ込む寄生容量
に蓄積された電荷を、スイッチング手段の導通後、所定
期間だけＦＥＴを導通状態にして基準電圧に放電するこ
とにより、接続点の電位の上昇を抑制することができる
ため、ノイズ等による回路装置の誤動作を防止すること
ができるとともに、ＦＥＴにより形成されているため、
回路面積の増大を抑制することができる。
ッチング手段の導通に伴って接続点に流れ込む寄生容量
に蓄積された電荷を、スイッチング手段の導通後、所定
期間だけＦＥＴを導通状態にして基準電圧に放電するこ
とにより、接続点の電位の上昇を抑制することができる
ため、ノイズ等による回路装置の誤動作を防止すること
ができるとともに、ＦＥＴにより形成されているため、
回路面積の増大を抑制することができる。
【００３８】さらに、請求項３記載の構成によれば、遅
延回路を、例えば、複数段のインバータ遅延により構成
することにより、所望の遅延時間を容易に実現すること
ができるとともに、論理回路が遅延回路の出力と活性化
信号とに基づいて論理出力を出力することができるた
め、活性化信号が活性状態になり、スイッチング手段が
導通状態になってから、遅延回路の出力が活性状態にな
るまでの間、ＦＥＴを導通状態として、所望の放電時間
後速やかに非放電状態に制御することができ、接続点に
流れ込む電荷を良好に放電することができる。
延回路を、例えば、複数段のインバータ遅延により構成
することにより、所望の遅延時間を容易に実現すること
ができるとともに、論理回路が遅延回路の出力と活性化
信号とに基づいて論理出力を出力することができるた
め、活性化信号が活性状態になり、スイッチング手段が
導通状態になってから、遅延回路の出力が活性状態にな
るまでの間、ＦＥＴを導通状態として、所望の放電時間
後速やかに非放電状態に制御することができ、接続点に
流れ込む電荷を良好に放電することができる。
【００３９】そして、請求項４記載の構成によれば、内
部回路の通常動作時にパッドに印加される第１電圧範囲
よりも高い所定のテスト電圧が印加され、且つ、スイッ
チング手段に活性状態を示す活性化信号が印加されるこ
とにより、接続点に流れ込む寄生容量に蓄積された電荷
を良好に放電して、接続点の電位の上昇を抑制し、特定
の論理レベルの信号電圧を生成することができるため、
出力手段から出力される起動信号の反転を防止して、内
部回路の通常動作状態における評価回路の起動、内部回
路の試験状態への遷移といった誤動作を防止することが
できる。
部回路の通常動作時にパッドに印加される第１電圧範囲
よりも高い所定のテスト電圧が印加され、且つ、スイッ
チング手段に活性状態を示す活性化信号が印加されるこ
とにより、接続点に流れ込む寄生容量に蓄積された電荷
を良好に放電して、接続点の電位の上昇を抑制し、特定
の論理レベルの信号電圧を生成することができるため、
出力手段から出力される起動信号の反転を防止して、内
部回路の通常動作状態における評価回路の起動、内部回
路の試験状態への遷移といった誤動作を防止することが
できる。
【図１】請求項１、２又は４に係る半導体回路の基本回
路構成を示す図である。
路構成を示す図である。
【図２】請求項１、２、３又は４に係る半導体回路の回
路動作を示すタイミングチャートである。
路動作を示すタイミングチャートである。
【図３】請求項３に係る半導体回路の具体回路構成を示
す図である。
す図である。
【図４】ＩＣチップ内に形成された評価回路及び起動用
回路を示す図である。
回路を示す図である。
【図５】従来の評価回路起動用回路の一例（その１）を
示す図である。
示す図である。
【図６】従来の評価回路起動用回路の回路動作を示すタ
イミングチャートである。
イミングチャートである。
【図７】従来の評価回路起動用回路の他の例（その２）
を示す図である。
を示す図である。
１０ 電圧降圧手段 ２０ 負荷手段 ３０ スイッチング手段 ４０ 信号電圧設定手段 ５０ 出力手段 ６０ 電荷放電手段 ６１ 制御回路 ６２ インバータ遅延回路 ６３ ＮＡＮＤ １００ 起動用回路 Ｍ１、Ｍ３ ｎＦＥＴ Ｍ４ ｎＦＥＴ Ｍ２ ｐＦＥＴ Ｎ１〜Ｎ３ 接続点 Ｃ１ 寄生容量 Ｃ２ バイパスコンデンサ ＶDD 高電位電源 ＶGND 低電位電源 Ｘ１ インバータ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 330 G11C 29/00 G01R 31/28
Claims (4)
- 【請求項１】端子に接続される電圧降下手段と、 該電圧降下手段に直列に接続され、活性化信号に基づい
て導通状態が制御されるスイッチング手段と、 該スイッチング手段と基準電圧との間に接続され、前記
スイッチング手段との接続点に所定の信号電圧を生成す
るための信号電圧設定手段と、 前記信号電圧に基づいて出力信号を出力する出力手段
と、 前記接続点に接続され、前記スイッチング手段が導通状
態となってから所定期間、前記接続点の電位を放電する
ための電荷放電手段と、を具備することを特徴とする半
導体回路。 - 【請求項２】前記電荷放電手段は、前記接続点と前記基
準電圧との間に接続された電解効果トランジスタと、前
記スイッチング手段が導通状態となってから所定期間、
前記トランジスタを導通状態になるように制御する制御
回路とを有することを特徴とする請求項１記載の半導体
回路。 - 【請求項３】前記制御回路は、前記活性化信号を所定の
遅延動作を行う遅延回路と、該遅延回路の出力と前記活
性化信号とを入力とし、該活性化信号が活性状態になっ
てから該遅延回路の出力が活性状態になるまでの間、前
記トランジスタを導通状態とする制御信号を出力する論
理回路とを有することを特徴とする請求項２記載の半導
体回路。 - 【請求項４】前記端子には、第１電圧範囲で動作する内
部回路が接続され、前記半導体回路は、前記端子に前記
第１電圧範囲外の電圧が印加され、且つ、前記スイッチ
手段に活性状態を示す前記活性化信号が印加されたと
き、前記接続点に特定の論理レベルの信号電圧を生成す
ることを特徴とする請求項１記載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12923797A JP3279955B2 (ja) | 1997-05-20 | 1997-05-20 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12923797A JP3279955B2 (ja) | 1997-05-20 | 1997-05-20 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10320228A JPH10320228A (ja) | 1998-12-04 |
| JP3279955B2 true JP3279955B2 (ja) | 2002-04-30 |
Family
ID=15004583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12923797A Expired - Fee Related JP3279955B2 (ja) | 1997-05-20 | 1997-05-20 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3279955B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8916568D0 (en) * | 1989-07-20 | 1989-09-06 | Dowty Electronic Components | A battery |
| JP5353490B2 (ja) * | 2009-07-01 | 2013-11-27 | ミツミ電機株式会社 | 半導体装置 |
| JP6191797B1 (ja) * | 2017-02-24 | 2017-09-06 | 富士電機株式会社 | 評価方法、推定方法、評価装置、および複合評価装置 |
-
1997
- 1997-05-20 JP JP12923797A patent/JP3279955B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10320228A (ja) | 1998-12-04 |
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