JPH0514158A - パワーオンリセツトパルス制御回路 - Google Patents
パワーオンリセツトパルス制御回路Info
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- JPH0514158A JPH0514158A JP3186888A JP18688891A JPH0514158A JP H0514158 A JPH0514158 A JP H0514158A JP 3186888 A JP3186888 A JP 3186888A JP 18688891 A JP18688891 A JP 18688891A JP H0514158 A JPH0514158 A JP H0514158A
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Abstract
(57)【要約】
【目的】 電源瞬断時にパワーオンリセットパルス信号
（ＰＯＮ信号）が確実に発生するようにし、回路内部の
イニシャライズを可能にしたパワーオンリセットパルス
制御回路を提供する。 【構成】 電流一方向性の負荷素子であるＭＩＳＦＥＴ
Ｑ１１と、第１のコンデンサＣ１１とを、電源とＧＮＤ
との間に直列に接続し、ソースが電源に、ゲートが第１
のコンデンサＣ１１の充電電極に、ドレインがＰＯＮ信
号発生回路２内に構成された第２のコンデンサＣ５１の
充電電極に接続されたＮチャネル型ＭＩＳＦＥＴＱ１２
とを有する。 【効果】 電源瞬断時に、ＰＯＮ信号発生回路２内の第
２のコンデンサＣ５１の電荷の放電をＭＩＳＦＥＴＱ１
２を通して高速で行うため、電源回復後のＰＯＮ信号の
発生が確実になる。
（ＰＯＮ信号）が確実に発生するようにし、回路内部の
イニシャライズを可能にしたパワーオンリセットパルス
制御回路を提供する。 【構成】 電流一方向性の負荷素子であるＭＩＳＦＥＴ
Ｑ１１と、第１のコンデンサＣ１１とを、電源とＧＮＤ
との間に直列に接続し、ソースが電源に、ゲートが第１
のコンデンサＣ１１の充電電極に、ドレインがＰＯＮ信
号発生回路２内に構成された第２のコンデンサＣ５１の
充電電極に接続されたＮチャネル型ＭＩＳＦＥＴＱ１２
とを有する。 【効果】 電源瞬断時に、ＰＯＮ信号発生回路２内の第
２のコンデンサＣ５１の電荷の放電をＭＩＳＦＥＴＱ１
２を通して高速で行うため、電源回復後のＰＯＮ信号の
発生が確実になる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ等のＬＳＩ
の中に構成されたパワーオンリセットパルス発生回路を
制御するパワーオンリセットパルス制御回路に関する。
の中に構成されたパワーオンリセットパルス発生回路を
制御するパワーオンリセットパルス制御回路に関する。
【０００２】
【従来の技術】半導体メモリなどのＬＳＩには、電源立
上げ（パワーオン）時にＬＳＩ回路の中に構成したフリ
ップフロップ（以下、Ｆ／Ｆという）等をリセットし、
回路全体をイニシャライズするためのパワーオンリセッ
トパルス発生回路が設けられている。
上げ（パワーオン）時にＬＳＩ回路の中に構成したフリ
ップフロップ（以下、Ｆ／Ｆという）等をリセットし、
回路全体をイニシャライズするためのパワーオンリセッ
トパルス発生回路が設けられている。
【０００３】図５を参照して、パワーオンリセットパル
ス発生回路について説明する。符号Ｑ５１はＰチャネル
型ＭＩＳＦＥＴであり、ドレインを接点Ｎ５１に、ゲー
トをＧＮＤ（グランド）に、ソースを電源に接続してあ
る。また、符号Ｃ５１はコンデンサであり、その一方の
電極を接点Ｎ５１に、他方の電極をＧＮＤに接続してあ
る。Ｑ５２はＮチャネル型ＭＩＳＦＥＴであり、そのド
レイン及びゲートを接点Ｎ５１に、ソースを電源に接続
してある。符号ＩＮＶ５１〜ＩＮＶ５３はインバータで
あり、３段分シリアルに接続してバッファ回路４を構成
し、最終段のインバータＩＮＶ５３より、パワーオンリ
セットパルス（以下、ＰＯＮと略す）信号が発生する。
ス発生回路について説明する。符号Ｑ５１はＰチャネル
型ＭＩＳＦＥＴであり、ドレインを接点Ｎ５１に、ゲー
トをＧＮＤ（グランド）に、ソースを電源に接続してあ
る。また、符号Ｃ５１はコンデンサであり、その一方の
電極を接点Ｎ５１に、他方の電極をＧＮＤに接続してあ
る。Ｑ５２はＮチャネル型ＭＩＳＦＥＴであり、そのド
レイン及びゲートを接点Ｎ５１に、ソースを電源に接続
してある。符号ＩＮＶ５１〜ＩＮＶ５３はインバータで
あり、３段分シリアルに接続してバッファ回路４を構成
し、最終段のインバータＩＮＶ５３より、パワーオンリ
セットパルス（以下、ＰＯＮと略す）信号が発生する。
【０００４】次に、図６のタイミングチャート図を参照
してこの従来の回路の動作について説明する。パワーオ
ン時、電源が立上がり始めるときには、接点Ｎ５１の電
位はコンデンサＣ５１に電荷が蓄積されていないため、
略々ＧＮＤレベルにある。しかし、電源が立上がるにつ
れて、Ｐチャネル型ＭＩＳＦＥＴＱ５１が導通状態とな
り、コンデンサＣ５１を徐々に充電していく。
してこの従来の回路の動作について説明する。パワーオ
ン時、電源が立上がり始めるときには、接点Ｎ５１の電
位はコンデンサＣ５１に電荷が蓄積されていないため、
略々ＧＮＤレベルにある。しかし、電源が立上がるにつ
れて、Ｐチャネル型ＭＩＳＦＥＴＱ５１が導通状態とな
り、コンデンサＣ５１を徐々に充電していく。
【０００５】一例として、コンデンサＣ５１の容量値を
１０ＰＦ、ＦＥＴＱ５１のゲート長を５００μｍ、ゲー
ト幅を４μｍとし、導通抵抗を１０ＭΩとすると、接点
Ｎ５１はコンデンサＣ５１の容量と、ＦＥＴＱ５１の導
通抵抗とにより決まるＣＲ時定数の係数をもって充電さ
れる。この場合は１０ＰＦ×１０ＭΩ＝１０-4ｓ（１０
０μｓ）の間に、電源電圧の約６３％のレベルまで充電
される。
１０ＰＦ、ＦＥＴＱ５１のゲート長を５００μｍ、ゲー
ト幅を４μｍとし、導通抵抗を１０ＭΩとすると、接点
Ｎ５１はコンデンサＣ５１の容量と、ＦＥＴＱ５１の導
通抵抗とにより決まるＣＲ時定数の係数をもって充電さ
れる。この場合は１０ＰＦ×１０ＭΩ＝１０-4ｓ（１０
０μｓ）の間に、電源電圧の約６３％のレベルまで充電
される。
【０００６】接点Ｎ５１の信号レベルは３段のインバー
タで構成されるバッファ回路４を経て増幅され、ＰＯＮ
信号として利用されるが、インバータＩＮＶ５１〜ＩＮ
Ｖ５３は奇数段で構成されるため、ＰＯＮ信号は接点Ｎ
５１のレベルと逆相信号となる。従って、接点Ｎ５１の
レベルが低いときには、ＰＯＮ信号は電源レベルとな
り、接点Ｎ５１のレベルがインバータＩＮＶ５１のスレ
ッショルド電圧を超えると、ＰＯＮ信号はＧＮＤレベル
となる。ＰＯＮ信号が電源レベルの間は、ＬＳＩの回路
の中のＦ／Ｆ（フリップフロップ）などをイニシャライ
ズし続け、リセット状態を維持する。ＰＯＮ信号がＧＮ
Ｄレベルになると回路のイニシャライズは終了し、その
後外部コントロール信号等の入力により回路動作が開始
する。
タで構成されるバッファ回路４を経て増幅され、ＰＯＮ
信号として利用されるが、インバータＩＮＶ５１〜ＩＮ
Ｖ５３は奇数段で構成されるため、ＰＯＮ信号は接点Ｎ
５１のレベルと逆相信号となる。従って、接点Ｎ５１の
レベルが低いときには、ＰＯＮ信号は電源レベルとな
り、接点Ｎ５１のレベルがインバータＩＮＶ５１のスレ
ッショルド電圧を超えると、ＰＯＮ信号はＧＮＤレベル
となる。ＰＯＮ信号が電源レベルの間は、ＬＳＩの回路
の中のＦ／Ｆ（フリップフロップ）などをイニシャライ
ズし続け、リセット状態を維持する。ＰＯＮ信号がＧＮ
Ｄレベルになると回路のイニシャライズは終了し、その
後外部コントロール信号等の入力により回路動作が開始
する。
【０００７】ところで、この従来のパワーオンリセット
パルス発生回路は、電源オン後、電源系のトラブルによ
り電源の瞬断が起こり、ＬＳＩの中のＦ／Ｆの状態がく
ずれた場合の対策として、瞬断が起こったときでも、Ｐ
ＯＮ信号を発生させるように工夫されている。
パルス発生回路は、電源オン後、電源系のトラブルによ
り電源の瞬断が起こり、ＬＳＩの中のＦ／Ｆの状態がく
ずれた場合の対策として、瞬断が起こったときでも、Ｐ
ＯＮ信号を発生させるように工夫されている。
【０００８】図５を参照してそれについて更に説明す
る。Ｎチャネル型ＭＩＳＦＥＴＱ５２がその対策素子で
あり、このＦＥＴＱ５２はそのドレイン及びゲートを接
点Ｎ５１に、またソースを電源に接続しているため、接
点Ｎ５１のレベルが電源レベルにあるとき、電源の瞬断
が起こると、接点Ｎ５１の電圧が高く、電源の電圧が低
いため、ＦＥＴＱ５２が導通状態となり、接点Ｎ５１の
電位が放電により徐々に低下していく。従って、瞬断が
十分長ければ、接点Ｎ５１のレベルはＦＥＴＱ５２のス
レッショルド（閾値）電圧まで低下するため、インバー
タＩＮＶ５１のスレッショルド電圧をＦＥＴＱ５２のス
レッショルド電圧より高く設定しておけば、電源が再び
立上がってから、ＰＯＮ信号が発生し、内部回路をイニ
シャライズすることができる。
る。Ｎチャネル型ＭＩＳＦＥＴＱ５２がその対策素子で
あり、このＦＥＴＱ５２はそのドレイン及びゲートを接
点Ｎ５１に、またソースを電源に接続しているため、接
点Ｎ５１のレベルが電源レベルにあるとき、電源の瞬断
が起こると、接点Ｎ５１の電圧が高く、電源の電圧が低
いため、ＦＥＴＱ５２が導通状態となり、接点Ｎ５１の
電位が放電により徐々に低下していく。従って、瞬断が
十分長ければ、接点Ｎ５１のレベルはＦＥＴＱ５２のス
レッショルド（閾値）電圧まで低下するため、インバー
タＩＮＶ５１のスレッショルド電圧をＦＥＴＱ５２のス
レッショルド電圧より高く設定しておけば、電源が再び
立上がってから、ＰＯＮ信号が発生し、内部回路をイニ
シャライズすることができる。
【０００９】
【発明が解決しようとする課題】しかしながら、電源の
瞬断時間が比較的短い場合には、接点Ｎ５１のレベルを
ＦＥＴＱ５２により放電する際に、接点Ｎ５１のレベル
が低下するに従ってＦＥＴＱ５２のゲートレベルも低下
していくため、導通抵抗が増加していき、接点Ｎ５１の
放電が十分行われなくなり、比較的時間が短い瞬断が起
こった場合には、ＰＯＮ信号が発生せず、内部回路のイ
ニシャライズが行われないという不都合がある。
瞬断時間が比較的短い場合には、接点Ｎ５１のレベルを
ＦＥＴＱ５２により放電する際に、接点Ｎ５１のレベル
が低下するに従ってＦＥＴＱ５２のゲートレベルも低下
していくため、導通抵抗が増加していき、接点Ｎ５１の
放電が十分行われなくなり、比較的時間が短い瞬断が起
こった場合には、ＰＯＮ信号が発生せず、内部回路のイ
ニシャライズが行われないという不都合がある。
【００１０】図６の後半部にその電源瞬断のタイミング
波形を示す。電源の瞬断が起こっても接点Ｎ５１の電荷
の放電が十分でなく、レベルが高いため、ＰＯＮ信号は
発生しない。
波形を示す。電源の瞬断が起こっても接点Ｎ５１の電荷
の放電が十分でなく、レベルが高いため、ＰＯＮ信号は
発生しない。
【００１１】本発明はかかる問題点に鑑みてなされたも
のであって、電源の瞬断時においても確実にＰＯＮ信号
を発生することができ、ＬＳＩの回路内部をイニシャラ
イズすることができるパワーオンリセットパルス制御回
路を提供することを目的とする。
のであって、電源の瞬断時においても確実にＰＯＮ信号
を発生することができ、ＬＳＩの回路内部をイニシャラ
イズすることができるパワーオンリセットパルス制御回
路を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明に係るパワーオン
リセットパルス制御回路は、第１のコンデンサと、この
第１のコンデンサを充電し電流を一方向に流すように構
成した負荷素子と、ソースを電源端子に接続しゲートを
前記第１のコンデンサの充電電極に接続しドレインをパ
ワーオンリセットパルス（ＰＯＮ信号）発生回路内に構
成された第２のコンデンサの充電電極に接続したＮチャ
ネル型ＭＩＳＦＥＴとを有することを特徴とする。
リセットパルス制御回路は、第１のコンデンサと、この
第１のコンデンサを充電し電流を一方向に流すように構
成した負荷素子と、ソースを電源端子に接続しゲートを
前記第１のコンデンサの充電電極に接続しドレインをパ
ワーオンリセットパルス（ＰＯＮ信号）発生回路内に構
成された第２のコンデンサの充電電極に接続したＮチャ
ネル型ＭＩＳＦＥＴとを有することを特徴とする。
【００１３】また、好ましくは前記負荷素子はドレイン
が第１のコンデンサの充電電極に、ゲートがドレインに
接続され、ソースが電源端子に接続されたＰチャネル型
ＭＩＳＦＥＴか、又はドレインが電源端子に接続され、
ゲートがドレインに接続され、ソースが第１のコンデン
サの充電電極に接続されたＮチャネル型ＭＩＳＦＥＴで
構成される。
が第１のコンデンサの充電電極に、ゲートがドレインに
接続され、ソースが電源端子に接続されたＰチャネル型
ＭＩＳＦＥＴか、又はドレインが電源端子に接続され、
ゲートがドレインに接続され、ソースが第１のコンデン
サの充電電極に接続されたＮチャネル型ＭＩＳＦＥＴで
構成される。
【００１４】
【作用】本発明においては、電源瞬断後に、ＰＯＮ信号
発生回路内の第２のコンデンサの電荷をＮチャネル型Ｍ
ＩＳＦＥＴを通して高速で放電させるため、電源が立ち
上がった後、ＰＯＮ信号が発生し、回路内部をイニシャ
ライズすることが可能になる。
発生回路内の第２のコンデンサの電荷をＮチャネル型Ｍ
ＩＳＦＥＴを通して高速で放電させるため、電源が立ち
上がった後、ＰＯＮ信号が発生し、回路内部をイニシャ
ライズすることが可能になる。
【００１５】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１６】図１はパワーオンリセットパルス（ＰＯＮ
信号）の発生回路２と、この発生回路２に接続した本実
施例に係るパワーオンリセットパルス制御回路１を示す
回路図である。図５の従来回路と同一物には同一符号を
付して、その詳細な説明は省略する。
信号）の発生回路２と、この発生回路２に接続した本実
施例に係るパワーオンリセットパルス制御回路１を示す
回路図である。図５の従来回路と同一物には同一符号を
付して、その詳細な説明は省略する。
【００１７】制御回路１のＰチャネル型ＭＩＳＦＥＴＱ
１１は、そのソースが電源に、ゲートが接点Ｎ１１に、
ドレインが接点Ｎ１１に接続されている。第１のコンデ
ンサＣ１１は、その一方の電極が接点Ｎ１１に、他方の
電極がＧＮＤに接続されている。Ｎチャネル型ＭＩＳＦ
ＥＴＱ１２は、ソースが電源に、ゲートが接点Ｎ１１
に、ドレインが接点Ｎ１２に接続されている。この接点
Ｎ１２はＰＯＮ発生回路２のＰチャネル型ＭＩＳＦＥＴ
Ｑ５１とコンデンサＣ５１との接点である。
１１は、そのソースが電源に、ゲートが接点Ｎ１１に、
ドレインが接点Ｎ１１に接続されている。第１のコンデ
ンサＣ１１は、その一方の電極が接点Ｎ１１に、他方の
電極がＧＮＤに接続されている。Ｎチャネル型ＭＩＳＦ
ＥＴＱ１２は、ソースが電源に、ゲートが接点Ｎ１１
に、ドレインが接点Ｎ１２に接続されている。この接点
Ｎ１２はＰＯＮ発生回路２のＰチャネル型ＭＩＳＦＥＴ
Ｑ５１とコンデンサＣ５１との接点である。
【００１８】次に、図２を参照して本実施例の動作につ
いて説明する。電源が立上がり始めると、接点Ｎ１１の
レベルはＭＩＳＦＥＴＱ１１の導通抵抗と、第１のコン
デンサＣ１１の容量値でもって決まるＣＲ時定数の系数
により徐々に充電が行われ、電源レベルからＦＥＴＱ１
１のスレッショルド電圧を引いた値まで充電される。ま
た、接点Ｎ１２は従来と同じようにＭＩＳＦＥＴＱ５１
と第２のコンデンサＣ５１のＣＲ時定数回路の系数に従
って、徐々に電源レベルまで充電されていく。この場合
に、Ｎチャネル型ＭＩＳＦＥＴＱ１２はそのソースが電
源、ゲートが接点Ｎ１１、ドレインが接点Ｎ１２に接続
されているため、接点Ｎ１１のレベルの上昇が極端に早
い場合には、ＭＩＳＦＥＴＱ１２によりソースフォロワ
の型で接点Ｎ１２の充電を助けることができる。この作
用は、ＭＩＳＦＥＴＱ１１及びコンデンサＣ１１の値を
調整することにより、丁度良いものに調整が可能であ
る。この回路においては、接点Ｎ１２のレベルがインバ
ータＩＮＶ５１のスレッショルド電圧を超えるまで、従
来回路と同じようにＰＯＮ信号（ハイレベル）が発生す
る。
いて説明する。電源が立上がり始めると、接点Ｎ１１の
レベルはＭＩＳＦＥＴＱ１１の導通抵抗と、第１のコン
デンサＣ１１の容量値でもって決まるＣＲ時定数の系数
により徐々に充電が行われ、電源レベルからＦＥＴＱ１
１のスレッショルド電圧を引いた値まで充電される。ま
た、接点Ｎ１２は従来と同じようにＭＩＳＦＥＴＱ５１
と第２のコンデンサＣ５１のＣＲ時定数回路の系数に従
って、徐々に電源レベルまで充電されていく。この場合
に、Ｎチャネル型ＭＩＳＦＥＴＱ１２はそのソースが電
源、ゲートが接点Ｎ１１、ドレインが接点Ｎ１２に接続
されているため、接点Ｎ１１のレベルの上昇が極端に早
い場合には、ＭＩＳＦＥＴＱ１２によりソースフォロワ
の型で接点Ｎ１２の充電を助けることができる。この作
用は、ＭＩＳＦＥＴＱ１１及びコンデンサＣ１１の値を
調整することにより、丁度良いものに調整が可能であ
る。この回路においては、接点Ｎ１２のレベルがインバ
ータＩＮＶ５１のスレッショルド電圧を超えるまで、従
来回路と同じようにＰＯＮ信号（ハイレベル）が発生す
る。
【００１９】次に、電源の瞬断が起こった場合を説明す
る。この場合には、電源がＧＮＤレベルまで落ちても、
ＭＩＳＦＥＴＱ１１の電流方向は一方向性であって、接
点Ｎ１１の電荷を放電することはないため、接点Ｎ１１
のレベルはパワー印加時の電源レベルからＭＩＳＦＥＴ
Ｑ１１のスレッショルド電圧を引いた値で保持される。
従って、ＭＩＳＦＥＴＱ１２のゲートレベルが高く安定
しているため、接点Ｎ１２に接続された第２のコンデン
サＣ５１に蓄積された電荷は、高速でＭＩＳＦＥＴＱ１
２を通ってＧＮＤレベルまで落ちている電源に放電され
る。従って、接点Ｎ１２のレベルはＧＮＤレベル近くに
なり、インバータＩＮＶ５１のスレッショルド電圧より
低下するため、電源が立上がった後、ＰＯＮ信号が発生
し、回路内部のＦ／Ｆをイニシャライズすることができ
る。
る。この場合には、電源がＧＮＤレベルまで落ちても、
ＭＩＳＦＥＴＱ１１の電流方向は一方向性であって、接
点Ｎ１１の電荷を放電することはないため、接点Ｎ１１
のレベルはパワー印加時の電源レベルからＭＩＳＦＥＴ
Ｑ１１のスレッショルド電圧を引いた値で保持される。
従って、ＭＩＳＦＥＴＱ１２のゲートレベルが高く安定
しているため、接点Ｎ１２に接続された第２のコンデン
サＣ５１に蓄積された電荷は、高速でＭＩＳＦＥＴＱ１
２を通ってＧＮＤレベルまで落ちている電源に放電され
る。従って、接点Ｎ１２のレベルはＧＮＤレベル近くに
なり、インバータＩＮＶ５１のスレッショルド電圧より
低下するため、電源が立上がった後、ＰＯＮ信号が発生
し、回路内部のＦ／Ｆをイニシャライズすることができ
る。
【００２０】本実施例によれば、電源の瞬断が終了して
再び電源が立上がってくるときは、接点Ｎ１１のレベル
が高いため、ＭＩＳＦＥＴＱ１２もソースフォロワの型
で接点Ｎ１２の充電を助けるため、瞬断発生時にＰＯＮ
信号を無用に長く発生させるという事態も回避すること
ができる。
再び電源が立上がってくるときは、接点Ｎ１１のレベル
が高いため、ＭＩＳＦＥＴＱ１２もソースフォロワの型
で接点Ｎ１２の充電を助けるため、瞬断発生時にＰＯＮ
信号を無用に長く発生させるという事態も回避すること
ができる。
【００２１】図３を参照して本発明の第２の実施例につ
いて説明する。
いて説明する。
【００２２】図３において、図５及び図１と同一物には
同一符号を付してその詳細な説明は省略する。符号Ｑ２
１はＮチャネル型ＭＩＳＦＥＴであり、そのドレイン及
びゲートを電源端子に接続し、ソースを接点Ｎ２１に接
続している。第１のコンデンサＣ１１は接点Ｎ２１とＧ
ＮＤの間に接続されている。Ｎチャネル型ＭＩＳＦＥＴ
Ｑ１２は、そのソースを電源に、ゲートを接点Ｎ２１
に、ドレインを接点Ｎ２２に接続してある。
同一符号を付してその詳細な説明は省略する。符号Ｑ２
１はＮチャネル型ＭＩＳＦＥＴであり、そのドレイン及
びゲートを電源端子に接続し、ソースを接点Ｎ２１に接
続している。第１のコンデンサＣ１１は接点Ｎ２１とＧ
ＮＤの間に接続されている。Ｎチャネル型ＭＩＳＦＥＴ
Ｑ１２は、そのソースを電源に、ゲートを接点Ｎ２１
に、ドレインを接点Ｎ２２に接続してある。
【００２３】Ｎチャネル型ＭＩＳＦＥＴＱ２２は、その
ドレインが接点Ｎ２１に、ゲートがディレイ回路３を経
てインバータＩＮＶ５３の出力であるＰＯＮ信号に接続
され、ソースがＧＮＤに接続されている。
ドレインが接点Ｎ２１に、ゲートがディレイ回路３を経
てインバータＩＮＶ５３の出力であるＰＯＮ信号に接続
され、ソースがＧＮＤに接続されている。
【００２４】次に、図４のタイミングチャート図を参照
して、本実施例の動作について説明する。
して、本実施例の動作について説明する。
【００２５】電源が立上がると、ＭＩＳＦＥＴＱ２１の
導通抵抗と第１のコンデンサＣ１１の容量値でもって決
まるＣＲの時定数の系数により接点Ｎ２１は徐々に充電
が行われ、最終的に電源レベルからＭＩＳＦＥＴＱ２１
のスレッショルド電圧（閾値）を引いた値まで充電され
る。また、接点Ｎ２２は従来回路と同じようにＭＩＳＦ
ＥＴＱ５１と第２のコンデンサＣ５１のＣＲ時定数回路
の系数に従って徐々に充電され、最終的に電源レベルに
達する。
導通抵抗と第１のコンデンサＣ１１の容量値でもって決
まるＣＲの時定数の系数により接点Ｎ２１は徐々に充電
が行われ、最終的に電源レベルからＭＩＳＦＥＴＱ２１
のスレッショルド電圧（閾値）を引いた値まで充電され
る。また、接点Ｎ２２は従来回路と同じようにＭＩＳＦ
ＥＴＱ５１と第２のコンデンサＣ５１のＣＲ時定数回路
の系数に従って徐々に充電され、最終的に電源レベルに
達する。
【００２６】ここで、Ｎチャネル型ＭＩＳＦＥＴＱ１２
は図１の実施例と同様に接点Ｎ２１のレベルの充電が極
端に早い場合には、ソースフォロワの型で接点Ｎ２２の
充電を助けるが、ＭＩＳＦＥＴＱ２１及びコンデンサＣ
１１の値を調節することにより、丁度良い調整が可能で
ある。この回路においても、接点Ｎ２２のレベルがイン
バータＩＮＶ５１のスレッショルド電圧を超えるまでＰ
ＯＮ信号（ハイレベル）が発生する。
は図１の実施例と同様に接点Ｎ２１のレベルの充電が極
端に早い場合には、ソースフォロワの型で接点Ｎ２２の
充電を助けるが、ＭＩＳＦＥＴＱ２１及びコンデンサＣ
１１の値を調節することにより、丁度良い調整が可能で
ある。この回路においても、接点Ｎ２２のレベルがイン
バータＩＮＶ５１のスレッショルド電圧を超えるまでＰ
ＯＮ信号（ハイレベル）が発生する。
【００２７】次に、電源の瞬断が起こった場合について
説明する。この場合には、電源がＧＮＤレベルまで落ち
たときでも、ＭＩＳＦＥＴＱ２１の電流方向は一方向性
であり、接点Ｎ２１の電荷を放電することはないため、
接点Ｎ２１のレベルは定常状態の電源レベルからＭＩＳ
ＦＥＴＱ２１のスレッショルド電圧を引いた値で保持さ
れる。従って、ＭＩＳＦＥＴＱ２１のゲートレベルが高
く安定しているため、接点Ｎ２２の第２のコンデンサＣ
５１に蓄積された電荷は高速でＭＩＳＦＥＴＱ１２を通
って、ＧＮＤレベルまで落ちた電源に放電される。従っ
て、接点Ｎ２２のレベルはＧＮＤレベル近くになり、イ
ンバータＩＮＶ５１のスレッショルド電圧より低下する
ため、電源が立上がった後、ＰＯＮ信号が発生し、回路
内部のＦ／Ｆをイニシャライズすることができる。
説明する。この場合には、電源がＧＮＤレベルまで落ち
たときでも、ＭＩＳＦＥＴＱ２１の電流方向は一方向性
であり、接点Ｎ２１の電荷を放電することはないため、
接点Ｎ２１のレベルは定常状態の電源レベルからＭＩＳ
ＦＥＴＱ２１のスレッショルド電圧を引いた値で保持さ
れる。従って、ＭＩＳＦＥＴＱ２１のゲートレベルが高
く安定しているため、接点Ｎ２２の第２のコンデンサＣ
５１に蓄積された電荷は高速でＭＩＳＦＥＴＱ１２を通
って、ＧＮＤレベルまで落ちた電源に放電される。従っ
て、接点Ｎ２２のレベルはＧＮＤレベル近くになり、イ
ンバータＩＮＶ５１のスレッショルド電圧より低下する
ため、電源が立上がった後、ＰＯＮ信号が発生し、回路
内部のＦ／Ｆをイニシャライズすることができる。
【００２８】なお、Ｎチャネル型ＭＩＳＦＥＴＱ２２は
電源瞬断によりＰＯＮ信号が発生すると、その信号がデ
ィレイ回路３を経てＭＩＳＦＥＴＱ２２のゲートに印加
されるように構成されているため、接点Ｎ２３のレベル
がハイレベルになると、接点Ｎ２１の電荷を放電し、略
々ＧＮＤレベルまでレベルを低下させる。このようにす
ることによって、ＭＩＳＦＥＴＱ１２のソースフォロワ
的な接点Ｎ２２が再充電を行わないため、ＰＯＮ信号の
発生期間を長く延ばすこともできる。
電源瞬断によりＰＯＮ信号が発生すると、その信号がデ
ィレイ回路３を経てＭＩＳＦＥＴＱ２２のゲートに印加
されるように構成されているため、接点Ｎ２３のレベル
がハイレベルになると、接点Ｎ２１の電荷を放電し、略
々ＧＮＤレベルまでレベルを低下させる。このようにす
ることによって、ＭＩＳＦＥＴＱ１２のソースフォロワ
的な接点Ｎ２２が再充電を行わないため、ＰＯＮ信号の
発生期間を長く延ばすこともできる。
【００２９】以上の説明において、コンデンサＣ１１，
Ｃ５１は電荷を蓄積できるものであれば何でも良く、Ｍ
ＩＳＦＥＴのゲート電極及びソースドレイン部のＰＮ拡
散層容量を適用しても良い。また、接点Ｎ１１、Ｎ２２
を充電する際には、ＭＩＳＦＥＴＱ１１又はＱ２１と並
列に双方向性の負荷素子をつけて、接点Ｎ１１，Ｎ２２
の充電レベルを電源レベルまで持ち上げても良い。しか
し、電源瞬断時に接点Ｎ１１，Ｎ２２のレベルが急速に
引落とされないようにするため、導通抵抗をかなり大き
く（例えば、１０ＭΩ）とり、ＭＩＳＦＥＴＱ１２を通
って接点Ｎ１２又はＮ２２のレベルを十分に引落すこと
ができるようにしておく必要がある。
Ｃ５１は電荷を蓄積できるものであれば何でも良く、Ｍ
ＩＳＦＥＴのゲート電極及びソースドレイン部のＰＮ拡
散層容量を適用しても良い。また、接点Ｎ１１、Ｎ２２
を充電する際には、ＭＩＳＦＥＴＱ１１又はＱ２１と並
列に双方向性の負荷素子をつけて、接点Ｎ１１，Ｎ２２
の充電レベルを電源レベルまで持ち上げても良い。しか
し、電源瞬断時に接点Ｎ１１，Ｎ２２のレベルが急速に
引落とされないようにするため、導通抵抗をかなり大き
く（例えば、１０ＭΩ）とり、ＭＩＳＦＥＴＱ１２を通
って接点Ｎ１２又はＮ２２のレベルを十分に引落すこと
ができるようにしておく必要がある。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
電源の瞬断時においても確実に第２のコンデンサに充電
された電荷を放電することができるため、電源瞬断後Ｐ
ＯＮ信号を発生して、ＬＳＩの回路内部をイニシャライ
ズできるという効果を有する。
電源の瞬断時においても確実に第２のコンデンサに充電
された電荷を放電することができるため、電源瞬断後Ｐ
ＯＮ信号を発生して、ＬＳＩの回路内部をイニシャライ
ズできるという効果を有する。
【図１】本発明の実施例を示す回路図である。
【図２】図１の回路の動作を示すタイミング図である。
【図３】本発明の他の実施例を示す回路図である。
【図４】図３の回路の動作を示すタイミング図である。
【図５】従来のパワーオンリセットパルス（ＰＯＮ信
号）発生回路を示す回路図である。
号）発生回路を示す回路図である。
【図６】図５の回路の動作を示すタイミング図である。
Ｑ１１，Ｑ５１；Ｐチャネル型ＭＩＳＦＥＴ
Ｑ１２，Ｑ２１，Ｑ２２，Ｑ５２；Ｎチャネル型ＭＩＳ
ＦＥＴ Ｃ１１，Ｃ５１；コンデンサ ＩＮＶ５１，ＩＮＶ５２，ＩＮＶ５３；インバータ Ｎ１１，Ｎ１２，Ｎ２１，Ｎ２２，Ｎ２３；接点 ＰＯＮ；パワーオンリセットパルス
ＦＥＴ Ｃ１１，Ｃ５１；コンデンサ ＩＮＶ５１，ＩＮＶ５２，ＩＮＶ５３；インバータ Ｎ１１，Ｎ１２，Ｎ２１，Ｎ２２，Ｎ２３；接点 ＰＯＮ；パワーオンリセットパルス
Claims (2)
- 【請求項１】 第１のコンデンサと、この第１のコンデ
ンサを充電し電流を一方向に流すように構成した負荷素
子と、ソースを電源端子に接続しゲートを前記第１のコ
ンデンサの充電電極に接続しドレインをパワーオンリセ
ットパルス発生回路内に構成された第２のコンデンサの
充電電極に接続したＮチャネル型ＭＩＳＦＥＴとを有す
ることを特徴とするパワーオンリセットパルス制御回
路。 - 【請求項２】 前記負荷素子はドレインを前記第１のコ
ンデンサの充電電極に接続し、ゲートをドレインに接続
し、ソースを電源端子に接続したＰチャネル型ＭＩＳＦ
ＥＴか、又はドレインを前記電源端子に接続し、ゲート
をドレインに接続し、ソースを前記第１のコンデンサの
充電電極に接続したＮチャネル型ＭＩＳＦＥＴで構成し
たことを特徴とする請求項１に記載のパワーオンリセッ
トパルス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186888A JPH0514158A (ja) | 1991-06-30 | 1991-06-30 | パワーオンリセツトパルス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186888A JPH0514158A (ja) | 1991-06-30 | 1991-06-30 | パワーオンリセツトパルス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0514158A true JPH0514158A (ja) | 1993-01-22 |
Family
ID=16196445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3186888A Pending JPH0514158A (ja) | 1991-06-30 | 1991-06-30 | パワーオンリセツトパルス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0514158A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07303035A (ja) * | 1993-12-10 | 1995-11-14 | Samsung Electron Co Ltd | 電圧オンリセット回路 |
| US5565811A (en) * | 1994-02-15 | 1996-10-15 | L G Semicon Co., Ltd. | Reference voltage generating circuit having a power conserving start-up circuit |
| JPH11163701A (ja) * | 1997-09-30 | 1999-06-18 | Siemens Ag | 極めて迅速なパワーオフ検出を行うパワーオン検出回路 |
| US6259284B1 (en) | 1999-12-22 | 2001-07-10 | Hitachi America, Ltd. | Charge free power-on-reset circuit |
| JP2010178051A (ja) * | 2009-01-29 | 2010-08-12 | Seiko Instruments Inc | パワーオンリセット回路 |
-
1991
- 1991-06-30 JP JP3186888A patent/JPH0514158A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07303035A (ja) * | 1993-12-10 | 1995-11-14 | Samsung Electron Co Ltd | 電圧オンリセット回路 |
| US5565811A (en) * | 1994-02-15 | 1996-10-15 | L G Semicon Co., Ltd. | Reference voltage generating circuit having a power conserving start-up circuit |
| JPH11163701A (ja) * | 1997-09-30 | 1999-06-18 | Siemens Ag | 極めて迅速なパワーオフ検出を行うパワーオン検出回路 |
| US6259284B1 (en) | 1999-12-22 | 2001-07-10 | Hitachi America, Ltd. | Charge free power-on-reset circuit |
| JP2010178051A (ja) * | 2009-01-29 | 2010-08-12 | Seiko Instruments Inc | パワーオンリセット回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |