JPH07303035A - 電圧オンリセット回路 - Google Patents
電圧オンリセット回路Info
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- JPH07303035A JPH07303035A JP6331912A JP33191294A JPH07303035A JP H07303035 A JPH07303035 A JP H07303035A JP 6331912 A JP6331912 A JP 6331912A JP 33191294 A JP33191294 A JP 33191294A JP H07303035 A JPH07303035 A JP H07303035A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
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- H03—ELECTRONIC CIRCUITRY
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Abstract
(57)【要約】
【目的】 供給電圧の印加時に回路の各構成部分を安定
的に初期化する電圧オンリセット回路を提供する。 【構成】 供給電圧のオン／オフスイッチング時間が高
速の場合も、安定した電圧オンリセット信号を発生する
ために、本回路は、トランジスタのゲ−トに負電圧を印
加して電圧オフ時に第１中間信号を短時間で基準電圧ま
で放電させ、供給電圧が高速でオンされても安定した電
圧オンリセット信号を発生させる放電手段（１０）と、
所定時間の間電圧オンリセット信号を第１定電圧に保持
する遅延手段（４０）と、バッファ手段（８０）とから
構成されている。
的に初期化する電圧オンリセット回路を提供する。 【構成】 供給電圧のオン／オフスイッチング時間が高
速の場合も、安定した電圧オンリセット信号を発生する
ために、本回路は、トランジスタのゲ−トに負電圧を印
加して電圧オフ時に第１中間信号を短時間で基準電圧ま
で放電させ、供給電圧が高速でオンされても安定した電
圧オンリセット信号を発生させる放電手段（１０）と、
所定時間の間電圧オンリセット信号を第１定電圧に保持
する遅延手段（４０）と、バッファ手段（８０）とから
構成されている。
Description
【０００１】
【産業上の利用分野】本発明は電圧オンリセット信号を
発生する回路に係り、特にＣＭＯＳ集積回路に使うため
の電圧オンリセット回路に関する。
発生する回路に係り、特にＣＭＯＳ集積回路に使うため
の電圧オンリセット回路に関する。
【０００２】
【従来の技術】一般的に、電圧オンリセット回路は、電
圧が回路に印加される時、回路の各構成部分であるフリ
ップフロップ、ラッチ、カウンタ、レジスタなどを初期
化するためのリセット信号を提供する。そのリセット信
号は、回路の前記各構成部分を安定化させるに十分な時
間の間第１定電圧を保持し、所定時間経過後は、電圧が
回路に印加される限り、第２定電圧（通常は、第１定電
圧の反転電圧である動作状態電圧）を保持する。
圧が回路に印加される時、回路の各構成部分であるフリ
ップフロップ、ラッチ、カウンタ、レジスタなどを初期
化するためのリセット信号を提供する。そのリセット信
号は、回路の前記各構成部分を安定化させるに十分な時
間の間第１定電圧を保持し、所定時間経過後は、電圧が
回路に印加される限り、第２定電圧（通常は、第１定電
圧の反転電圧である動作状態電圧）を保持する。
【０００３】電圧オンリセット回路は、常態の電力消
耗、チップのレイアウト、製造費用上の問題及びリセッ
ト信号の安定性を鑑みて設計されるべきである。即ち、
電圧オンリセット回路の設計においては、常態の電力消
耗を最小限に抑えるべきである。またチップのレイアウ
トを経済性を考慮した場合には、コンデンサや抵抗のよ
うに比較的大面積を占める受動素子、及び製造工程が追
加される空乏トランジスタなどの使用を排除すべきであ
る。
耗、チップのレイアウト、製造費用上の問題及びリセッ
ト信号の安定性を鑑みて設計されるべきである。即ち、
電圧オンリセット回路の設計においては、常態の電力消
耗を最小限に抑えるべきである。またチップのレイアウ
トを経済性を考慮した場合には、コンデンサや抵抗のよ
うに比較的大面積を占める受動素子、及び製造工程が追
加される空乏トランジスタなどの使用を排除すべきであ
る。
【０００４】また、安定したリセット信号を提供するた
めには、リセット信号は、十分な期間の間第１定電圧を
保持するように、遅延される必要がある。さらに、連続
する供給電圧の高速スイッチング（オン／オフ）時に発
生しうるリセット回路の誤動作によるリセット信号の歪
みを防ぐために、放電回路が用いられる。
めには、リセット信号は、十分な期間の間第１定電圧を
保持するように、遅延される必要がある。さらに、連続
する供給電圧の高速スイッチング（オン／オフ）時に発
生しうるリセット回路の誤動作によるリセット信号の歪
みを防ぐために、放電回路が用いられる。
【０００５】一般に、電圧オンリセット回路において
は、抵抗器または空乏トランジスタを用いて、回路の内
部ノ−ドに安定的に放電させるようにしている。しか
し、抵抗器を用いて回路の放電経路を構成する場合に
は、数ＭΩの大きい抵抗器が必要となり、かかる抵抗器
はチップのレイアウト時大面積を占めることになる。他
方、空乏トランジスタを用いる場合には、チップの製造
時に別の製造工程が追加されるという問題点を有してい
る。
は、抵抗器または空乏トランジスタを用いて、回路の内
部ノ−ドに安定的に放電させるようにしている。しか
し、抵抗器を用いて回路の放電経路を構成する場合に
は、数ＭΩの大きい抵抗器が必要となり、かかる抵抗器
はチップのレイアウト時大面積を占めることになる。他
方、空乏トランジスタを用いる場合には、チップの製造
時に別の製造工程が追加されるという問題点を有してい
る。
【０００６】これに対して、電圧オンリセット回路にお
いて、放電経路を単純にダイオ−ドを用いて構成した場
合、電圧がオフされるても、電圧は瞬間的には接地電圧
まで放電されず、ダイオ−ドの接合漏れ電流のために、
数ｍ秒の遅延が生じる。従って、例えば供給電圧が高速
にオン／オフされる時には、リセット回路の誤動作を引
き起こす。
いて、放電経路を単純にダイオ−ドを用いて構成した場
合、電圧がオフされるても、電圧は瞬間的には接地電圧
まで放電されず、ダイオ−ドの接合漏れ電流のために、
数ｍ秒の遅延が生じる。従って、例えば供給電圧が高速
にオン／オフされる時には、リセット回路の誤動作を引
き起こす。
【０００７】上記のような回路については、例えばジョ
ーン・マホニー（Ｊｏｎｅ Ｍａｈｏｎｅｙ）らによる
１９８８年５月２４日付けの米国特許第４７４６８２２
号に開示されている。
ーン・マホニー（Ｊｏｎｅ Ｍａｈｏｎｅｙ）らによる
１９８８年５月２４日付けの米国特許第４７４６８２２
号に開示されている。
【０００８】図１には、コンデンサ及び寄生ダイオ−ド
を用いて電圧オンリセット信号を発生する従来の電圧オ
ンリセット回路が示されている。図示のように、回路
は、遅延手段１と、放電手段２と、初期化バッファ手段
５とから主に構成されている。遅延手段１においては、
ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１
が直列に接続されており、さらにコンデンサが接続され
て、初期電源供給時に電圧オンリセット信号を遅延させ
ることができる。また放電手段２は、放電経路として寄
生ダイオ−ドＤ１を備えるものである。また初期化バッ
ファ手段５は、電圧オンリセット信号（ＰＯＲ）を発生
するものである。
を用いて電圧オンリセット信号を発生する従来の電圧オ
ンリセット回路が示されている。図示のように、回路
は、遅延手段１と、放電手段２と、初期化バッファ手段
５とから主に構成されている。遅延手段１においては、
ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１
が直列に接続されており、さらにコンデンサが接続され
て、初期電源供給時に電圧オンリセット信号を遅延させ
ることができる。また放電手段２は、放電経路として寄
生ダイオ−ドＤ１を備えるものである。また初期化バッ
ファ手段５は、電圧オンリセット信号（ＰＯＲ）を発生
するものである。
【０００９】図１の従来の回路の動作を説明すれば、供
給電圧ＶDDが印加される初期状態では、ＶDD電圧が０Ｖ
なので、ノ−ドＡの電圧は０Ｖ（ロ−論理値）であり、
トランジスタＮ２はオフ状態となる。供給電圧ＶDDが増
加するに従って、ノ−ドＢの電圧は供給電圧ＶDDによっ
て増加する。供給電圧がトランジスタＮ３のしきい値電
圧より大きくなると、トランジスタＮ３がオンとなり、
ノ−ドＣのリセット信号がロ−論理値（０Ｖ）となる。
そして、このリセット信号に応じて集積回路の他の回路
を初期化させる。
給電圧ＶDDが印加される初期状態では、ＶDD電圧が０Ｖ
なので、ノ−ドＡの電圧は０Ｖ（ロ−論理値）であり、
トランジスタＮ２はオフ状態となる。供給電圧ＶDDが増
加するに従って、ノ−ドＢの電圧は供給電圧ＶDDによっ
て増加する。供給電圧がトランジスタＮ３のしきい値電
圧より大きくなると、トランジスタＮ３がオンとなり、
ノ−ドＣのリセット信号がロ−論理値（０Ｖ）となる。
そして、このリセット信号に応じて集積回路の他の回路
を初期化させる。
【００１０】供給電圧が遅延手段１のトランジスタＮ１
とトランジスタＰ１のしきい値電圧の和より大きくなれ
ば、トランジスタＮ１とトランジスタＰ１がオンされ
る。トランジスタＮ１、Ｐ１がオンされた時点で、Ｐ１
トランジスタのオン抵抗（電圧降下）とコンデンサＣ１
によりＲＣ時定数が生じ、ノードＡとノードＣのリセッ
ト信号がハイ論理値に転じる前に十分な時間を確保でき
るので、残りの回路を正常動作させる。供給電圧がオフ
されると、ノードＡの電圧は放電手段２の寄生ダイオ−
ドＤ１とトランジスタＮ４を介して放電される。
とトランジスタＰ１のしきい値電圧の和より大きくなれ
ば、トランジスタＮ１とトランジスタＰ１がオンされ
る。トランジスタＮ１、Ｐ１がオンされた時点で、Ｐ１
トランジスタのオン抵抗（電圧降下）とコンデンサＣ１
によりＲＣ時定数が生じ、ノードＡとノードＣのリセッ
ト信号がハイ論理値に転じる前に十分な時間を確保でき
るので、残りの回路を正常動作させる。供給電圧がオフ
されると、ノードＡの電圧は放電手段２の寄生ダイオ−
ドＤ１とトランジスタＮ４を介して放電される。
【００１１】
【発明が解決しようとする課題】上記のような従来の電
圧オンリセット回路では、放電時に、ノ−ドＡの電圧は
トランジスタＮ４のしきい値に応じて、寄生ダイオ−ド
Ｄ２の接合漏れ電流により接地電圧まで放電される。し
かし、供給電圧のオン／オフ、即ちスイッチング時間が
高速である場合（数十μｓ）、寄生ダイオ−ドＤ２の接
合漏れ電流によってはノ−ドＡの電圧を接地電圧まで十
分に放電させることができないことがある。その場合に
は、電圧オンリセット回路は誤動作して所望のリセット
信号が得られない。
圧オンリセット回路では、放電時に、ノ−ドＡの電圧は
トランジスタＮ４のしきい値に応じて、寄生ダイオ−ド
Ｄ２の接合漏れ電流により接地電圧まで放電される。し
かし、供給電圧のオン／オフ、即ちスイッチング時間が
高速である場合（数十μｓ）、寄生ダイオ−ドＤ２の接
合漏れ電流によってはノ−ドＡの電圧を接地電圧まで十
分に放電させることができないことがある。その場合に
は、電圧オンリセット回路は誤動作して所望のリセット
信号が得られない。
【００１２】図２は、供給電圧の高速スイッチング時、
従来の電圧オンリセット回路のリセット信号の波形図を
示している。初期の電圧オン／オフ時は、リセット回路
が正常動作を行って所望のリセット信号を出力する。し
かし、その後、放電経路は、寄生ダイオードＤ２の不確
実な放電機構のために正常に動作せず、リセット信号
は、供給電圧と同様のパターン波形で揺れてしまう。
従来の電圧オンリセット回路のリセット信号の波形図を
示している。初期の電圧オン／オフ時は、リセット回路
が正常動作を行って所望のリセット信号を出力する。し
かし、その後、放電経路は、寄生ダイオードＤ２の不確
実な放電機構のために正常に動作せず、リセット信号
は、供給電圧と同様のパターン波形で揺れてしまう。
【００１３】上述のように、従来の電圧オンリセット回
路においては、ノ−ドＡの電圧を放電するために抵抗器
を用いることもあるが、待機電流を小さくするためには
数ＭΩの抵抗が必要である。かかる抵抗器はチップのレ
イアウト面積のうちのかなり部分を占めることになり、
レイアウトの効用性を低下させる。
路においては、ノ−ドＡの電圧を放電するために抵抗器
を用いることもあるが、待機電流を小さくするためには
数ＭΩの抵抗が必要である。かかる抵抗器はチップのレ
イアウト面積のうちのかなり部分を占めることになり、
レイアウトの効用性を低下させる。
【００１４】本発明は、上述した従来の技術の問題点を
解決するために案出されたものであり、受動素子や空乏
トランジスタの代わりに通常のＣＭＯＳ−ＩＣ技術によ
り製造可能であり、供給電圧の高速スイッチング（オン
／オフ）時にもリセット回路の誤動作が生じない電圧オ
ンリセット回路を提供することを目的としている。
解決するために案出されたものであり、受動素子や空乏
トランジスタの代わりに通常のＣＭＯＳ−ＩＣ技術によ
り製造可能であり、供給電圧の高速スイッチング（オン
／オフ）時にもリセット回路の誤動作が生じない電圧オ
ンリセット回路を提供することを目的としている。
【００１５】
【課題を解決するための手段】上記課題を解決するため
に、本発明の電圧オンリセット回路は、第１供給電圧が
オフの時にはノ−ドＡの第１中間信号をしきい値電圧ま
で放電する経路とノ−ドＡのしきい値電圧を接地電圧ま
で放電する他の経路を備えており、前記第１供給電圧が
オンの時には電圧オンリセット信号の第１定電圧を生じ
させる放電手段と、前記第１中間信号を受信し、前記第
１供給電圧が第１選択電圧以上に上昇する所定時間の
間、前記電圧オンリセット信号を前記第１定電圧に保持
し、ノ−ドＢに第２中間信号を発生する遅延手段と、前
記第２中間信号を受信し、これを反転させる第１インバ
−タ手段と、前記第１インバ−タ手段の出力を受信し、
前記電圧オンリセット信号に前記第１電圧を所定時間の
間保持させ、前記第１供給電圧が第２選択電圧以上に上
昇する時に、前記電圧オンリセット信号を第２定電圧で
出力するバッファ手段とから構成される。
に、本発明の電圧オンリセット回路は、第１供給電圧が
オフの時にはノ−ドＡの第１中間信号をしきい値電圧ま
で放電する経路とノ−ドＡのしきい値電圧を接地電圧ま
で放電する他の経路を備えており、前記第１供給電圧が
オンの時には電圧オンリセット信号の第１定電圧を生じ
させる放電手段と、前記第１中間信号を受信し、前記第
１供給電圧が第１選択電圧以上に上昇する所定時間の
間、前記電圧オンリセット信号を前記第１定電圧に保持
し、ノ−ドＢに第２中間信号を発生する遅延手段と、前
記第２中間信号を受信し、これを反転させる第１インバ
−タ手段と、前記第１インバ−タ手段の出力を受信し、
前記電圧オンリセット信号に前記第１電圧を所定時間の
間保持させ、前記第１供給電圧が第２選択電圧以上に上
昇する時に、前記電圧オンリセット信号を第２定電圧で
出力するバッファ手段とから構成される。
【００１６】
【作用】本発明によれば、第１供給電圧がオフの時に第
１中間信号が短時間で基準電圧まで放電されるので、供
給電圧が高速でオン／オフスイッチングされる場合であ
っても、誤動作の生じない安定した電圧オンリセット信
号を発生することができる。また遅延手段、バッファ手
段により、電圧オンリセット信号が第１定電圧に保持さ
れる時間を調整し、チップ内の他の回路を初期化するに
十分な時間を確保できる。
１中間信号が短時間で基準電圧まで放電されるので、供
給電圧が高速でオン／オフスイッチングされる場合であ
っても、誤動作の生じない安定した電圧オンリセット信
号を発生することができる。また遅延手段、バッファ手
段により、電圧オンリセット信号が第１定電圧に保持さ
れる時間を調整し、チップ内の他の回路を初期化するに
十分な時間を確保できる。
【００１７】
【実施例】以下、添付した図面に基づき本発明をさらに
詳しく説明する。図３は本発明の具体的な実施例の図面
であって、電圧オンリセット回路１００は、供給電圧Ｖ
DDの高速のオン／オフスイッチングにも安定したリセッ
ト信号を発生する回路であって、放電手段１０、第１イ
ンバ−タ手段２０と初期化手段３０とから構成された遅
延手段４０、第２インバ−タ手段５０、第３インバ−タ
手段６０と第４インバ−タ手段７０とから構成されたバ
ッファ手段８０とから構成されている。
詳しく説明する。図３は本発明の具体的な実施例の図面
であって、電圧オンリセット回路１００は、供給電圧Ｖ
DDの高速のオン／オフスイッチングにも安定したリセッ
ト信号を発生する回路であって、放電手段１０、第１イ
ンバ−タ手段２０と初期化手段３０とから構成された遅
延手段４０、第２インバ−タ手段５０、第３インバ−タ
手段６０と第４インバ−タ手段７０とから構成されたバ
ッファ手段８０とから構成されている。
【００１８】放電手段１０は、三つのＰ型トランジスタ
Ｐ１、Ｐ２、Ｐ３と一つのＮ型トランジスタＮ１とから
構成されている。トランジスタＰ１のソ−ス及びトラン
ジスタＰ３のソ−スとゲ−トは供給電圧ＶDD、トランジ
スタＰ２のドレ−ン及びトランジスタＮ１のソ−スとゲ
−トは接地電圧ＶSSに接続されている。放電手段１０の
出力であるノ−ドＡはトランジスタＰ１のゲ−トとドレ
−ン、トランジスタＰ２のソ−ス、トランジスタＰ３の
ド−レン、トランジスタＮ１のドレ−ンと第１インバ−
タ２０の入力端に共通に接続されている。トランジスタ
Ｐ２のゲ−トは、接地電圧ＶSSより低い第１印加電圧Ｖ
BBに接続されている。
Ｐ１、Ｐ２、Ｐ３と一つのＮ型トランジスタＮ１とから
構成されている。トランジスタＰ１のソ−ス及びトラン
ジスタＰ３のソ−スとゲ−トは供給電圧ＶDD、トランジ
スタＰ２のドレ−ン及びトランジスタＮ１のソ−スとゲ
−トは接地電圧ＶSSに接続されている。放電手段１０の
出力であるノ−ドＡはトランジスタＰ１のゲ−トとドレ
−ン、トランジスタＰ２のソ−ス、トランジスタＰ３の
ド−レン、トランジスタＮ１のドレ−ンと第１インバ−
タ２０の入力端に共通に接続されている。トランジスタ
Ｐ２のゲ−トは、接地電圧ＶSSより低い第１印加電圧Ｖ
BBに接続されている。
【００１９】第１インバ−タ２０は、Ｐ型トランジスタ
Ｐ４、Ｎ型トランジスタンＮ２とから構成されている。
トランジスタＰ４のソ−スは供給電圧ＶDD、トランジス
タＮ２のソ−スは接地電圧ＶSSに接続されている。トラ
ンジスタＰ４、Ｎ２のゲ−トは、放電手段１０の出力で
あるノ−ドＡに接続されている。トランジスタＰ４、Ｎ
２のドレ−ンは、第２インバ−タ５０の入力端と共通に
接続されるノ−ドＢに接続されている。
Ｐ４、Ｎ型トランジスタンＮ２とから構成されている。
トランジスタＰ４のソ−スは供給電圧ＶDD、トランジス
タＮ２のソ−スは接地電圧ＶSSに接続されている。トラ
ンジスタＰ４、Ｎ２のゲ−トは、放電手段１０の出力で
あるノ−ドＡに接続されている。トランジスタＰ４、Ｎ
２のドレ−ンは、第２インバ−タ５０の入力端と共通に
接続されるノ−ドＢに接続されている。
【００２０】初期化手段３０は、Ｐ型トランジスタＰ
５、Ｎ型トランジスタＮ３より構成されている。トラン
ジスタＰ５のソ−スは供給電圧ＶDDに接続されている。
トランジスタＰ５のゲ−ト及びトランジスタＮ３のゲ−
トとソ−スは接地電圧ＶSSに接続されている。トランジ
スタＰ５、Ｎ３のドレ−ンはそれぞれノ−ドＢに接続さ
れている。
５、Ｎ型トランジスタＮ３より構成されている。トラン
ジスタＰ５のソ−スは供給電圧ＶDDに接続されている。
トランジスタＰ５のゲ−ト及びトランジスタＮ３のゲ−
トとソ−スは接地電圧ＶSSに接続されている。トランジ
スタＰ５、Ｎ３のドレ−ンはそれぞれノ−ドＢに接続さ
れている。
【００２１】第２インバ−タ５０は、Ｐ型トランジスタ
Ｐ６及びＮ型トランジスタＮ４より構成されている。ト
ランジスタＰ６のソ−スは供給電圧ＶDD、トランジスタ
Ｎ４のソ−スは接地電圧ＶSSに接続されている。トラン
ジスタＰ６、Ｎ４のゲ−トはそれぞれノ−ドＢに、ドレ
−ンはそれぞれ第３インバ−タ６０の入力端であるノ−
ドＣに接続されている。
Ｐ６及びＮ型トランジスタＮ４より構成されている。ト
ランジスタＰ６のソ−スは供給電圧ＶDD、トランジスタ
Ｎ４のソ−スは接地電圧ＶSSに接続されている。トラン
ジスタＰ６、Ｎ４のゲ−トはそれぞれノ−ドＢに、ドレ
−ンはそれぞれ第３インバ−タ６０の入力端であるノ−
ドＣに接続されている。
【００２２】第３インバ−タ６０は、Ｐ型トランジスタ
Ｐ７及びＮ型トランジスタＮ５より構成されている。ト
ランジスタＰ７のソ−スは供給電圧ＶDD、トランジスタ
Ｎ５のソ−スは接地電圧ＶSSに接続されている。トラン
ジスタＰ７、Ｎ５のゲ−トはそれぞれノ−ドＣに、ドレ
−ンは第４インバ−タ７０の入力端であるノ−ドＤにそ
れぞれ接続されている。
Ｐ７及びＮ型トランジスタＮ５より構成されている。ト
ランジスタＰ７のソ−スは供給電圧ＶDD、トランジスタ
Ｎ５のソ−スは接地電圧ＶSSに接続されている。トラン
ジスタＰ７、Ｎ５のゲ−トはそれぞれノ−ドＣに、ドレ
−ンは第４インバ−タ７０の入力端であるノ−ドＤにそ
れぞれ接続されている。
【００２３】第４インバ−タ７０はＰ型トランジスタＰ
８及びＮ型トランジスタＮ６より構成されている。トラ
ンジスタＰ８のソ−スは供給電圧ＶDD、トランジスタＮ
６のソ−スは接地電圧ＶSSに接続されている。トランジ
スタＰ８、Ｎ６のゲ−トはそれぞれノ−ドＤに、ドレ−
ンはそれぞれ出力端子ＰＯＲに接続されている。
８及びＮ型トランジスタＮ６より構成されている。トラ
ンジスタＰ８のソ−スは供給電圧ＶDD、トランジスタＮ
６のソ−スは接地電圧ＶSSに接続されている。トランジ
スタＰ８、Ｎ６のゲ−トはそれぞれノ−ドＤに、ドレ−
ンはそれぞれ出力端子ＰＯＲに接続されている。
【００２４】次に、図３に示すように構成された本発明
の一実施例の電圧オンリセット回路の動作を説明する。
まず、初期条件として、ＶDDは接地電圧とされ、ノ−ド
Ａの第１中間信号、ノ−ドＢの第２中間信号、出力ＰＯ
Ｒは、全て０Ｖとされ、全てのトランジスタはオフとさ
れる。
の一実施例の電圧オンリセット回路の動作を説明する。
まず、初期条件として、ＶDDは接地電圧とされ、ノ−ド
Ａの第１中間信号、ノ−ドＢの第２中間信号、出力ＰＯ
Ｒは、全て０Ｖとされ、全てのトランジスタはオフとさ
れる。
【００２５】次いで、供給電圧であるＶDDがＰ型トラン
ジスタのしきい値電圧ＶTP以上に上昇するが、Ｐ型とＮ
型トランジスタのしきい値電圧を合算した電圧ＶTP＋Ｖ
TN以下である場合に、トランジスタＰ１、Ｐ５はオンと
なる。その結果、ノ−ドＡの第１中間信号はＶDD−ＶTP
となり、第１インバ−タ２０のトランジスタＮ２がオフ
となる。そして、遅延手段４０プルアップトランジスタ
Ｐ５のオンにより、ノ−ドＢの第２中間信号は供給電圧
ＶDDとなる。ノ−ドＢは第２インバ−タ５０のゲ−トに
接続されているので、第２インバ−タ５０のトランジス
タＮ４がオンとなり、ノ−ドＣがロ−論理値を有するこ
とになる。ノ−ドＣはバッファ回路８０の入力端に接続
されているので、ノードＣのロー論理値により、バッフ
ァ回路８０の出力信号であるＰＯＲはロ−論理値を有す
ることになり、その結果、安定した電圧オンリセット信
号を発生する。
ジスタのしきい値電圧ＶTP以上に上昇するが、Ｐ型とＮ
型トランジスタのしきい値電圧を合算した電圧ＶTP＋Ｖ
TN以下である場合に、トランジスタＰ１、Ｐ５はオンと
なる。その結果、ノ−ドＡの第１中間信号はＶDD−ＶTP
となり、第１インバ−タ２０のトランジスタＮ２がオフ
となる。そして、遅延手段４０プルアップトランジスタ
Ｐ５のオンにより、ノ−ドＢの第２中間信号は供給電圧
ＶDDとなる。ノ−ドＢは第２インバ−タ５０のゲ−トに
接続されているので、第２インバ−タ５０のトランジス
タＮ４がオンとなり、ノ−ドＣがロ−論理値を有するこ
とになる。ノ−ドＣはバッファ回路８０の入力端に接続
されているので、ノードＣのロー論理値により、バッフ
ァ回路８０の出力信号であるＰＯＲはロ−論理値を有す
ることになり、その結果、安定した電圧オンリセット信
号を発生する。
【００２６】その後、供給電圧がＰ型とＮ型トランジス
タのしきい値電圧を合算した電圧ＶTP＋ＶTN以上に上昇
すると、ノ−ドＡの第１中間信号の電圧はＶDD−ＶＴＰ
となり、トランジスタＮ２のしきい値電圧以上となるの
で、トランジスタＮ２はオンとなる。さらに、遅延手段
４０は、トランジスタＰ５とＮ２の「オン」抵抗比によ
り、ノードＢの第２中間信号の電圧及び出力ＰＯＲの論
理値を調整し、所望の時点でＰＯＲをハイ論理値にす
る。この結果、出力ＰＯＲは十分な時間の間ロー論理値
に保持されるので、チップ内の不図示の他の回路は正常
動作できるよう初期化される。なお、第２インバ−タ５
０及びバッファ回路８０を構成するトランジスタのゲ−
トの寸法を調整して、出力ＰＯＲの信号をさらに遅延さ
せるように調整することも可能である。
タのしきい値電圧を合算した電圧ＶTP＋ＶTN以上に上昇
すると、ノ−ドＡの第１中間信号の電圧はＶDD−ＶＴＰ
となり、トランジスタＮ２のしきい値電圧以上となるの
で、トランジスタＮ２はオンとなる。さらに、遅延手段
４０は、トランジスタＰ５とＮ２の「オン」抵抗比によ
り、ノードＢの第２中間信号の電圧及び出力ＰＯＲの論
理値を調整し、所望の時点でＰＯＲをハイ論理値にす
る。この結果、出力ＰＯＲは十分な時間の間ロー論理値
に保持されるので、チップ内の不図示の他の回路は正常
動作できるよう初期化される。なお、第２インバ−タ５
０及びバッファ回路８０を構成するトランジスタのゲ−
トの寸法を調整して、出力ＰＯＲの信号をさらに遅延さ
せるように調整することも可能である。
【００２７】供給電圧がオフとなると、電圧オンリセッ
ト回路の各構成要素は初期状態に戻される。特に、ノ−
ドＡの電圧ＶDD−ＶTPは、放電手段１０により、トラン
ジスタＰ２、Ｐ３、Ｎ１を介して、放電される。この
際、ノードＡの電圧は、トランジスタＰ３を介して、ト
ランジスタＰ３のしきい値電圧であるＶTPまで放電され
る。その後、ノードＡの電圧は、トランジスタＰ２を介
して接地電圧ＶSSまで放電される。トランジスタＰ２の
ゲ−トには接地電圧より低い第１印加電圧ＶBBが印加さ
れるので、トランジスタＰ２は常時オンとなる。なお、
トランジスタのゲ−トの長さを長くして、待機電流を減
じるように構成することもできる。
ト回路の各構成要素は初期状態に戻される。特に、ノ−
ドＡの電圧ＶDD−ＶTPは、放電手段１０により、トラン
ジスタＰ２、Ｐ３、Ｎ１を介して、放電される。この
際、ノードＡの電圧は、トランジスタＰ３を介して、ト
ランジスタＰ３のしきい値電圧であるＶTPまで放電され
る。その後、ノードＡの電圧は、トランジスタＰ２を介
して接地電圧ＶSSまで放電される。トランジスタＰ２の
ゲ−トには接地電圧より低い第１印加電圧ＶBBが印加さ
れるので、トランジスタＰ２は常時オンとなる。なお、
トランジスタのゲ−トの長さを長くして、待機電流を減
じるように構成することもできる。
【００２８】メモリ回路の場合、トランジスタＰ２のゲ
−トに印加する第１印加電圧ＶBBの一実施例として基板
電圧であるバルク電圧を使うことができる。前記バルク
電圧は約−１．５Ｖであって、電圧オフの間にバルクと
ウェルとの間に発生する大きい寄生容量により、数ｍｓ
の間、その電位を保持するので、ノードＡの電圧はトラ
ンジスタＰ２を介して放電される。
−トに印加する第１印加電圧ＶBBの一実施例として基板
電圧であるバルク電圧を使うことができる。前記バルク
電圧は約−１．５Ｖであって、電圧オフの間にバルクと
ウェルとの間に発生する大きい寄生容量により、数ｍｓ
の間、その電位を保持するので、ノードＡの電圧はトラ
ンジスタＰ２を介して放電される。
【００２９】もし、前述したように接地電圧まで放電さ
せ得るトランジスタＰ２がなければ、ノ−ドＡの電圧
は、図１に示すトランジスタＮ１または寄生ダイオ−ド
Ｄ２の接合漏れ電流により、数百ｍｓ後に接地電圧まで
放電される。しかし、電圧オン／オフのスイッチング時
間が高速である場合、ノ−ドＡの電圧を接地電圧まで放
電させるための寄生ダイオ−ドＤ２の放電時間が十分で
ないので、放電は不完全となる（すなわち、接地電圧Ｖ
SSまで放電されない）。さらに、初期に電圧がオンされ
た場合に、トランジスタＰ３にはしきい値電圧ＶTPが存
在するので、トランジスタＮ２がオンとなり、出力信号
ＰＯＲ供給電圧ＶDDと同様の波形を有することとなる。
その結果、従来の電圧オンリセット回路と同様に、他の
回路を適正に初期化させる電圧オンリセット信号を発生
できない。
せ得るトランジスタＰ２がなければ、ノ−ドＡの電圧
は、図１に示すトランジスタＮ１または寄生ダイオ−ド
Ｄ２の接合漏れ電流により、数百ｍｓ後に接地電圧まで
放電される。しかし、電圧オン／オフのスイッチング時
間が高速である場合、ノ−ドＡの電圧を接地電圧まで放
電させるための寄生ダイオ−ドＤ２の放電時間が十分で
ないので、放電は不完全となる（すなわち、接地電圧Ｖ
SSまで放電されない）。さらに、初期に電圧がオンされ
た場合に、トランジスタＰ３にはしきい値電圧ＶTPが存
在するので、トランジスタＮ２がオンとなり、出力信号
ＰＯＲ供給電圧ＶDDと同様の波形を有することとなる。
その結果、従来の電圧オンリセット回路と同様に、他の
回路を適正に初期化させる電圧オンリセット信号を発生
できない。
【００３０】図４は本発明の電圧オンリセット回路によ
る電圧オンリセット信号の出力波形図である。図示のよ
うに、供給電圧が高速でオフスイッチングされる場合
も、トランジスタＰ２によりノ−ドＡの電圧が短時間で
接地電圧ＶSSにまで放電されるので、次の電圧オンの際
に、安定したリセット信号ＰＲＯが発生される。
る電圧オンリセット信号の出力波形図である。図示のよ
うに、供給電圧が高速でオフスイッチングされる場合
も、トランジスタＰ２によりノ−ドＡの電圧が短時間で
接地電圧ＶSSにまで放電されるので、次の電圧オンの際
に、安定したリセット信号ＰＲＯが発生される。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
第１供給電圧がオフの時に第１中間信号が短時間で基準
電圧まで放電されるので、供給電圧が高速でオン／オフ
スイッチングされる場合であっても、誤動作の生じない
安定した電圧オンリセット信号を発生することができ
る。また遅延手段、バッファ手段により、電圧オンリセ
ット信号が第１定電圧に保持される時間を調整できるの
で、チップ内の他の回路を初期化するに十分な時間を確
保できる。
第１供給電圧がオフの時に第１中間信号が短時間で基準
電圧まで放電されるので、供給電圧が高速でオン／オフ
スイッチングされる場合であっても、誤動作の生じない
安定した電圧オンリセット信号を発生することができ
る。また遅延手段、バッファ手段により、電圧オンリセ
ット信号が第１定電圧に保持される時間を調整できるの
で、チップ内の他の回路を初期化するに十分な時間を確
保できる。
【図１】コンデンサを用いた電圧オンリセット信号を発
生する従来の回路図である。
生する従来の回路図である。
【図２】供給電圧の高速スイッチング時の従来の電圧オ
ンリセット信号を波形図である。
ンリセット信号を波形図である。
【図３】本発明により電圧オンリセット信号を発生する
実施例の構成図である。
実施例の構成図である。
【図４】供給電圧の高速スイッチング時の本発明の電圧
オンリセット信号の波形図である。
オンリセット信号の波形図である。
１０ 放電手段 ２０ 第１インバータ手段 ３０ 初期化手段 ４０ 遅延手段 ５０ 第２インバータ手段 ６０ 第３インバータ手段 ７０ 第４インバータ手段 ８０ バッファ手段 １００ 電圧オンリセット回路
Claims (8)
- 【請求項１】 半導体集積回路において：第１供給電圧
がオフの時には第１中間信号を接地電圧まで放電させ、
前記第１供給電圧がオンの時には電圧オンリセット信号
の第１定電圧を生じさせる放電手段と；前記第１中間信
号を受信し、前記第１供給電圧が第１選択電圧以上に上
昇する所定時間の間、前記電圧オンリセット信号を前記
第１定電圧に保持し、第２中間信号を発生する遅延手段
と；前記第２中間信号を受信し、これを反転させる第１
インバ−タ手段と；前記第１インバ−タ手段の出力を受
信し、前記電圧オンリセット信号に前記第１定電圧を所
定時間の間保持させ、前記第１供給電圧が第２選択電圧
以上に上昇する時に、前記電圧オンリセット信号を第２
定電圧で出力するバッファ手段と；から構成されること
を特徴とする電圧オンリセット回路。 - 【請求項２】 前記放電手段は、ゲ−ト、第１ドレ−ン
／ソ−ス及び第２ドレ−ン／ソ−スを有する第１、第
２、第３及び第４トランジスタとから構成されており；
前記第１供給電圧は、前記第１トランジスタの第１ドレ
−ン／ソ−スと前記第３トランジスタのゲ−トと第１ド
レ−ン／ソ−スと接続されており；前記第１トランジス
タのゲ−トと第２ドレ−ン／ソ−ス、第３トランジスタ
の第２ドレ−ン／ソ−ス、前記第２トランジスタの第１
ドレ−ン／ソ−ス及び第４トランジスタの第１ドレ−ン
／ソ−スが共通に接続されており；前記第２トランジス
タのゲ−トは前記第１印加電圧に接続されており、前記
第２トランジスタの第２ドレ−ン／ソ−ス、及び第４ト
ランジスタのゲ−トと第２ドレ−ン／ソ−スは接地電圧
に接続されていることを特徴とする、請求項１に記載の
電圧オンリセット回路。 - 【請求項３】 前記第１、第２、第３トランジスタはＰ
型トランジスタであり、前記第４トランジスタはＮ型ト
ランジスタであることを特徴とする、請求項２に記載の
電圧オンリセット回路。 - 【請求項４】 前記第２トランジスタのゲ−トに印加さ
れる前記第１印加電圧は、接地電圧より低い電圧を印加
することを特徴とする、請求項２記載の電圧オンリセッ
ト回路。 - 【請求項５】 前記第１印加電圧として、負のバルク電
圧が印加されることを特徴とする、請求項４記載の電圧
オンリセット回路。 - 【請求項６】 前記第１選択電圧は、Ｐ型トランジスタ
のしきい値電圧であり、前記第２選択電圧は、前記第１
インバ−タのトリガノ−ド電圧であることを特徴とす
る、請求項１記載の電圧オンリセット回路。 - 【請求項７】 前記バッファ手段は、第２インバ−タ、
第３インバ−タとから構成されることを特徴とする、請
求項１記載の電圧オンリセット回路。 - 【請求項８】 前記インバ−タ手段は、Ｐ型トランジス
タとＮ型トランジスタとから構成されたＣＭＯＳである
ことを特徴とする、請求項１又は７項に記載の電圧オン
リセット回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993P27140 | 1993-12-10 | ||
| KR1019930027140A KR960003446B1 (ko) | 1993-12-10 | 1993-12-10 | 전압 온 리세트회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07303035A true JPH07303035A (ja) | 1995-11-14 |
| JP3053062B2 JP3053062B2 (ja) | 2000-06-19 |
Family
ID=19370480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6331912A Expired - Fee Related JP3053062B2 (ja) | 1993-12-10 | 1994-12-09 | 電圧オンリセット回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5578951A (ja) |
| JP (1) | JP3053062B2 (ja) |
| KR (1) | KR960003446B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929672A (en) * | 1995-06-16 | 1999-07-27 | Rohm Co., Ltd. | Power on reset circuit and one chip microcomputer using same |
| US5778238A (en) * | 1996-06-19 | 1998-07-07 | Microchip Technology Incorporated | Power-down reset circuit |
| KR100296323B1 (ko) | 1998-12-29 | 2001-08-07 | 박종섭 | 플래쉬 메모리 장치의 파워 리셋 회로 |
| KR100753089B1 (ko) | 1999-12-20 | 2007-08-31 | 삼성전자주식회사 | 다중신호원을 갖는 영상표시기기의 제어방법 |
| EP1336912A1 (en) * | 2002-02-18 | 2003-08-20 | Motorola, Inc. | Low drop-out voltage regulator |
| KR100574498B1 (ko) * | 2004-12-28 | 2006-04-27 | 주식회사 하이닉스반도체 | 반도체 장치의 초기화 회로 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01228215A (ja) * | 1988-03-08 | 1989-09-12 | Nec Corp | パワーオンリセット回路 |
| JPH01307315A (ja) * | 1988-06-06 | 1989-12-12 | Nec Corp | パワーオンリセット回路 |
| JPH03218064A (ja) * | 1990-01-23 | 1991-09-25 | Sharp Corp | 半導体集積回路装置 |
| JPH0514158A (ja) * | 1991-06-30 | 1993-01-22 | Nec Corp | パワーオンリセツトパルス制御回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4983857A (en) * | 1989-07-31 | 1991-01-08 | Sgs-Thomson Microelectronics, Inc. | Power-up reset circuit |
| US4970408A (en) * | 1989-10-30 | 1990-11-13 | Motorola, Inc. | CMOS power-on reset circuit |
| US5278458A (en) * | 1991-12-13 | 1994-01-11 | Texas Instruments Incorporated | Threshold/voltage detection circuit |
| US5323067A (en) * | 1993-04-14 | 1994-06-21 | National Semiconductor Corporation | Self-disabling power-up detection circuit |
-
1993
- 1993-12-10 KR KR1019930027140A patent/KR960003446B1/ko not_active IP Right Cessation
-
1994
- 1994-12-08 US US08/352,250 patent/US5578951A/en not_active Expired - Lifetime
- 1994-12-09 JP JP6331912A patent/JP3053062B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01228215A (ja) * | 1988-03-08 | 1989-09-12 | Nec Corp | パワーオンリセット回路 |
| JPH01307315A (ja) * | 1988-06-06 | 1989-12-12 | Nec Corp | パワーオンリセット回路 |
| JPH03218064A (ja) * | 1990-01-23 | 1991-09-25 | Sharp Corp | 半導体集積回路装置 |
| JPH0514158A (ja) * | 1991-06-30 | 1993-01-22 | Nec Corp | パワーオンリセツトパルス制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960003446B1 (ko) | 1996-03-13 |
| JP3053062B2 (ja) | 2000-06-19 |
| US5578951A (en) | 1996-11-26 |
| KR950022103A (ko) | 1995-07-26 |
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