JPH03218064A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体集積回路装置に関し、特に、電源のチヤ
タリングによる誤動作が生じることのない信頼性の高い
半導体集積回路装置に関する。

（従来の技術） 半導体集積回路装置には、そのｉｉ＃電圧端子に電源電
圧を印加したときに、内部回路をリセソトするためのク
リアパルスを自動的に発生させるオートクリアパルス発
生回路が設けられているものがある。ここで、オートク
リアパルス発生回路とは、電源がオフ状態からオン状態
に変化したときに、第４図に示す■４のようなパルスを
自動的に出力する回路である。このようなオートクリア
パルス発生回路の従来例を第２図に示す。

この従来例では、第１のＮチャネルＭＯＳトランジスタ
１と、第２のＮチャネルＭＯＳトランジスタ２と、第１
のＰチャネルＭＯＳトランジスタ３と、第２のＰチャネ
ルＭＯＳトランジスタ４と、抵抗５と、コンデンサ６と
、インバータ７とが、以下に説明するように接続される
ことによって、オートクリアパルス発生回路を形成して
いる。

第１のＮチャネルＭＯＳトランジスタ１のソースｌａ及
びゲートＩＣは、電源に接続され、ドレインｌｂは抵抗
５を介して接地されている。ドレイン１ｂと抵抗５との
接続点を７ードＡと称することにする。

第２のＮチャネルＭＯＳトランジスタ２のゲート２ｃは
、第１のＮチャネルＭＯＳトランジスタＩのドレイン１
１）と接続され、第２のＮチャネルＭＯＳトランジスタ
２のソース２ａは、接地されている。

第１のＰチャネルＭＯＳトランジスタ３の７　−ス３ａ
は電源に接続され、ゲート３ｃは接地され、ドレイン３
ｂは第２のＮチャネルＭＯＳトランジスタ２のドレイン
２ｂと接続されている（ノードＢ）。

第２のＰチャネルＭＯＳトランジスタ４のソース４ａは
電源に接続され、ゲート４ｃは第２のＮチャネルＭＯＳ
トランジスタ２のドレイン２ｂに接続され、ドレイン４
ｂとグランドの間にはコンデンサ６が設けられている。

インバータ７の入力部７ａは第２のＰチャネルＭＯＳ｝
ランンスタ４のドレイン４ｂと接続されている。

次に、上記の構成を有する従来のオートクリアパルス発
生回路がクリアパルスを出力する動作について、第２図
及び第４図を参照しながら説明する。

まず、時刻Ｔｌ以前に於で、電源がオフ状態であるとす
る。時刻Ｔ１で電源がオフ状態からオン状態に変化する
と、電源が出力する電位レベル■ｌはＬｏｗ（Ｌ）　　
レベルからＨｉｇｈ（Ｈ）　レベルに向かって上昇し、
時刻Ｔ６で最大値となった後は、定常状態となる。

電源の電位レベルｖ１が上昇し、第１のＮチャ不ルＭＯ
Ｓトランジスタ１の闇値を超える時刻Ｔ２以降、第１の
ＮチャネルＭＯＳトランジスタ１はオン状態となる。こ
のため、第１のＮチャネルＭＯＳトランジスタ１を介し
て、電源の出力はノードＡの電位レベル■２をＨレベル
に向けて上昇させる。

ノードＡの電位レベル■１が上昇すると、第２のＮチャ
ネルＭＯＳトランジスタ２はオン状態となる。このため
、第２のＮチャネルＭＯＳトランジスタ２を介して、第
２のＰチャネルＭＯＳ｝ランノスタ４のゲート４ｃの電
位レベルがＬレベルに低下する。こうして、第２のＰチ
ャネルＭ　Ｏ　Ｓトランジスタ４がオン状帖となる（時
刻Ｔ４）。

このため、第２のＰチャネルＭＯＳトランジスタ４を介
して、電源の出力がインバータ７の入力部７ａに入力さ
れ、入力部７ａの電位レベル■３が上昇する。このとき
、コンデンサ６の容量によって、入力部７ａの電位レベ
ル■３が上昇する上昇速度が変化する。容量が大きい程
、この上昇速度は低下する。

時刻Ｔ７で、入力部７ａの電位レベルＶ３の上昇は停止
し、電位レベル■３は定常値となる。

電源がオン状態となった時刻Ｔ１以降、インバータ７の
電源端子部分（不図示）に印加される電源の電位レベル
が、ある充分な大きさに達する時刻Ｔ３までの間、イン
バータ７はインバータとして動作しない。このため、イ
ンバータ７の出力部７ｂの電位レベル■４は、その入力
部７ａの電位レベル■３の高さに関係なくＬレベルのま
まである。

時刻Ｔ３以降、インバータ７が動作し始める。

このため、時刻Ｔ３から、入力部７ａの電位レベル■３
がインバータ７の反転閾値を越える時刻Ｔ５までの間、
入力部７ｂの電位レベルｖ４は、Ｈレベルとなる。

時刻Ｔ５以降は、入力部７ａの電位レベルｖ３が、イン
バータ７の反転閾値より高くなるため、出力部７ｂの電
位レベル■４はＬレベルとなる。

こうして、時刻Ｔ３から時刻Ｔ５までの時間幅を有する
パルスが、オートクリアパルスとして、インバータの出
力部７ｂから出力されることになる。このパルスのパル
ス幅は、入力部７ａの電位レベル■３の上昇速度が低下
するほど、広くなる。

従って、コンデンサ６の容量が大きいほど、パルス幅は
広くなる。

次に、時刻Ｔ８で、電源がオン状態からオフ状態に変化
すると、電源が出力する電位レベル■１は、Ｈレベルか
らＬレベルに低下し始める。このため、第１のＮチャネ
ルＭＯＳトランジスタｌのゲート１ｃの電位レベルが閾
値電位以下に低下し、第１のＮチャネルＭＯＳトランジ
スタ１はオフ状態となる。このあと、ノードＡに蓄積さ
れた電荷は、抵抗５を介してグランドに放出されるため
、第２のＮチャ不ルＭＯＳトランジス２のゲート２Ｃの
電位レベルが低下する。第２のＮチャネルＭＯＳトラン
ジスタ２のゲート電位が閾値電位よりも低下すると、第
２のＮチャ不ルＭＯＳトランジスタ２はオフ状態となる
。このため、ノードＢの電位はＨレベルに上昇し、第２
のＰチャネルＭＯＳトランジスタ４はオフ状態となる。

この後、インバータ７の入力部７ａの電位レベル■３は
、Ｌレベルに低下する。

入力部７ａの電位レベル■３がインバータ７の反転閾値
以下に低下する前に、インバータ７の電源電圧端子（不
図示）に印加されている電源電圧の電位レベルｖ１が、
インバータ７の動作に必要なレベル以下に低下する。こ
のため、インバータ７の出力部７ｂの電位のレベルｖ４
は、入力部７ａの電位レベル■３に関係なく、Ｌレベル
のままとなる。

（発明が解決しようとする課題） しかしながら、上述の従来技術においては、以下に述べ
る問題点がある。

電源をオン状態からオフ状態に変化した後、直ちに、オ
ン状態に戻すと、オートクリアパルスが出力されずに内
部回路がリセットされないという誤動作が生じてしまう
。この誤動作を、第５図を参照しながら説明する。

時刻Ｔ９に於で、電源をオン状態からオフ状態に変化さ
せた後、すぐに時刻ＴＩＯで１ｉ源をオフ状呑からオン
状態に変化させ場合、ノードＡの電位■２は、Ｌレベル
に低下しないうちに、再び上昇することになる。ノード
Ａに蓄積された電荷は、抵抗値が数１００ｋΩ程度の高
抵抗を有する抵抗５を介してグランドに放畠されるため
、ノードＡの電位レベル■２がＬレベルに低下するため
には、相当の時間がかかる。このため、第２のＰチャネ
ルＭ　Ｏ　Ｓ　トランジスタ４がオフ状態にならないで
、電源が出力するＨレベルの出力が、インバータ７の入
力部７ａに入力されてしまう。従って、入力部７ａの電
位レベルｖ３は、時刻Ｔ９以降、Ｌレベルに低下するこ
となく、インバータ７の反転閾値以上の電位レベルを保
つことになる。

インバータ７は、時刻Ｔ９以降、電源の出力電位レベル
■１の低下によって、インバータとして動作しなくなる
が、時刻Ｔｌｌ以降、再びインバータとして動作し始め
る。しかし、その時刻以降での入力部７ａの電位レベル
■３がＨレベルであるため、出力部７ｂの電位レベルＶ
４はＬレベルのままである。

こうして、電源をオン状態からオフ状態を経て直ちにオ
ン状態に変化させると、オートクリアパルスが出力され
なくなってしまう。

なお、ノードＡの電位レベル■２を速やかに低下させ、
第２のＮチャネルＭＯＳトランジスタ２を速やかにオフ
状態に変化する目的で、抵抗５として低抵抗値を有する
ものを用いることが考えられる。しかし、抵抗５の抵抗
値と第１のＮチャネルＭＯＳトランジスタ１のオン抵抗
とによって、電源がオン状態のときのノードＡの電位が
決定されるため、低抵抗の抵抗を用いると、ノードＡの
電位レベル■２が、第２のＮチャネルＭＯＳトランジス
タ２の閾値よりも高い値に上昇することができず、第２
のＮチャネルＭＯＳトランジスタ２をオン状態にするこ
とができなくなってしまう。

本発明は、上記課題を解決するためになされたものであ
り、その目的とするところは、７４＃の状態をオン状態
からオフ状態を経て直ちにオン状態に変化させても、オ
ートクリアパルスが確実に出力され、電源のチヤタリン
グによる誤動作が生じることのない信頼性の高い半導体
集積回路装置を提供することにある。

（課題を解決するための手段） 本発明の半導体集積回路装置は、ソース及びゲートが４
４源に接続された第１のＮチャネルＭＯＳトランジスタ
と、該第１のＮチャネルＭＯＳトランジスタのドレイン
と一端が接続され、池端がグランドに接続された抵抗と
、ゲートが該第１のＮチャネルＭＯＳトランジスタのド
レインと接続され、ソースがグランドに接続された第２
のＮチャネルＭＯＳトランジスタと、ソースが該電源に
接続され、ゲートがグランドに接続され、ドレインが該
第２のＮチャネルＭＯＳトランジスタのドレインと接続
された第１のＰチャネルＭＯＳトランジスタと、ソース
が該電源に接続され、ゲートが該第２のＮチャネルＭＯ
Ｓトランジスタのドレインに接続された第２のＰチャネ
ルＭＯＳトランジスタト、該第２のＰチャネルＭＯＳト
ランシスタのドレインとグランドとの間に設けられたコ
ンデンサと、入力部が該第２のＰチャネルＭＯＳトラン
ジスタのドレインと接続されたインバータと、アノード
が該第２のＮチャネルＭＯＳトランジスタのゲートと接
続され、カンードが該電源に接続されたダイオードと、
を備えており、そのことにより上記目的が達成される。

（実施例） 以下に本発明を実施例について説明する。

まず、第１図に示す実施例の構成について説明する。

本実施例では、第１ＯＮチャネルＭＯＳトランジスタｌ
と、第２のＮチャネルＭＯＳトランジスタ２と、第１の
ＰチャネルＭＯＳトランジスタ３と、第２のＰチャネル
ＭＯＳトランジスタ４と、抵抗５と、コンデンサ６と、
インバータ７、ダイオード８とが、以下に説明するよう
に接続されることによって、オートクリアパルス発生回
路を形成している。

第１のＮチャネルＭＯＳトランジスタ１のソース１ａ及
びゲートＩＣは、電源に接続され、ドレインｌｂは抵抗
５を介して接地されている。

第２のＮチャネルＭＯＳトランジスタ２のゲート２ｃは
、第１のＮチャ不ルＭＯＳトランジスタｌのドレイン１
ｂと接続され、第２のＮチャネルＭＯＳトランジスタ２
のソース２ａは、接地されている。

第１のＰチャネルＭＯＳトランジスタ３のソース３ａは
電源に接続され、ゲー１−３ｃは接地され、ドレイン３
ｂは第２のＮチャネルＭＯＳ！−ランジスタ２のドレイ
ン２ｂと接続されている。

第２のＰチャネルＭＯＳトランジスタ４のソース４ａは
電源に接続され、ゲート４Ｃは第２のＮチャネルＭＯＳ
トランジスタ２のドレイン２ｂに接続され、ドレイン４
ｂとグランドの間にはコンデンサ６が設けられている。

インバータ７の入力部７ａは第２のＰチャネルＭＯＳト
ランジスタ４のドレイン４ｂと接続されている。

本実施例の構成と第２図に示す従来例の構成との大きな
違いは、本実施例の構成に於いて、ダイオード８のアノ
ード８ａと７ードＡとが接続され、ダイオード８のカソ
ード８ｂと電源とが接続されていることである。

次に、上記の構成を有するオートクリアパルス発生回路
がクリアパルスを出力する動作を説明する。

まず、電源がオフ状態からオン状態に変化すると、電源
が出力する電位レベルはＬレベルからＨレベルに上昇す
る。このとき、ダイオード８のカソード８ｂの電位がダ
イオード８のアノード８ａの電位よりも高いため、ダイ
オード８を介した電荷の移動は起こらない。従って、こ
のときの実施例のオートクリアパルス発生回路がクリア
パルスを発生する動作は、第２図に示す従来例のオート
クリアパルス発生回路がクリアパルスを発生させる動作
と変わるところはない。

次に、第１図及び第３図を参照しながら、電源をオン状
態からオフ状態に変化させた後、すぐに電源をオフ状態
からオン状態に変化させる場合について、本実施例のオ
ートクリアパルス発生回路がクリアパルスを発生させる
動作を説明する。

時刻Ｔ１５に於で、電源をオン状態からオフ状態に変化
させた後、すぐに時刻Ｔ１６で電源をオフ状態からオン
状態に変化させると、ダイオード８のカソード８ｂの電
位はダイオード８のアノード８ａの電位よりも低くなる
ため、ダイオード８を介した電荷の移動が起こる。ダイ
オード８のオン抵抗は、数１００Ωであるため、ノード
Ａに蓄積された電荷は、ダイオード８を介して′Ｎ＃側
に速やかに放出される。従って、ノードＡの電位レベル
■２が再びＨレベルに向かって上昇する前に、ノードＡ
の電位レベルｖ２はＬレベルに確実に低下する。このた
め、第２のＮチャネルＭＯＳトランジスタ２が速やかに
オフ状態となり、続いて第２のＰチャネルＭＯＳトラン
ジスタ４がオフ状聾となる。この後、ノードＡの電位レ
ベレ■２がＨレベルに上昇し、第２のＰチャネルＭＯＳ
トランジスタ４がオン状態に変化する時刻Ｔ１８まで、
インバータ７の入力部７ａの電位レベルｖ３は低下する
。

第２のＰチャネルＭＯＳトランジスタ４がオン状態に変
化する時刻Ｔ１８以降、インバータ７の入力部７ａの電
位レベル■３は上昇し、やがて定常状態となる。

インバータ７は、時刻Ｔ１５以降、電源の出力レベル■
１の低下によって、インバータとして動作しなくなるが
、時刻Ｔ１７以降、再びインバータとして動作し始める
。時刻Ｔ１７での入力部７ａの出力電位レベルｖ３が、
インバータ７の反転閾値以下であるため、その時刻でイ
ンバータ７の出力部７ｂの電位レベル■４はＨレベルと
なる。

時刻１９で、入力部７ａの電位レベル■３が反転閾値以
上に上昇すると、出力部７ｂの電位レベル■４はＬレベ
ルとなる。

こうして、電源をオン状態からオフ状態を経て直ちにオ
ン状態に変化させても、オートクリアパルスが正常に出
力される。

（発明の効果） このように本発明によれば、電源の状態がオン状態から
オフ状態に変化すると、第２のＮチャネルＭＯＳトラン
ジスタのゲート電極に蓄積されていた電荷がダイオード
を介して速やかに電源に放出されるため、まず第２のＮ
チャネルＭＯＳトランジスタ、続いて第２のＰチャネル
ＭＱＳトランジスタが速やかにオフ状態となり、インバ
ータの入力部の電位は速やかにＬレベルになる。このた
め、電源の状態をオン状態からオフ状態を経て直ちにオ
ン状態に変化させても、オートクリアパルスが確実に出
力される。従って、本発明によれば、電源のチヤタリン
グによる誤動作が生じることのない信頼性の高い半導体
集積回路装置が提供される。

４．゛の。　な言日 第１図は本発明の実施例を示す回路構成図、第２図は従
来例を示す回路構成図、第３図は本実施例の各部分に於
ける電位レベルの時間的変化を示すタイミングチャート
、第４図及び第５図は従来例の各部分に於ける電位レベ
ルの時間的変化を示すタイミングチャートである。

１・・・第１のＮチャネルＭＯＳトランジスタ、２・・
・第２のＮチャネルＭＯＳトランジスタ、３・・・第１
のＰチャネルＭＯＳトランジスタ、４・・・第２のＰチ
ャネルＭＯＳトランジスタ、５・・・抵抗、６・・・コ
ンデンサ、７・・・インバータ、８・・・ダイオード。

以上

Claims (1)

1. 【特許請求の範囲】 １、ソース及びゲートが電源に接続された第１のＮチャ
   ネルＭＯＳトランジスタと、 該第１のＮチャネルＭＯＳトランジスタのドレインと一
   端が接続され、他端がグランドに接続された抵抗と、 ゲートが該第１のＮチャネルＭＯＳトランジスタのドレ
   インと接続され、ソースがグランドに接続された第２の
   ＮチャネルＭＯＳトランジスタと、ソースが該電源に接
   続され、ゲートがグランドに接続され、ドレインが該第
   ２のＮチャネルＭＯＳトランジスタのドレインと接続さ
   れた第１のＰチャネルＭＯＳトランジスタと、 ソースが該電源に接続され、ゲートが該第２のＮチャネ
   ルＭＯＳトランジスタのドレインに接続された第２のＰ
   チャネルＭＯＳトランジスタと、該第２のＰチャネルＭ
   ＯＳトランジスタのドレインとグランドとの間に設けら
   れたコンデンサと、入力部が該第２のＰチャネルＭＯＳ
   トランジスタのドレインと接続されたインバータと、 アノードが該第２のＮチャネルＭＯＳトランジスタのゲ
   ートと接続され、カソードが該電源に接続されたダイオ
   ードと、 を備えた半導体集積回路装置。