KR910006471B1 - 리세트 신호 발생회로 - Google Patents

Abstract

내용 없음.

Description

리세트 신호 발생회로

제1도는 종래의 리세트 신호 발생회로의 한 예를 도시하는 회로도.

제2a도와 제2b도는 전원전압이 고속으로 상승할 때에 종래의 리세트신호 발생회로의 동작을 설명하기 위한 타이밍도.

제3a도와 제3b도는 전원전압이 저속으로 상승할 때에 종래의 리세트 신호 발생회로의 동작을 설명하기 위한 타이밍도.

제4도는 본 발명에 따른 리세트신호 발생회로의 동작원리를 설명하기 위한 블록도.

제5도는 본 발명에 따른 리세트신호 발생회로에 적용된 반도체 장치의 블록도.

제6도는 본 발명에 따른 리세트신호 발생회로의 한 실시예를 도시하는 회로도.

제7a도 내지 제7g도는 전원전압이 고속으로 상승할 때에 제6도에 도시된 리세트신호 발생회로의 동작을 설명하기 위한 타이밍도.

제8a도 내지 제8g도는 전원전압이 저속으로 상승할 때에 제6도에 도시된 리세트신호 발생회로의 동작을 설명하기 위한 타이밍도.

제9도 내지 제11도는 각각 제6도에 도시된 리세트 신호 발생회로의 임피던스 소자들의 실시예를 도시하는 회로도.

제12도는 리세트신호 발생회로의 캐패시터 방전을 설명하기 위한 제6도에 도시된 리세트신호 발생회로의 요부를 도시하는 회로도.

제13a도 내지 제13g도는 제6도에 도시된 리세트 신호 발생회로의 캐패시터 방전을 설명하기 위한 타이밍도.

본 발명은 일반적으로 리세트신호 발생회로에 관한 것으로, 특히 전원의 투입시에 반도체 장치의 내부 논리 회로를 초기상태로 리세트시키기 위한 리세트신호를 발생하는 리세트신호 발생회로에 관한 것이다.

반도체 장치의 내부회로는 전원이 투입되어 소정치 이상의 전원전압이 인가될때에 리세트되고, 리세트 신호가 해제될 때에 동작을 시작한다. 여기서, 전원 투입후에 바로 내부 회로를 초기상태로 리세팅하기 위한 리세트신호가 내부회로에 인가되어야 한다. 이러한 이유때문에, 리세트신호 발생회로는 전원의 출력 전원전압이 소정치로 상승하는 속도와 관계없이 필요한 리세트신호를 발생하여야 한다.

제1도는 종래의 리세트신호 발생회로의 한 예를 도시하고 있다. 종래의 리세트신호 발생회로는 전원전압 +Vs와 접지사이에 직렬로 연결된 저항 8과 캐패시터 9를 가지고 있으며, 리세트신호는 전원이 투입된 후에 출력단자 10으로 부터 즉시 출력된다. 출력단자 10은 저항 8과 캐패시터 9사이에 있는 노드 N에 연결한다.

전원이 투입되었을 때에 전원전압 +Vs는 소정치를 향하여 상승하며, 출력 전원전압 +Vs가 소정치로 상승하는 속도를 이후부터는 상승속도라 칭할 것이다. 상승속도가 높은 경우에, 제2a도에 도시된 전원전압 +Vs가 소정치에 도달한 후에 캐패시터 9의 단자전압(즉. 출력 리세트 신호)Vreset는 제2b도에 파선 I로 나타낸 바와 같이 캐패시터 9의 충전 시상수에 따라 상승한다.

여기에서, 출력단자 10에 연결된 내부회로(도시되지 않았음)는, 출력단자 10으로 부터의 전압이 소정의 임계값 이하일 때는 로우레벨로, 출력단자 10으로 부터의 전압이 소정의 임계값보다 클 때에는 하이레벨로 판단하기 때문에 내부 회로측으로 부터 보면 제2B도에 실선 II로 나타낸 2진 신호가 출력단자 10으로 부터 얻어지는 것이다.

전원전압 +Vs가 소정치에 도달한 상태에서, 출력단자 10으로 부터의 전압 Vreset, 즉 내부회로의 입력전압 Vreset는 그의 논리레벨이 로우레벨일때에 리세트신호를, 그의 논리레벨이 하이레벨일 때에 리세트신호 송출정지를 의미한다. 다시말하면, 리세트 신호의 로우레벨이 액티브 상태이다. 따라서, 종래의 리세트신호 발생회로에서의 리세트신호는 전원전압 +Vs의 상승속도가 높은 경우에 제2B도에 도시된 시간 T동안에 정상적으로 출력된다.

그러나, 전원전압 +Vs의 상승속도가 낮고, 전원전압 +Vs가 제3도에 도시된 전원투입 시점부터 소정치까지 도달하는 시간이 긴 경우에, 내부회로에 소정치를 갖는 전원전압 +Vs가 인가될때까지 캐패시터 9의 충전이 진행된다. 전원전압 +Vs가 소정치까지 도달할때까지. 캐패시터 9의 단자전압(즉, 출력 리세트 신호) Vreset는 내부회로의 임계값보다 다소 크거나 다소작다. 그러므로, 제3B도에 도시된 바와 같이 전자의 경우에는 로우-레벨 리세트 신호가 리세트 신호 발생회로로부터 출력되지 않고, 후자의 경우에는 로우-레벨 리세트 신호가 발생되는 시간이 극히 짧다는 문제가 있다.

따라서, 반도체 장치의 내부 회로를 자동으로 리세팅하는 종래의 리세트신호 발생회로가 있는 반도체 장치에 있어서, 전원으로부터 출력된 전원전압 +Vs는 내부회로를 확실히 리세트 하기에 충분히 긴시간 동안에 액티브 리세트신호의 발생을 보장하는 시간내에 소정치로 상승하여야 한다. 한편, 외부 리세트신호를 발생하여 반도체 장치의 내부회로에 인가할 필요가 있다. 그러나, 이러한 외부 리세트신호의 사용은 오로지 외부 리세트 신호만을 수신하는 단자가 반도체 장치에 필요하다.

한편, 전원전압 +Vs가 기준전압에 도달한 후에만 액티브리세트 신호를 발생하는 리세트신호 발생회로가 일본에서 공개된 특허출원 소61-288516에 발표되었다. 그러나, 어떤 이유로 전원전압 +Vs가 변화하고, 어떤시간 동안에 전원전압 +Vs가 정지하는 경우에, 전원전압 +Vs가 기준전압까지 다시 상승할 때에는 액티브 리세트신호가 발생되지 않는 문제가 발생한다. 다시말하면, 비록 전원전압 +Vs가 한번 정지 할지라도 내부회로의 리세팅은 일어나지 않는다.

따라서, 본 발명의 일반적인 목적은 상술된 문제들이 제거된 편리하고 유용한 리세트신호 발생회로를 제공함에 있다.

본 발명의 다른 목적과 특별한 목적은 전원전압이 조정치까지 상승하는 상승속도와 상관없이 리세트 신호를 발생하는 리세트신호 발생회로를 제공함에 있다.

본 발명의 또다른 목적은 전원전압을 분압하는 전압분압회로, 전압분압 회로로부터의 분압에 따라 제어되고 전원전압이 임의의 상승 속도로 소정치 부근의 값까지 상승할 때에 ＂ON＂되는 첫번째 스윗칭부, 첫번째 스윗칭부의 출력신호에 따라 제어되고 첫번째 스윗칭부가 ＂ON＂되는 시간동안에 ＂ON＂되는 두번째 스윗칭부, 두번째 스윗칭부가 ＂ON＂되는 첫번째 시간에서 충전 동작을 시작하고 두번째 스윗칭부의 출력신호가 공급되는 캐패시터로 구성된 충전과 방전부 등을 갖는 리세트신호 발생회로를 제공함에 있다. 충전과 방전부는 첫번째 시간에서 두번째 시간까지의 일정시간 동안에 리세트신호를 출력하고, 두번째 시간 이후에는 리세트신호의 출력을 정지한다.

본 발명의 리세트신호 발생회로에 따라, 전원전압 소정치까지 상승하는 상승속도와 전원전압이 변화하고 어떤 원인에 의하여 전원전압이 정지하는 경우에 상관없이 리세트 신호의 확실한 발생이 가능하다.

본 발명의 다른 목적들과 특징은 첨부된 도면에 의거하여 서술되는 다음의 명세서로부터 명백해질 것이다.

제4도는 본 발명의 리세트 신호 발생회로의 동작원리를 설명하기 위한 회로도로서, 전원전압 +Vs를 분압하기 위한 전압분압 회로 11, 첫번째 스윗칭 수단 12, 두번째 스윗칭수단 13, 캐패시터 14, 논리회로 15등으로 구성된다. 첫번째 스윗칭수단 12는 전원전압 +Vs와 접지 사이에 직렬로 접속된 스위치 12a와 부하 12b로 구성되며, 두번째 스윗칭 수단 13은 스위치 13a를 갖는다. 첫번째 스윗칭 수단 12는 전압분압 회로 11의 출력 전압에 의하여 제어되며, 두번째 스윗칭 수단 13은 첫번째 스윗칭 수단 12가 ＂ON＂되는 시간 동안에 첫번째 스윗칭 수단 12의 출력 신호에 의하여 ＂ON＂된다. 캐패시터 14는 두번째 스윗칭 수단 13이 ＂ON＂되면 충전 동작을 시작하며, 출력단자 16으로부터 리세트 신호가 출력된다.

전원이 투입된 후에, 전원전압 +Vs가 소정치 부근의 전압에 도달하면 첫번째 스윗칭 수단 12는 전압 분압회로 11의 출력전압에 의하여 ＂ON＂된다. 첫번째 스윗칭 수단 12가 ＂ON＂되면 두번째 스윗칭 수단 13은 캐패시터 14가 충전 동작을 시작하도록 ＂ON＂된다. 캐피시터 14의 단자 전압은 충전동작에 의하여 증가하며, 논리회로 15는 단자전압이 논리회로 15의 임계값을 초과할 때까지의 소정시간 동안 출력단자 16에 로우-레벨 리세트 신호를 출력한다. 논리회로 15는 소정 시간을 경과한 후에 로우-레벨 리세트 신호의 출력을 중지한다. 그러므로, 리세트 신호의 출력은 전원전압 +Vs가 소정치에 도달한 후에 시작하며, 리세트신호는 항상 소정의 시간 동안에 연속적으로 출력된다.

제4도에서는 논리 회로 15를 제공하는 것이 중요하지 않으므로, 본 발명은 논리회로 15가 없이도 완전한 기능을 한다.

제5도는 본 발명에 따라 리세트 신호 발생회로를 적용한 반도체 장치의 블록도이다. 반도체 장치 21은 내부 회로 22와 리세트 회로 23으로 구성되며, 내부 회로 22는 전원전압 +Vs와 리세트 신호 발생회로 23으로부터 발생된 리세트 신호가 인가된다.

제6도는 본 발명에 따른 리세트 신호 발생회로의 한 실시예이다. 제6도에서, 제4도와 대응하는 동일부분은 동일참조 번호로 나타냈다. 제6도에서, 전압분압 회로 11은 임피던스 소자 Z₁과 Z₂로 구성되며, 한편, 첫번째 스윗칭 수단 12는 p-채널 금속 산화물 반도체 전계효과 트랜지스터(MOSFET) TR₁과 부하 12b와 같이 동작하는 임피던스 소자 Z₃으로 구성된다. 임피던스 소자 Z₁과 Z₂사이의 노드 N₁은 MOSFET TR₁의 게이트에 연결된다. 두번째 스윗칭 수단 13은 인버터 I₁과 I₂, 캐패시터 C₁와 C₂도시된 바와 같이 접속된 n-채널 MOSFET TR₂등으로 구성된다. 논리회로 15는 직렬로 연결된 인버터 I₃과 I₄로 구성된다.

다음에는 전원을 시간 t₀에서 투입하고 전원전압의 상승속도가 높을 때에 본 실시예의 동작을 서술한 것이다. 이 경우에, 전원전압 +Vs가 제7a도에 도시된 바와 같이 짧은 시간내에 소정치 Vp까지 도달하기 때문에 노드 N₁에서 분압전압 Va도 짧은시간 내에 상승한다. 전원을 투입한 후에 즉시 전원전압 +Vs가 소정치까지 도달하지 않으면, 전압 Va는 제7b도에 도시된 바와 같이 로우레벨을 갖고 MOSFET TR₁이 ＂OFF＂되기 때문에 MOSFET TR₁의 드레인과 임피던스 소자 Z₃사이의 노드 N₂의 전압 V_b레벨도 제7c도에 도시된 바와 같이 ＂로우＂로 된다. 결과적으로, 인버터 I₁의 출력측 상의 노드 N₃에서 전압 Vc의 레벨은 제7d도에 도시된 바와 같이 ＂하이＂이고, 인버터 I₂의 출력측 상의 노드 N₄에서 전압 V_d의 레벨은 제7g도에 도시된 바와 같이 ＂로우＂이고, MOSFET TR₂는＂OFF＂이다. 노드 N₅에서 전압 V_e의 레벨, 즉 인버터 I₃에 공급되는 캐패시터 14의 단자전압은 제7f도에 도시된 바와 같이 ＂로우＂이다. 더우기, 인버터 I₄로부터 출력된 전압 V_f는 제7g도에 도시된 바와 같이 ＂로우＂이다.

그후, 전원투입 시간 t₀이후의 짧은시간 t₁동안에 전원전압 +Vs가 소정치 Vp에 도달하면, 분압전압 Va는 MOSFET TR₁의 임계값 V_th를 초과하며, MOSFET TR₁이 ＂ON＂된다. 결과적으로, 전류가 MOSFET TR₁과 임피던스 소자 Z₃을 통하여 흐르며, 전압 V_b의 레벨이 ＂하이＂로 된다. 분압전압 V_a의 값은 임피던스 소자 Z₁과 Z₂의 임피던스 비에 따라 조절된다.

따라서, 전압 Vc의 레벨을 ＂로우＂로 만들고 인버터 I₂의 출력전압 V_d의 레벨을 ＂하이＂로 만들기 위하여 캐피시터 C₁을 인버터 I₁의 출력전압 Vc에 의하여 충전한다. 전압 V_d의 레벨이 ＂하이＂이면 캐패시터 C₂가 충전을 시작하여 MOSFET TR₂를 ＂ON＂시킨다. 결과적으로, ＂하이＂레벨의 전압 V_b가 MOSFET TR₂의 드레인과 소오스를 통과하여 캐패시터 l4를 충전시키기 위하여 인가된다.

캐패시터 l4가 충전을 시작하면, 캐패시터 14의 단자전압 Ve는 소정의 충전 시상수를 가지고 점차적으로 증가한다. 그러나, 인버터 I₃은 그의 입력 전압을, 캐패시터 l4의 단자전압 Ve가 임계값 V_TH보다 작을 때에는 ＂로우＂레벨을 갖는 것으로, 단자전압 Ve가 임계값 V_TH이상일 때에는 ＂하이＂레벨을 갖는 것으로 각각 판단하기 때문에, 인버터 I₃의 입력전압 Ve는 캐패시터 I4의 단자전압이 임계값에 도달할때(t₂)까지는 제7F도에 도시된 바와 같이 ＂로우＂레벨을 갖고, 시간 t₂이후에서는 ＂하이＂레벨을 갖는다. 인버터 I₄는 인버터 I₃의 출력전압을 반전시키기 때문에, 인버터 I₄의 출력전압 V_f은 제7G도에 도시된 바와 같이 시간 t₂에서 ＂하이＂레벨로 상승한다.

시간 t₁과 t₂사이의 간격 T_R은 일정하다. 더우기, 이 간격 T_R동안에 전압 V_f는 전원전압 +V_s가 소정치 V_p에 도달하면 ＂로우＂레벨을 갖는다. 그러므로, 이 간격 T_R동안에 출력 단자 16으로부터 액티브 리세트 신호가 출력된다. 간격(리세트 간격) T_R은 MOSFET TR₁과 TR₂의 크기와 캐패시터 I4의 용량에 의하여 좌우된다.

다음에는, 전원이 시간 t₀에서 투입된 후에, 전원전압의 상승속도가 낮은 경우에 본 실시예의 동작을 서술할 것이다. 이 경우에, 전원전압 +V_s가 제8A도에 도시된 바와 같이 소정치 부근의 값에 도달할 때까지는 시간이 걸리기 때문에, 노드 N₁에서의 분압전압 V_a가 제8B도에 도시된 바와 같이 임계값 V_th부근의 값에 도달하는 데에도 시간이 걸린다. 분압전압 V_a가 MOSFET TR₁의 임계값 V_th부근의 전원전압 +V_s보다 낮은 값에 도달하는 시간 t₃에서, MOSFET TR₁은 ＂ON＂되고, 전압 V_D의 레벨은 제8C도에 도시된 바와 같이 ＂하이＂로 된다.

전압 V_b의 레벨이 ＂하이＂가 되면, 전압 Vc의 레벨은 제8D도에 도시된 바와 같이 ＂로우＂가 되고, 전압 V_d의 레벨은 제8E도에 도시된 바와 같이 ＂하이＂가 되고, MOSFET TR₂는 ＂ON＂되고, 캐패시터 14의 단자전압 V_e는 인버터 I₃의 임계전압 V_TH에 도달하는 시간 t₂까지 로우레벨을 유지한다. 이것은 전원전압의 상승속도가 높은경우에서와 유사하다. 따라서, 캐패시터 14는 일정간격 T_R동안에 충전되고, 제8G도에 도시된 로우-레벨 전압 V_f가 액티브 리세트 신호로서 출력단자 16에서 출력된다.

그러므로, 본 실시예에 따라, 분압전압 V_a가 소정치 V_p에 도달한 후에, 캐패시터 14는 일정시간(간격T_R)동안에 충전된다. 이러한 이유때문에, 전원전압 +Vs의 상승속도에 상관없이 일정시간 동안에 액티브 리세트 신호를 항상 출력한다.

MOSFET TR₂는 캐패시터 14를 충전할 때에 전류를 제한하기 위해서 사용된다. 큰 시정수가 필요한 경우에 캐패시터 14의 용량을 증가시키기 위해서는 그의 점유면적을 증가시켜야 하지만, 여기에는 한계가 있다. 그러므로, MOSFET TR₂의 크기를 감소시키고, 충전 동작중에 전류를 제한함으로써 캐패시터 14의 용량 증가와 동일한 효과를 얻는다.

제9도, 제10도, 제11도는 제6도에 도시된 리세트 신호 발생회로의 임피던스 소자 Z₁,Z₂,Z₃의 실시예이다. 제9도 내지 제11도에서, 제6도에 대응하는 동일 부분은 동일참조 번호로 나타냈다. 제9도에서 임피던스 소자 Z₁내지 Z₃은 도시된 바와 같이 접속된 n-채널 MOSFETs로 구성한다. 제10도에서 임피던스 소자 Z₁과 Z₂는 저항들로 구성하고, 임피던스 소자 Z₃은 n-채널 MOSFET로 구성한다. 제11도에서 임피던스 소자 Z₁과 Z₂는 n-채널 MOSFET로 구성하고, 임피던스 소자 Z₃은 저항으로 구성한다.

임피던스 소자 Z₁내지 Z₃은 제9도 내지 제11도로 도시된 것들로만 제한되지 않고, 저항들과 트랜지스터들의 다른 형태의 결합이 가능하다.

제12도는 MOSFET TR₂의 반도체 기판을 통한 캐패시터 14의 방전을 설명하기 위하여 제6도에 도시된 리세트신호 발생회로의 요부와 MOSFET TR₂의 단면을 도시하고 있다. 제12도에서, 제6도에 대응하는 동일 부분은 동일참조 번호로 나타냈다. 제13a도 내지 제13g도는 캐패시터 14의 방전을 설명하기 위한 타이밍도이다.

제12도에서, MOSFET TR₂는 n^--형 반도체기판 31, p^--형 영역 32, n⁺-형 소오스와 드레인 영역 33과 34로 구성된다. MOSFET TR₂의 소오스, 드레인, 게이트는 각각 S,D,G로 나타낸다. 어떤 이유 때문에 전원이 시간 t₁₀에서부터 간격 T_q동안에 중간되면, 전원전압 +Vs는 제13도에 도시된 바와 같이 하강하며, 전압 V_a, V_b, V_c, V_d,V_e, V_f들은 각각 제13b도, 제13c도, 제13d도, 제13e도, 제13f도, 제13g도 등에 도시된 바와 같이 변화한다. 이 경우에, 캐패시터 14에서의 전하는 p^--형 영역 32와 n⁺-형 소오스영역의 pn접합과 임피던스 소자 Z₃을 통하여 접지로 방전한다. 그러므로, 전원전압 +V_s가 시간 t₁₁에서부터 상승하고, 어떤 시간에 소정치 V_p에 도달하면, 액티브 리세트 신호는 일정한 시간 간격 T_R동안에 확실하게 발생한다. 다시말하면, 시간 t₁₁이후에, 액티브 리세트 신호의 발생은 전원전압 +V_s의 상승속도와 어떤 이유 때문에 전원전압 +V_s가 변화하고, 정지하는 경우와 상관없이, 전원전압 +V_s가 소정치 V_p이후에도 보장된다.

더우기, 본 발명은 본 실시예로만 제한되지 않으며, 본 발명의 범위를 벗어나지 않고 수정과 변경을 가할 수 있다.

Claims (8)

1. 리세트 신호 발생회로에 있어서, 전원전압을 분압하기 위한 전압 분압 수단과, 상기 전압 분압 수단으로부터의 분압 전압에 따라 제어되고, 전원전압이 임의의 상승속도로 소정치 부근의 값에 상승할 때에 ＂ON＂ 되는 첫번째 스윗칭 수단과, 상기 첫번째 스윗칭 수단의 출력 신호에 따라 제어되고, 상기 첫번째 스윗칭 수단이 ＂ON＂ 되는 동안에 ＂ON＂되는 두번째 수윗칭 수단과, 상기 두 번째 수윗칭 수단이 ＂ON＂되는 첫번째 시간부터 충전 동작을 시작하도록 상기 두번째 스윗칭 수단의 출력 신호가 공급되는 캐패시터로 구성되고, 상기 첫번째 시간부터 두번째 시간까지의 일정시간 동안에는 리세트 신호를 출력하고, 상기 두번째 시간이후에는 리세트 신호의 출력을 정지하는 충전과 방전수단 등으로 구성되는 리세트 신호 발생회로.
2. 제1항에 있어서, 상기 첫번째 수윗칭 수단이 전원 전압을 공급하는 스윗치와, 상기 스윗치와 접지 전압 사이에 결합된 부하로 구성되고, 상기 첫번째 스윗칭 수단이 ＂ON될 때에 상기 스윗치가 상기 첫번째 스윗칭 수단의 출력 전압으로서 전원전압을 출력하는 리세트 신호 발생회로.
3. 제1항에 있어서, 상기 두번째 스윗칭 수단이 상기 첫번째 스윗칭 수단의 출력 신호에 의하여 제어되고, 상기 첫번째 스윗칭 수단이 ＂ON＂됨과 동시에 출력 신호를 출력하는 리세트 신호 발생회로.
4. 제1항에 있어서, 상기 두번째 스윗칭 수단이, 상기 첫번째 스윗칭 수단의 출력 신호가 공급되는 소오스를 갖는 금속산화물 반도체(MOS)트랜지스터와, 상기 첫번째 스윗칭 수단의 출력 신호가 공급되는 첫번째 인버터와, 전원전압이 공급되는 한 단자와 상기 첫번째 인버터의 출력 단자에 결합된 다른 단자가 있는 첫번째 캐패시터와, 상기 첫번째 인버터의 출력신호가 공급되는 두번째 인버터와, 상기 두번째 인버터의 출력단자에 결합된 한 단자와 접지에 결합된 다른 단자가 있는 두버째 캐패시터로 구성되고, 상기 두번째 인버터의 상기 출력 단자가 상기 MOS트랜지스터의 게이트에 결합되고, 상기 두번째 스윗칭 수단의 상기 출력 신호가 상기 MOS트랜지스터의 드레인으로부터 얻어지는 리세트 신호 발생회로.
5. 제4항에 있어서, 전원전압이 상기 두번째 시간 이후의 어떤 값 아래에서 하강할때에 상기 충전과 방전수단이 방전 동작을 시작하고, 상기 첫번째 스윗칭 수단이 전원전압을 공급하는 스윗치와; 상기 스윗치와 접지 사이에 결합된 부하로 구성되고, 상기 스윗치가, 상가 첫번째 스윗칭 수단이 ＂ON＂될 때에 상기 첫번째 스윗칭 수단의 출력 신호로서 전원전압을 출력하고, 상기 캐패시터의 전하가 상기 MOS트랜지스터의 pn접합과 상기 부하를 통하여 접지로 방전되는 리세트 신호 발생회로.
6. 제1항에 있어서, 상기 충전과 방전 수단에 상기 캐패시터의 출력 신호에 따라 논리 동작을 수행하여 리세트 신호를 출력하는 논리 회로가 더 포함되는 리세트 신호 발생회로.
7. 제1항에 있어서, 상기 충전과 방전 수단이, 상기 캐패시터의 단자 전압이 상기 논리 회로의 임계값에 도달할때까지 리세트 신호를 연속적으로 출력하는 리세트 신호 발생회로.
8. 제1항에 있어서, 반도체 장치 내에 반도체 장치의 내부 회로가 제공되고, 상기 리세트 신호가 그 내부 회로에 공급되는 리세트 신호 발생회로.

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