JPS6017521A - リセツト回路 - Google Patents
リセツト回路Info
- Publication number
- JPS6017521A JPS6017521A JP58124493A JP12449383A JPS6017521A JP S6017521 A JPS6017521 A JP S6017521A JP 58124493 A JP58124493 A JP 58124493A JP 12449383 A JP12449383 A JP 12449383A JP S6017521 A JPS6017521 A JP S6017521A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- cpu
- reset
- schmitt circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Electronic Switches (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＣＰＵ （Ｃｅｎｔｒａｉ Ｐｒｏｃｅｓｓ
ｏｒ Ｕｎｉｔ ：中央制御装置）のリセット回路に関
するものであシ、特にパックア、ｆのコントロール端子
やクロック発振器のストッゾ・モードの無いＣＰＵにお
いて、電源開閉時の正常動作を確保すべくしたリセット
回路を提供するものである。
ｏｒ Ｕｎｉｔ ：中央制御装置）のリセット回路に関
するものであシ、特にパックア、ｆのコントロール端子
やクロック発振器のストッゾ・モードの無いＣＰＵにお
いて、電源開閉時の正常動作を確保すべくしたリセット
回路を提供するものである。
ＣＰＵ内部のＲＡＭ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ ）の記憶内容を電源停止時にも保持する
バックアップ電池との切替およびクロック発振の開始と
停止の正常なタイミングは次の如くである。動作の開始
は（１）・々ックアッゾ電池ｖＢから動作電源ｖＤＤに
切替える。
Ｍｅｍｏｒｙ ）の記憶内容を電源停止時にも保持する
バックアップ電池との切替およびクロック発振の開始と
停止の正常なタイミングは次の如くである。動作の開始
は（１）・々ックアッゾ電池ｖＢから動作電源ｖＤＤに
切替える。
（２） クロック発振を開始する。
（３）リセット信号が解除になる（電圧が加わる）動作
停止時にはこの逆で、 （１） リセット信号がＬＯＷレベルになりリセット状
態になる。
停止時にはこの逆で、 （１） リセット信号がＬＯＷレベルになりリセット状
態になる。
（２） クロック発振が停止する。
（３） ＶＤＤからバックアップのＶ、に切替わる。
の順序を守らないと、ＣＰＵは誤動作したｐ ＲＡＭの
記憶内容を破壊する恐れがある。そこで最近のＣＰＵに
はバックアップのコントロール端子やクロック発振のス
トッゾモードを備えていて、ＣＰＵ自体で動作のタイミ
ングを整えているものもあるが、依然とＬ７て外部でタ
イミングを設定する必要のあるＣＰＵも少なくないもの
である。
記憶内容を破壊する恐れがある。そこで最近のＣＰＵに
はバックアップのコントロール端子やクロック発振のス
トッゾモードを備えていて、ＣＰＵ自体で動作のタイミ
ングを整えているものもあるが、依然とＬ７て外部でタ
イミングを設定する必要のあるＣＰＵも少なくないもの
である。
本発明はそのような目的に適するＣＰＵのリセット回路
であって、パックアラノミ池にょシ動作電源停止時のメ
モリ・データを保持するＣＰＵ回路において、電源供給
電圧をツェナ・ダイオードと抵抗にて分圧した抵抗端電
圧をシュミット回路のトリガ入力に加え、該シュミット
回路の出力とＣＰＵのクロック発振器のｏｓｃ ｉ端子
間に接続したスイッチング・ダイオードを該シュミット
回路の動作時に逆バイアスすることによシクロツク発振
器を動作させると共に、シュミット回路の出力電圧を抵
抗で分圧してＣＰＵのリセット端子に印加することによ
シ、電源開閉時の正常動作を確保すべくしたＣＰＵのリ
セット回路である。
であって、パックアラノミ池にょシ動作電源停止時のメ
モリ・データを保持するＣＰＵ回路において、電源供給
電圧をツェナ・ダイオードと抵抗にて分圧した抵抗端電
圧をシュミット回路のトリガ入力に加え、該シュミット
回路の出力とＣＰＵのクロック発振器のｏｓｃ ｉ端子
間に接続したスイッチング・ダイオードを該シュミット
回路の動作時に逆バイアスすることによシクロツク発振
器を動作させると共に、シュミット回路の出力電圧を抵
抗で分圧してＣＰＵのリセット端子に印加することによ
シ、電源開閉時の正常動作を確保すべくしたＣＰＵのリ
セット回路である。
第１図について本発明のリセット回路の実施例の詳細と
、その動作を説明する。ＣＰＵ １の電源端子ｖＤには
ロジック・レベルの電源ＶＤＤよシ逆流防止ダイオード
２を通して接続し、バッファラグ電池Ｖ■は別の逆流防
止ダイオードを通して同じくＣＰＵのｖＤに接続しであ
る。通常ＶＤＤは５ｖ程度であり、ＶＢはそれより低く
３ｖ程度であるから、動作時にはダイオード３には逆バ
イアスが掛かっていてＶ、は無関係である。動作停止時
または事故のためにＶＤＤがピロまたはＶｌ以下に低下
すると、ダイオード２は逆バイアス、ダイオード３を通
して■１がＣＰＵのｖＤｐ端子に供給される。その際に
ＣＰＵが活きているとＶ、は餘分な電力を消耗するし、
誤動作の可能性もあるので、ＣＰＵのＲＦＳＥＴは必ず
ＯＮ状態でクロックは停止していなければならない。
、その動作を説明する。ＣＰＵ １の電源端子ｖＤには
ロジック・レベルの電源ＶＤＤよシ逆流防止ダイオード
２を通して接続し、バッファラグ電池Ｖ■は別の逆流防
止ダイオードを通して同じくＣＰＵのｖＤに接続しであ
る。通常ＶＤＤは５ｖ程度であり、ＶＢはそれより低く
３ｖ程度であるから、動作時にはダイオード３には逆バ
イアスが掛かっていてＶ、は無関係である。動作停止時
または事故のためにＶＤＤがピロまたはＶｌ以下に低下
すると、ダイオード２は逆バイアス、ダイオード３を通
して■１がＣＰＵのｖＤｐ端子に供給される。その際に
ＣＰＵが活きているとＶ、は餘分な電力を消耗するし、
誤動作の可能性もあるので、ＣＰＵのＲＦＳＥＴは必ず
ＯＮ状態でクロックは停止していなければならない。
ＶＤＤは通常供給電源ＶＣＣよシ定電圧回路４を経て供
給されるが、大きな電圧変動を生じない限り単なる電圧
降下回路でもさしつかえない。
給されるが、大きな電圧変動を生じない限り単なる電圧
降下回路でもさしつかえない。
供給電源はスイッチ５を通して回路４およびリセット回
路に供給する。リセット回路はｖｃｃをツェナ・ダイオ
ード６と抵抗７で分圧した抵抗７端の電圧をト２ンゾス
タ８１と８２で構成したシュミット回路旦の入力８ａに
加え、その出力８ｂとＣＰＵ １のクロック発振器端子
（０８Ｃ１とＯ２０２の間に発振水晶片９を入れてクロ
ック発振器を形成している） ｏｓｃ ｉとの間にスイ
ッチング・ダイオード１０を入れ、また出力８ｂを抵抗
１１と１２で分圧してＣＰＵのＲＥＳＥＴ端子に接続し
ている。
路に供給する。リセット回路はｖｃｃをツェナ・ダイオ
ード６と抵抗７で分圧した抵抗７端の電圧をト２ンゾス
タ８１と８２で構成したシュミット回路旦の入力８ａに
加え、その出力８ｂとＣＰＵ １のクロック発振器端子
（０８Ｃ１とＯ２０２の間に発振水晶片９を入れてクロ
ック発振器を形成している） ｏｓｃ ｉとの間にスイ
ッチング・ダイオード１０を入れ、また出力８ｂを抵抗
１１と１２で分圧してＣＰＵのＲＥＳＥＴ端子に接続し
ている。
第２図線第１図回路の電源スィッチ５を投入および開放
時の回路各部の電圧変化の前後関係を明確にするために
時間軸を、極度に拡大して画いたものである。上段から
電源電圧ｖｃｃ ｌシュミット回路出力電圧８ｂ、クロ
ック発振、リセット電圧ｇａｓ ａ ＣＰＨの電源電圧
ｖＤの変化状態を示しておシ、電源スィッチの投入時に
は次の順序で動作する。
時の回路各部の電圧変化の前後関係を明確にするために
時間軸を、極度に拡大して画いたものである。上段から
電源電圧ｖｃｃ ｌシュミット回路出力電圧８ｂ、クロ
ック発振、リセット電圧ｇａｓ ａ ＣＰＨの電源電圧
ｖＤの変化状態を示しておシ、電源スィッチの投入時に
は次の順序で動作する。
（１）スイッチ投入以前にはＶＤはほぼ有である。
（２） スイッチを入れてＶＤＤがｖｌを越えるとＣＰ
Ｕの電源はＶＤＤに切り替わる。
Ｕの電源はＶＤＤに切り替わる。
（３） シュミット回路旦のトリガ入力の電源側に入れ
たツェナ・ダイオードのツェナ電圧Ｅ、よシＶＣＣが低
い間は抵抗７には電流が流れず、電圧降下が生じないか
ら８ａはゼロ電位であシ、シュミット回路の出力５ｂ４
１ｔｔぼゼは電位である。ＶＣＯがＥ、を越えるとダイ
オード６は導通して８ａに正の電圧が加わる。そして８
纂はほぼＶｃｃ Ｈｚで一定するから、このレベルをシ
ュミット回路旦のトリガレベルよシ高く取っておけばＶ
ｅＣが多少変動してもトリガ動作に影響することは無い
ものであえると、出力電圧８ｂは反転してｖｃｃレベル
となる。８ｂが低レベルの状態ではクロック発振器の０
８０１端子がダイオード１０を通してははアース電位で
あシ、クロック発振は停止しているが、８ｂがＶＤを越
える電位となるとダイオード１０は逆バイアスされて開
放状態とまり、クロック発振を開始する。この際にノぐ
スコン１３と抵抗８３との充電時定数により８ｂのビル
ドアップ時間が延びるから、電源の切替には十分餘裕が
ある。
たツェナ・ダイオードのツェナ電圧Ｅ、よシＶＣＣが低
い間は抵抗７には電流が流れず、電圧降下が生じないか
ら８ａはゼロ電位であシ、シュミット回路の出力５ｂ４
１ｔｔぼゼは電位である。ＶＣＯがＥ、を越えるとダイ
オード６は導通して８ａに正の電圧が加わる。そして８
纂はほぼＶｃｃ Ｈｚで一定するから、このレベルをシ
ュミット回路旦のトリガレベルよシ高く取っておけばＶ
ｅＣが多少変動してもトリガ動作に影響することは無い
ものであえると、出力電圧８ｂは反転してｖｃｃレベル
となる。８ｂが低レベルの状態ではクロック発振器の０
８０１端子がダイオード１０を通してははアース電位で
あシ、クロック発振は停止しているが、８ｂがＶＤを越
える電位となるとダイオード１０は逆バイアスされて開
放状態とまり、クロック発振を開始する。この際にノぐ
スコン１３と抵抗８３との充電時定数により８ｂのビル
ドアップ時間が延びるから、電源の切替には十分餘裕が
ある。
なお、この時はリセット状態となっておシ、ＣＰＵは充
分リセットがかかり待機している。
分リセットがかかり待機している。
（５）次に８ｂを抵抗１１と１２で分圧し九Ｅ１ｍがス
レッシ−ホーＡ・ドを越えるとＣＰＵはリセットがとか
れて作業を開始する。
レッシ−ホーＡ・ドを越えるとＣＰＵはリセットがとか
れて作業を開始する。
以上を要約するとＣＰＵの電源投入時には、先づｖＤは
パラファツジ電源から動作電源に切り替り、次にりμツ
ク発振がスタートしてから作業開始のリセットが掛かる
から、電源投入時に生じ勝ちな（２） クロック発振が
停止する。
パラファツジ電源から動作電源に切り替り、次にりμツ
ク発振がスタートしてから作業開始のリセットが掛かる
から、電源投入時に生じ勝ちな（２） クロック発振が
停止する。
（３） ＣＰＵ電源ＶＤがパ、クアッグ電源と切替る。
の順序を守るから、ＣＰＵの保持するメモリ内容を損っ
たシ誤って消去する恐れがないものである。
たシ誤って消去する恐れがないものである。
さらに本発明においてはＣＰＵのリセット信号回路にシ
ュミット回路を設置することによシ、トリガ動作を明確
にし、またそのヒステリシス特性を利用して、万一トリ
ガレベル付近での入力電圧のニレがあってもリセット電
圧のチャタリング現象を防止する効果がある。
ュミット回路を設置することによシ、トリガ動作を明確
にし、またそのヒステリシス特性を利用して、万一トリ
ガレベル付近での入力電圧のニレがあってもリセット電
圧のチャタリング現象を防止する効果がある。
第１図は本発明の実施回路例、第２図は電源投入および
開放時における第１図回路各部の動作関係を示し、第３
図は特にシュミット回路入方部の動作詳細図である。 １・・・ＣＰＵ、２，３．１０・・・スイッチ・ダイオ
ード、６・・・ツェナ・ダイオード、７，１１，１２゜
８３・・・抵抗、旦・・・シュミット回路・特許出願人
八重洲無線株式会社 第 １ 図 １１１ 第 ２ 図 第３図
開放時における第１図回路各部の動作関係を示し、第３
図は特にシュミット回路入方部の動作詳細図である。 １・・・ＣＰＵ、２，３．１０・・・スイッチ・ダイオ
ード、６・・・ツェナ・ダイオード、７，１１，１２゜
８３・・・抵抗、旦・・・シュミット回路・特許出願人
八重洲無線株式会社 第 １ 図 １１１ 第 ２ 図 第３図
Claims (1)
- 【特許請求の範囲】 バックアップ電池によシ動作電源停止時のメモリ・デー
タを保持するＣＰＵ回路において、電源供給電圧をツェ
ナ・ダイオードと抵抗にて分圧した抵抗端電圧をシュミ
ット回路のトリカ入力に加え、該シュミット回路の出力
とＣＰＵのクロック発振器の端子間に接続したスイッチ
ング・ダイオードを該シュミット回路の動作時に逆バイ
アスすることによりクロック発振器を動作させると共に
、シュ＜、ｙ）回路の出力電圧を抵抗で分圧してＣＰＵ
のリセット端子に印加することによシ、電源開閉時の！
Ｌｖ−ｔｆｔｔ代に丁１ 正常動作を確保す リセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58124493A JPS6017521A (ja) | 1983-07-08 | 1983-07-08 | リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58124493A JPS6017521A (ja) | 1983-07-08 | 1983-07-08 | リセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6017521A true JPS6017521A (ja) | 1985-01-29 |
| JPH022165B2 JPH022165B2 (ja) | 1990-01-17 |
Family
ID=14886862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58124493A Granted JPS6017521A (ja) | 1983-07-08 | 1983-07-08 | リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6017521A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01132213A (ja) * | 1987-11-18 | 1989-05-24 | Fujitsu Ltd | リセット信号発生回路 |
| JPH0644148A (ja) * | 1993-04-19 | 1994-02-18 | Mitsumi Electric Co Ltd | メモリバックアップ回路 |
| US10128831B1 (en) * | 2017-02-06 | 2018-11-13 | Juniper Networks, Inc. | Apparatus, system, and method for ensuring reliable initialization conditions in response to external reset signals |
-
1983
- 1983-07-08 JP JP58124493A patent/JPS6017521A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01132213A (ja) * | 1987-11-18 | 1989-05-24 | Fujitsu Ltd | リセット信号発生回路 |
| JPH0644148A (ja) * | 1993-04-19 | 1994-02-18 | Mitsumi Electric Co Ltd | メモリバックアップ回路 |
| US10128831B1 (en) * | 2017-02-06 | 2018-11-13 | Juniper Networks, Inc. | Apparatus, system, and method for ensuring reliable initialization conditions in response to external reset signals |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH022165B2 (ja) | 1990-01-17 |
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