JPH01132213A - リセット信号発生回路 - Google Patents

リセット信号発生回路

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JPH01132213A
JPH01132213A JP62291217A JP29121787A JPH01132213A JP H01132213 A JPH01132213 A JP H01132213A JP 62291217 A JP62291217 A JP 62291217A JP 29121787 A JP29121787 A JP 29121787A JP H01132213 A JPH01132213 A JP H01132213A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 電源投入時に内部の論理回路を初期状態に設定するため
のリセット信号を発生する回路に関し。
電源の立上りの速さに依存せず、電源が安定すまで一定
の時間リセット信号を発生出力することを目的とし、 電源投入後所定値以上の電源電圧が印加された状態でリ
セット信号が入力されることによりリセットされ、該リ
セット信号の解除により動作を開始する内部回路に該リ
セット信号を発生量りするリセット信号発生回路におい
て、前記電源投入侵前記電源電圧を分圧する電圧分圧回
路の出力電圧により、該電源電圧が前記所定値付近にな
ったときにオンとされる第１のスイッチ手段と、該第１
のスイッチ手段のオン期間中、該第１のスイッチ手段の
出力信号によりオンとされる第２のスイッチ手段と、該
第２のスイッチ手段のオンにより充電を開始されるコン
デンサと、該コンデンサの充１！開始時点より一定時間
、前記リセット信号を送出し、該一定時間経過後該リセ
ット信号の送出を停止する論理回路とより構成する。
（産業上の利用分野〕 本発明はリセット信号発生回路に係り、特に電源投入時
に内部の論理回路を初期状態に設定するためのリセット
信号を発生する回路に関する。
電源投入後所定値以上の電源電圧が印加された状態でリ
セット信号が入力されることによりリセットされ、この
リセット信号の解除により動作を開始する内部回路は、
電源投入直後、必ず初期状態に設定するためのリセット
信号の入力が必要とされる。このため、上記のリセット
信号を発生するリセット信号発生回路は、電源投入によ
る電源の立上りの速度に関係なく、常に所要のリセット
信号を発生することが重要となる。
〔従来の技術〕
第４図は従来のリセット信号発生回路の一例の回路図を
示す。電源電圧Ｖｓｓと接地間に抵抗８とコンデンサ９
とが直列に接続された構成で、それらの接続点より出力
端子１０へ電源投入直後リセット信号を出力する。
上記の従来回路において、電源投入により電源電圧＋Ｖ
ｓが所定値へ向かって立上がる（これを本川＋ＭＬ１！
では「電源立上り」という）が、その立上り速度が速い
場合は、第５図（Ａ）に示す如く、電源電圧＋■Ｓが所
定値に達してからコンデンサ９の端子電圧（すなわち出
力電圧）が破線Ｉで示す如くコンデン＋１９の充電時定
数に従って上貸する。
ここで、出力端子１０に後続する内部回路（図示せず）
は、出力端子１０よりの電圧が所定の閾値以下のときは
ローレベル（以下“し”と記す）、閾値以上のときはハ
イレベル（以下“Ｈ″と記す）と判断するから、内部回
路側からみると出力端子１０より第５図（Ａ）に実線■
で示す如き２値信号が供給されることになる。
この出力端子１０への出力電圧（内部回路の入力電圧）
は、電源電圧＋Ｖｓが所定値に達している状態で、“Ｌ
″のときリセット信号として出力され、１１　Ｈ”のと
きはリセット信号送出停止を意味する。
従って、従来回路ではｆｆｉ源の立上りが速い場合は第
５図（Ａ）にＴで示す期間、リセット信号が正常に出力
される。
〔発明が解決しようとする問題点〕
しかし、上記の従来回路において、第５図（Ｂ）に示す
如く、′Ｒ源の立上りが遅く、電源投入時点より電源電
圧＋ＶＳが所定値に達するまでの時間が長くかかるよう
な場合は、内部回路に所定値の電ｌｉｔ電圧が印加され
るまでにコンデンサ９の充電も進み、電源電圧＋ＶＳが
上記所定値に達した時点においては、既にコンデンサ９
の端子電圧（出力電圧）が第５図（Ｂ）に示す如く内部
回路の閾値を若干超えた値となってしまっているか、又
は閾値よりも僅かに低い値になってしまっているため、
前面の場合は“Ｌ″のリセット信号が発生されないこと
となり、後者の場合は“Ｌ″のリセット信号の発生期間
が極めて短いという問題点があった。
本発明は上記の点に鑑みてなされたもので、電源の立上
りの速さに依存せず、電源が安定するまで一定時間リセ
ット信号を発生出力することができるリセット信号発生
回路を提供することを目的とする。
〔問題点を解決するための手段〕
第１図は本発明の原即構成図を示す。図中、１は電源電
圧＋ＶＳを分圧する電圧分圧回路、２は第１のスイッチ
手段、３は第１のスイッヂ手段２のオン期間中、第１の
スイッチ手段２の出力信号によりオンとされる第２のス
イッチ手段、４は第２のスイッチ手段３のオンにより充
電を開始するコンデンサ、５は出力端子６ヘリセツト信
号を出力する論理回路である。
〔作用〕
電源投入後、電圧分圧回路１の出力電圧により、電′Ｆ
Ａ電圧十ＶＳが所定値付近になったときに第１のスイッ
チ手段２がオンとされる。すると、第２のスイッチ手段
３がオンとなり、コンデンサ４の充電を開始させる。
コンデンサ４の端子電圧が上記の充電により上昇してい
き、論理回路５の閾値を越えるまでの一定時間、論理回
路５は出力端子６へＬ”のリセット信号を出力し、該一
定時ｍｔｎ過後リセット信号の送出を停止する。
従って、本発明では電源電圧＋Ｖｓが所定値になってか
らリセット信号が送出され始め、常に一定時間継続して
出力される。
〔実施例〕
第２図は本発明の一実施例の回路図、第３図は第２図の
動作説明用信号波形図を示す。第２図中、第１図と同一
構成部分には同一符号を付しである。
第２図において、Ｚｌ及びＩ２はインピーダンス素子で
、電圧分圧回路１を構成している。またＴＲ１はスイッ
チング用ＰチャンネルＭＯ８型電界効果トランジスタ（
ＦＥＴ）　、Ｉ３は負荷となるインピーダンス素子で、
これらはｆｆ１ｌのスイッチ手段２を構成している。
また、ＩＴ　、［２，１３及びＩ４はインバータ、Ｃ１
，Ｃ２及びＣ３はコンデンサ°、ＴＲ２はスイッヂング
用ＮチャンネルＭＯ８型ＦＥＴで、Ｃ３は前記コンデン
サ４に相当し、インバータＩ３及びＩ４の縦続接続回路
は論理回路５を構成している。
上記の実施例回路において、電源投入後電源の立上りが
速い場合と遅い場合との動作について説明する。
■電源の立上りが速い場合（第３図（Ａ）参照）電源電
圧＋■Ｓが第３図（Ａ）に示す如く速く所定値にまで達
する場合は、これに応動してインピーダンス素子Ｚ１及
びＩ２の接続点の分圧電圧ａｂ上界する。ここで、電源
投入直後の電源電圧＋Ｖｓが所定値に達していない時点
では、上記の分圧電圧ａは第３図（Ａ）に示す如く“し
”であるので、ＴＲ１がオフであり、ＴＲ１のドレイン
とインピーダンス素子Ｚ３の接続点の電圧すも“Ｌ”と
なる。これにより、インバータ１１の出力端における電
圧Ｃは“Ｈ”、インバータ■２の出力電圧は“Ｌ”、Ｔ
Ｒ２はオフ、コンデンサＣ３の端子電圧が供給されるイ
ンバータ１３の入力電圧ｅは“Ｌ”となるので、インバ
ータＩ４より出力端子６へ出力される信号ｆは゛［′と
なる。
ただし、この信号ｆは“Ｌ　＋ｔであるが、まだ電源電
圧＋Ｖｓが極めて低レベルの状態にあるので、リセット
信号ではない。
次に電源電圧＋ＶＳが第３図（Ａ）に示す如く電源投入
後短時間経過後の時刻ｔ１で所定値に達すると、分圧電
圧ａがＴＲ１の閾値を超えこれをオンとする。これによ
り、ＴＲ１及びインピーダンス素子Ｚ３にＮ流が流れ、
電圧すは“Ｈ”となる。なお、分圧電圧ａの値はインピ
ーダンス素子Ｚ＋　、Ｉ２の値の比により調整される。
　　□これにより、インバータ１１の出力電圧によりコ
ンデンサＣ１を充電させて電圧Ｃを“Ｌ　９１にし、イ
ンバータＩ２の出力電圧ｄを“Ｈ”とする。電圧ｄが“
Ｈ”となると、コンデンサＣ２が充電され始めると共に
、ＦＥＴＴＲ２がオンとなるので、オン状態にあるＦＥ
ＴＴＲ２のドレイン・ソース間を通して電圧すの“Ｈｌ
ｊがコンデンサＣ３に印加され、これを充電し始める。
コンデンサＣ３の端子電圧はこの充電の開始により所定
の充電時定数に従って徐々に上昇していくが、インバー
タ１３はその閾値以下の入力電圧は“１１　ＩＴ、閾値
以上の入力電圧は“１１”と判断するので、インバータ
Ｉ３の入力電圧ｅは第３図（Ａ＞に示す如く、コンデン
サＣ３の端子電Ｄ−が時刻ｔ２でインバータ■３の閾値
に達するまでｌ、ｔ“Ｌ”であり、それ以降“ＨＰＩと
なる。
インバータＩ４は上記のインバータＩ３の出力電圧を更
に反転して出力するから、インバータ１４の出力信号ｆ
は第３図（Ａ）に示す如く、時刻ｔ２で立上り“ＨＩＳ
となる。
上記の時刻ｔ１からｔ２までの期間ＴＲは一定時間であ
り、また、この時間ＴＲでは電源電圧＋ＶＳが所定値に
達した状態で信号ｆがＬ”であるから、この時間Ｔ　Ｒ
ｓリセット信号が送出されることになる。なお、リセッ
ト区間ＴＲはＴＲ１，ＴＲ２のサイズとコンデンサＣ３
の容量値により定まる。
■電源の立上りが遅い場合（第３図（Ｂ）参照）電ａ電
圧十ＶＳが第３図（Ｂ）に示す如く電源投入時点より所
定値付近に達するまでに時間がかかる場合は、これに応
じて分圧電圧すも所定値付近に達するまでに時間がかか
る。分圧電圧すが電源電圧＋ＶＳよりもＴＲ１の閾値電
圧分子がった値になると、その時刻ｔ３でＦ　Ｅ　Ｔ、
Ｔ　Ｒ１がオンとなるため、電圧すが“Ｈ”へ立上がる
。
電圧すが“Ｈ”になると、前記の電源立上りが速い場合
と同様に、電圧Ｃが“し”、電圧ｄが“Ｈ”となり、Ｆ
ＥＴＴＲ２がオンとなり、一定時間ＴＲの間コンデンサ
Ｃ３が充電され、出力端子６へはＬ″のリセット信号ｆ
が出力される。
このように、本実施例によれば、分圧電圧すが所定値に
達してから一定時間コンデンサＣ３を充電するようにし
たので、電源の立上りの速さに無関係に常に一定時間リ
セット信号を送出することができる。
なお、電源をオフにすると、コンデンサＣ３に充電され
ている電荷がＦＥＴＴＲ２の半導体基板を通して放電さ
れる。
〔発明の効果〕
上述の如く、本発明によれば、電源電圧が所定値付近に
達してからリセット信号が送出され始めるようにしたの
で、電源の立上りの速さに無関係にリセット信号を発生
することができ、また充電中のコンデンサの端子電圧が
論理回路の閾値を越えるまではリセット信号を送出する
ようにしだので、電源の立上りの速さに無関係に常に一
定時間幅のリセット信号を発生することができ、以上よ
り特に電源の立上りが遅い場合でも確実にリセット信号
を発生することができる等の特長を有するものである。
【図面の簡単な説明】
第１図は本発明の原理構成図、 第２図は本発明の一実施例の回路図、 第３図は第２図の動作説明用信号波形図、第４図は従来
の一例の回路図、 第５図は第４図の動作説明用信号波形図である。 図において、 １は電圧分圧回路、 ２は第１のスイッチ手段、 ３は第２のスイッチ手段、 ４、Ｃ３はコンデンサ、 ５は論理回路 を示す。 第２図の動作説明用信号波形図 第３図 従来の一例の回路図 第４図 （Ａン　　　　　　　　　　　　　　　　　　　　　　
　　　　　（Ｂ）電源立上り遠い場合　　　　　　　　
　電源立上り遅い場合第４図の動作説明用信号波形図 第５図

Claims (1)

  1. 【特許請求の範囲】 電源投入後所定値以上の電源電圧が印加された状態でリ
    セット信号が入力されることによりリセットされ、該リ
    セット信号の解除により動作を開始する内部回路に該リ
    セット信号を発生出力するリセット信号発生回路におい
    て、 前記電源投入後前記電源電圧を分圧する電圧分圧回路（
    １）の出力電圧により、該電源電圧が前記所定値付近に
    なったときにオンとされる第１のスイッチ手段（２）と
    、 該第１のスイッチ手段（２）のオン期間中、該第１のス
    イッチ手段（２）の出力信号によりオンとされる第２の
    スイッチ手段（３）と、 該第２のスイッチ手段（３）のオンにより充電を開始さ
    れるコンデンサ（４）と、 該コンデンサ（４）の充電開始時点より一定時間、前記
    リセット信号を送出し、該一定時間経過後該リセット信
    号の送出を停止する論理回路（５）と、 よりなることを特徴とするリセット信号発生回路。
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US5734280A (en) * 1996-01-08 1998-03-31 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device having power on reset circuit
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