JPH06214679A - 起動時リセット回路 - Google Patents

起動時リセット回路

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JPH06214679A
JPH06214679A JP5287238A JP28723893A JPH06214679A JP H06214679 A JPH06214679 A JP H06214679A JP 5287238 A JP5287238 A JP 5287238A JP 28723893 A JP28723893 A JP 28723893A JP H06214679 A JPH06214679 A JP H06214679A
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power supply
coupled
gate
supply potential
transistor
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JP5287238A
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Inventor
Ahmad H Atriss
アーマッド・エイチ・アトリス
Benjamin C Peterson
ベンジャミン・シー・ピーターソン
Lanny L Parker
ラニー・エル・パーカー
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Motorola Solutions Inc
Original Assignee
Motorola Inc
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
    • H—ELECTRICITY
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    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger

Abstract

(57)【要約】 【目的】 電源電位が所定のしきい値に達した時に準備
完了信号を発生する、起動時リセット回路を提供する。 【構成】 起動時リセット回路は、ヒステリシスを有す
る第１反転器を用いており、これは第１電源電位に応答
して、この第１電源電位が第１所定しきい値より大きい
時第１リセット信号を発生するように動作する。ヒステ
リシスを有する第２反転器も、前記第１電源電位に応答
して、この第１電源電位が第２所定しきい値より大きい
時第２リセット信号を発生するように動作する。第１リ
セット信号は、前記第１電源電位が前記第１所定しきい
値に達するまで、前記第２反転器を不能化する。遅延回
路が前記第２リセット信号を遅延させて、準備完了状態
を指示する前に前記第１電源電位が完全に動作状態にあ
ることを補償するようにしてある。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的に起動時リセッ
ト回路に関し、特に、電源電位を監視して、電源電位が
所定のしきい値に達した時に準備完了信号を発生する、
起動時リセット回路に関するものである。
【０００２】
【従来の技術】起動時リセット回路は、電子回路の設計
において一般的に用いられており、システムの起動に続
いて、電源電位が集積回路の動作レベルに達した時を示
すために用いられるものである。典型的な設計手法で
は、システム・リセットの後に所定数のクロック・サイ
クルを計数し、電源電位が動作レベルに達するのに十分
な時間遅延を与えるようにしている。時間遅延による手
法は、電源電位のスルー・レート(slew rate)を推定で
きるだけであり、したがって、電源電位が定常状態に達
するまでに余りに多くの時間を割り当てるような場合、
非効率的となる。また、望ましくないのは、時間遅延を
用いると、電源電位が適当な動作レベルに達する前に、
ＩＣに動作を開始させてしまう可能性があること、即ち
十分な時間を与えないことである。
【０００３】他の手法では、電源導体を、ＩＣ外部の並
列抵抗器−コンデンサ（ＲＣ）結合体に結合するように
したものがある。電源導体が、例えば３．０ボルトにＲ
Ｃ時定数を充電する時、ＩＣ内部の反転器が状態を変化
させて、電源電位が使用可能なレベルになったことを示
すのである。ＲＣ時定数による手法の問題点は、ＩＣピ
ンを抵抗器およびコンデンサに接続する必要があること
である。更に、反転器は、典型的に、電源電位が最適レ
ベルに達する前にその状態を変化させるので、システム
の初期挙動が不安定となる。
【０００４】
【発明が解決しようとする課題】したがって、電源導体
を直接監視し、電源電位が実際に最適動作レベルに達し
た時に準備完了信号を発行するようにした、ＩＣ内部の
起動時リセット回路が必要とされている。
【０００５】
【課題を解決するための手段】端的に言えば、本発明
は、第１電源導体からの第１電源電位に応答して、前記
第１電源電位が第１所定しきい値未満の時に、第１論理
状態を有する第１リセット信号を発生する、第１回路を
備えている回路から成るものである。前記第１リセット
信号は、前記第１電源電位が第２所定しきい値より大き
い時、第２論理状態を有する。また、第２回路が前記第
１電源電位に応答して、前記第１電源電位が第３所定し
きい値未満の時第１論理状態を有する、第２リセット信
号を発生する。前記第２リセット信号は、前記第１電源
電位が第４所定しきい値より大きい時、第２論理状態を
有する。前記第２回路は、前記第１リセット信号を受け
取り、前記第１電源電位が前記第２所定しきい値に達す
るまで、前記第２手段を不能化する。
【０００６】
【実施例】図１に示す起動時リセット回路１０は、従来
のＣＭＯＳ集積回路プロセスを用いて集積回路（ＩＣ）
として製造するのに適したものである。起動時リセット
回路１０は、正電源導体１２を監視し、正電源電圧ＶDD
が適正な動作レベル、例えば４．５ボルトになる時を検
出する。この正電源電位は、典型的に、１本のＩＣピン
を通じて、外部電源（図示せず）から受け取られ、ＩＣ
の通常の動作中に動作電圧を供給するものである。シス
テムを最初に起動する時、電源導体１２は、急速に上昇
するのにも拘らず、実質的に０．０ボルトである。全体
的動作では、ＣＨＩＰ＿ＲＥＡＤＹ信号は、正電源導体
１２が４．５ボルトを越えるまで、論理０のままであ
り、４．５ボルトを越えた時、ＣＨＩＰ＿ＲＥＡＤＹ信
号は論理１に状態を変化させて、正電源電位が使用可能
状態となったことを示す。
【０００７】正電源導体１２は、トランジスタ１４のゲ
ートおよびドレインに結合されており、一方トランジス
タ１４のソースは、トランジスタ１６，１８，２０，２
２のゲートにノード１５において結合される。トランジ
スタ１６，１８，２０，２２，２４，２６の組み合せ
は、ヒステリシスを有する反転器、即ち第１シュミット
トリガ回路として機能する。コンデンサ３０が、ノード
１５と接地電位で動作する電源導体３２との間に、結合
されている。コンデンサ３０は、トランジスタ１６〜２
２のゲートにおける電圧の上昇率を低く抑えるためのも
のである。トランジスタ１６のソースは、電源導体１２
に結合されている。したがって、第１シュミットトリガ
の低いほうのヒステリシスしきい値（１．４ボルト）よ
り低い低入力電圧から、トランジスタ１６，１８がオン
となる時、ノード３４のＲＥＳＥＴ１信号はＶDDと共に
上昇する。ノード３４のＲＥＳＥＴ１信号が論理１レベ
ルに近付くと、トランジスタ２６はオンとなって、トラ
ンジスタ２０のソースにおける電位を上昇させると共
に、第１シュミットトリガの高いほうのヒステリシスし
きい値を、例えば３．２ボルトに設定する。トランジス
タ２０，２２は、この時非通電状態である。
【０００８】論理１のＲＥＳＥＴ１信号は、トランジス
タ４０をオンにすると共に、ノード４２を電源導体３２
からの論理０に引き下げる。トランジスタ４６，４８，
５０，５２，５４，５６は、ヒステリシスを有する反転
器、即ち第２シュミットトリガ回路として動作するの
で、低い方のしきい値（１．４ボルト）未満のノード４
２における低レベル信号が、トランジスタ４６および４
８をオンにし、かつ反転器６０の入力にあるノード５８
を論理１に引き上げると共に、反転器６０の出力にある
ＲＥＳＥＴ２信号を論理０に引き下げる。このとき、ト
ランジスタ５０，５２は非通電状態にある。反転器６０
の出力における論理０を、論理１のＲＥＳＥＴ１信号と
組み合せることによって、ＮＯＲゲート６６の出力に論
理０を生成すると共に、トランジスタ６８をオフに保持
して、ＲＥＳＥＴ１がアクティブの間ノード４２を電源
導体１２から分離させる。
【０００９】論理１のＲＥＳＥＴ１は、トランジスタ７
０，７２，７４，７６，７８から成る遅延回路、および
反転器８０，８２，８４，８６，８８，９０の初期化も
行う。トランジスタ９２，９４，９６，９８，１００の
ゲートにおける論理１は、電源導体３２からの論理０を
反転器８０，８４，８８の入力に生成すると共に、電源
導体１２からの論理１を反転器８２および８６の入力に
生成する。ＣＨＩＰ＿ＲＥＡＤＹ信号は、論理０のまま
である。論理１のＲＥＳＥＴ１信号は、１６分周回路１
０４のリセットも行う。
【００１０】一旦導体１２に印加された上昇しつつある
電源電位が、例えば４．５ボルトに達すると、ノード１
５は第１シュミットトリガ回路１６〜２６の高い方のヒ
ステリシスしきい値（３．２ボルト）に達する。トラン
ジスタ２０，２２が通電状態となり、ＲＥＳＥＴ１信号
を論理０に引き下げ、トランジスタ４０をオフにすると
共にノード４２を開放する。トランジスタ９２〜１００
はもはや通電状態にはない。ノード３４における論理０
によって、トランジスタ２４がオンとなり、トランジス
タ１８のドレインにおける、シュミットトリガ１６〜２
６の低い方のヒステリシスしきい値を、１．４ボルトに
セットする。論理０のＲＥＳＥＴ１信号および論理０の
ＲＥＳＥＴ２信号が、ＮＯＲゲート６６の出力を論理１
に遷移させ(drive)、トランジスタ６８をオンにする。
正電源電位ＶDDは、トランジスタ１０８，１１０を通じ
て、ノード４２に充電を開始する。しかしながら、ノー
ド４２における電位は、未だ第２シュミットトリガ４６
〜５６の高い方のヒステリシスしきい値未満であるが、
トランジスタ４６および４８は、通電状態にあり、ノー
ド５８は論理１を保持している。
【００１１】２．０ＭＨｚのクロック信号が、Ｎ分周回
路１０４によって、Ｎ＝１６として１２５ＫＨｚに分周
され、その後、反対位相クロック発生回路１１２が、反
対位相のクロック信号Ｘ＿ＣＬＫおよびＹ＿ＣＬＫを生
成する。リセット機構を有するＮ分周回路は、当技術で
は公知である。反対位相クロック発生器１１２の一実施
例を、図２に示す。ここで、Ｎ分周回路１０４の出力信
号は、ＡＮＤゲート１１４の第１入力、および反転器１
１６を介してＡＮＤゲート１１８の第１入力に印加され
る。ＡＮＤゲート１１８の出力は、Ｙ＿ＣＬＫクロック
信号を供給し、これも反転器１２０を通じてＡＮＤゲー
ト１１４の第２入力に印加される。同様に、ＡＮＤゲー
ト１１４の出力は、Ｘ＿ＣＬＫクロック信号を供給し、
反転器１２２を通じてＡＮＤゲート１１８の第２入力に
印加される。
【００１２】Ｎ分周回路１０４からの出力信号が論理０
の時、ＡＮＤゲート１１４の出力におけるＸ＿ＣＬＫク
ロック信号は、論理０になる。ＡＮＤゲート１１８は、
反転器１１６，１２２の出力から論理１を受け取り、論
理１のＹ＿ＣＬＫクロック信号を供給する。Ｎ分周回路
１０４からの出力信号が論理１になると、Ｙ＿ＣＬＫク
ロック信号は論理０になる。ＡＮＤゲート１１４は、Ｎ
分周回路１０４から論理１および反転器１２０の出力を
受け取り、論理１のＸ＿ＣＬＫクロック信号を供給す
る。このように、Ｘ＿ＣＬＫおよびＹ＿ＣＬＫクロック
信号は、Ｎ分周回路１０４からの出力信号の周波数で動
作する、反対位相のものとなっている。
【００１３】図１に戻って、ＲＥＳＥＴ１信号は、反転
器１２４によって補数をとられ、論理１として、ＡＮＤ
ゲート１２６および１２８の第１入力に印加される。Ａ
ＮＤゲート１２６および１２８の第２入力は、それぞれ
Ｘ＿ＣＬＫおよびＹ＿ＣＬＫ信号を受け取る。Ｘ＿ＣＬ
Ｋ信号が論理１の時間中、トランジスタ７０，７４，７
８は通電状態となり、前の反転器の出力における論理状
態を通過させる。Ｙ＿ＣＬＫ信号が論理１の時間中、ト
ランジスタ７２および７６が通電状態となって、前の反
転器の出力における論理状態を通過させる。このように
して、システムの起動に続いて、反転器６０の出力に設
定された論理０状態が、Ｘ＿ＣＬＫおよびＹ＿ＣＬＫ信
号の３クロック期間後に、トランジスタ７０〜７８およ
び反転器８０〜９０を通過する。ＣＨＩＰ＿ＲＥＡＤＹ
信号は論理０のままである。
【００１４】第１および第２シュミットトリガの上下の
ヒステリシスしきい値も、同様にセットすることもでき
るが、他の選択肢として、第２シュミットトリガの上の
方のヒステリシスしきい値を低めに、例えば２．４ボル
トにしてもよい。しかしながら、導体１２とノード１５
を分離するゲート―ドレイン結合されたトランジスタ１
４が１つしかないので、第１シュミットトリガ１６〜２
６は、より低い電源電位ＶDDで低出力状態に変化するこ
とになる。第２シュミットトリガ４６〜５６は、導体１
２とノード４２との間に２つのゲート・ドレイン結合さ
れたトランジスタ１０８〜１１０があるので、より高い
電源電位ＶDDを必要とする。したがって、第１シュミッ
トトリガ１６〜２６は、ＶDDが４．５ボルトで、論理０
出力状態に変化する一方、第２シュミットトリガは、ト
ランジスタ１０８〜１１０間の電圧降下を克服し、かつ
低出力状態に切り替わるのに、例えば４．６ボルト程度
のやや大きいＶDDを必要とする。
【００１５】一旦電源導体１２における電圧が４．５ボ
ルトを越え、ノード４２が第２シュミットトリガ４６〜
５６の高い方のヒステリシスしきい値、例えば２．４ボ
ルトに達すると、トランジスタ５０，５２は通電状態と
なり、ノード５８を論理０に引き下げる。反転器６０の
出力は論理１に切り替わり、ＮＯＲゲート６６の出力に
論理０を生成して、トランジスタ６８をオフにする。ト
ランジスタ１２９は、ノード４２をＶDD近くにまで引き
上げる。加えて、トランジスタ１３０が通電し、反転器
１３２の出力に論理１を生成し、ノード４２を反転器６
０からの論理１に保持する。ノード５８における論理０
も、トランジスタ５４をオンにして、第２シュミットト
リガ４６〜５６の低い方のヒステリシスしきい値（１．
４ボルト）を、トランジスタ４６のドレインにセットす
る。反転器６０の出力における論理１は、Ｘ＿ＣＬＫお
よびＹ＿ＣＬＫの３クロック期間の間、トランジスタ７
０−７８を通じて伝わり(clock)、ＣＨＩＰ＿ＲＥＡＤ
Ｙ信号を論理１に切り替えて、電源導体１２が動作状態
にあることを指示する。ノード４２を論理１にラッチし
てあるので、反転器６０の出力は、連続するＣＨＩＰ＿
ＲＥＡＤＹ信号の間、論理１のままとなる。
【００１６】トランジスタ７０〜８０による遅延によっ
て、電源導体１２が４．５ボルトから実質的に５．０ボ
ルトに上昇するための特別な時間が与えられる。この遅
延は、７０〜７８のようなトランジスタおよび８０〜９
０のような反転器を付加または除去することによって、
特定の用途で必要に応じて、増減することができる。
【００１７】本発明の具体的な実施例を示しかつ記載し
てきたが、当業者には、更に別の変更や改善が想起され
るであろう。したがって、本発明はここに示した特定の
形状に限定されるのではなく、添付した特許請求の範囲
が、本発明の精神および範囲から逸脱しない全ての変更
を含むことを、意図するものであることは、理解されよ
う。
【図面の簡単な説明】
【図１】起動時リセット回路を示す、概略ブロック図。
【図２】図１の反対位相クロック発生器を示す、概略
図。
【符号の説明】
１０ 起動時リセット回路 １２，３２ 第１電源導体 １６，１８，２０，２２，２４，２６ 第１シュミット
トリガ回路 ３０ コンデンサ ４６，４８，５０，５２，５４，５６ 第２シュミット
トリガ回路 ６０，８０，８２，８４，８６，８８ 反転器 １０４ １６分周回路 １１２ 反対位相クロック発生回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラニー・エル・パーカー アメリカ合衆国アリゾナ州メサ、ウエス ト・ロス・ラゴス1264

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】第１電源導体（１２）からの第１電源電位
    に応答して、前記第１電源電位が第１所定しきい値未満
    である時に第１論理状態を有し、前記第１電源電位が第
    ２所定しきい値より大きい時第２論理状態を有する第１
    リセット信号を発生する、第１手段（１４〜２６）；お
    よび前記第１電源電位に応答して、前記第１電源電位が
    第３所定しきい値未満の時第１論理状態を有し、前記第
    １電源電位が第４所定しきい値より大きい時第２論理状
    態を有する、第２リセット信号を発生する、第２手段
    （４０〜６０，６８，１０８，１１０）であって、前記
    第１リセット信号を受け取って、前記第１電源電位が前
    記第２所定しきい値に達するまで、前記第２手段を不能
    化する、前記第２手段；から成ることを特徴とする回
    路。
  2. 【請求項２】請求項１記載の回路であって、更に：入力
    クロック信号に応答して、反対位相を有する第１および
    第２クロック信号を発生するように動作する、第３手段
    （１０４，１１２，１２４，１２６，１２８）；および
    前記第２リセット信号を受け取るように結合された入力
    と、前記第１および第２クロック信号を受け取るそれぞ
    れ第１および第２制御入力を有する、遅延回路（７０〜
    １００）であって、前記第１および第２クロック信号の
    所定数のサイクルに続いて、遅延された第２リセット信
    号を出力に供給する、前記遅延回路；を含むことを特徴
    とする回路。
  3. 【請求項３】第１電源導体からの第１電源電位に応答
    し、かつ前記第１電源電位があるしきい値に達した後に
    リセット信号を供給する出力を有する、起動時リセット
    回路であって：前記第１電源電位に応答して、前記第１
    電源電位が第１所定しきい値未満である時に第１論理状
    態を有し、前記第１電源電位が第２所定しきい値より大
    きい時第２論理状態を有する第１リセット信号を発生す
    る、第１手段（１４〜２６）；ゲート、ドレイン、およ
    びソースを有し、前記ドレインおよびゲートは前記第１
    電源電位を受け取る、第１トランジスタ（１０８）；ゲ
    ート、ドレイン、およびソースを有し、前記ドレインお
    よびゲートは共に前記第１トランジスタの前記ソースに
    結合されている、第２トランジスタ（１１０）；ゲー
    ト、ドレイン、およびソースを有し、前記ドレインは前
    記第２トランジスタの前記ソースに結合されている、第
    ３トランジスタ（６８）；前記第３トランジスタの前記
    ソースに第１ノードにおいて結合されている入力と、第
    ２ノードに結合されている出力とを有し、ヒステリシス
    のある第１反転回路（４６−５６）；前記第２ノードに
    結合されている入力と、出力とを有する第２反転器（６
    ０）；および第１および第２入力、ならびに出力を有
    し、前記第１入力は前記第１リセット信号を受け取り、
    前記第２入力は前記第２リセット信号を受け取り、前記
    出力は前記第３トランジスタの前記ゲートに結合されて
    いる、ＮＯＲゲート（１６）；から成ることを特徴とす
    る起動時リセット回路。
  4. 【請求項４】請求項３記載の起動時リセット回路であっ
    て、更に：入力クロック信号に応答して、反対位相を有
    する第１および第２クロック信号を発生するように動作
    する、第３手段（１０４，１１２，１２４，１２６，１
    ２８）；および前記第２リセット信号を受け取るように
    結合された入力と、前記第１および第２クロック信号を
    受け取るそれぞれ第１および第２制御入力を有する、遅
    延回路（７０〜１００）であって、前記第１および第２
    クロック信号の所定数のサイクルに続いて、遅延された
    第２リセット信号を出力に供給する、前記遅延回路；を
    含むことを特徴とする回路。
  5. 【請求項５】請求項４記載の起動時リセット回路であっ
    て、更に：ゲート、ドレイン、およびソースを有し、前
    記ドレインは前記第１ノードに結合されており、前記ゲ
    ートは前記第１リセット信号を受け取り、前記ソースは
    第２電源導体に結合されている、第４トランジスタ（４
    ０）；ゲート、ドレイン、およびソースを有し、前記ソ
    ースは前記第１電源導体に結合されており、前記ゲート
    は前記第２ノードに結合されており、前記ドレインは前
    記第１ノードに結合されている、第５トランジスタ（１
    ２９）；前記ＮＯＲゲートの出力に結合された入力と、
    出力とを有する、第３反転器（１３２）；およびゲー
    ト、ドレイン、およびソースとを有し、前記ソースは前
    記第１ノードに結合されており、前記ゲートは前記第３
    反転器の前記出力に結合されており、前記ドレインは前
    記第２反転器の前記出力に結合されている、第６トラン
    ジスタ（１３０）；を含むことを特徴とする起動時リセ
    ット回路。
JP5287238A 1992-10-26 1993-10-25 起動時リセット回路 Ceased JPH06214679A (ja)

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