JPH10511492A

JPH10511492A - パワーダウンリセット回路

Info

Publication number: JPH10511492A
Application number: JP10503164A
Authority: JP
Inventors: ホフヒン，ポール，エイチ．
Original assignee: Microchip Technology Inc
Current assignee: Microchip Technology Inc
Priority date: 1996-06-19
Filing date: 1997-06-18
Publication date: 1998-11-04
Also published as: US5778238A; TW372288B; EP0852847A4; KR100306323B1; EP0852847A1; KR19990043981A; WO1997049185A1

Abstract

(57)【要約】マイクロコントローラは、所定範囲内の電源電圧の印加に応答して動作する。パワーダウンリセット(POR)回路(69)は、所定の時間に亘って給電が停止した後で前記範囲内の電源電圧の供給が開始されたことを受けて出力パルスを発生させる。前記所定時間を越える長時間に亘って電源電圧が下限値以下に低下したことを受けて、マイクロコントローラの動作を中断させるためのリセットパルスが発生される。マイクロコントローラへの給電電圧が下限値以上に回復したことを受けてマイクロコントローラの動作を再開するためのもう一つのリセットパルスが開始される。電源電圧が長時間にわたって下限値以下に低下すると、(POR)回路(69)内の全てのタイミングコンデンサが放電され、電源が除去された時にPOR回路(69)が完全に放電されたパワーオフ状態に初期化されて電源電圧が下限値以上に回復した時点でリセットパルスを発生させる準備が整う。電源電圧が所定時間よりも短い時間に亘って下限値以下に低下するのを受けて時間遅延が課される。

Description

【発明の詳細な説明】パワーダウンリセット回路関連する参考特許本出願は、1996年12月24日に発行されて本出願人に譲渡された合衆国特許第5, 587,866号（タイトル：パワーオンリセット回路、以下第'866号特許）に関連するものである。発明の背景本発明は、一般的にマイクロコントローラーデバイスに関するもので、より特定するならば、電子デバイス、例えばマイクロコントローラの電源電圧が遮断されたり大きく変動した場合に、この遮断または変動が所定の時間を超えたのを受けてデバイスをリセットするための回路に関するものである。全ての電子回路は、適切な動作のために所定の動作電圧範囲を有する電源を必要とする。マイクロコントローラ回路は、例えば、公称5Vの電源と4.5V〜5.5Vの電圧動作範囲を必要とする。電源電圧が4.5V未満に低下するとデバイスは適正に動作することができなくなり、電源電圧が5.5Vを超えるとデバイスは不可逆的なダメージを受ける。複合的な電子回路、例えばマイクロプロセッサおよびマイクロコントローラなどでは、電源電圧が所定の閾値レベルを超えるまで回路をリセット状態に保つために、通常リセット信号が使用される。一般に、電源電圧がこの閾値を下回ると、回路はリセット状態に戻る。電源電圧が適当でない時（つまり閾値レベル以下の時）に回路をリセットすることができないと、深刻な問題が生じる可能性がある。例えば、アンチロックブレーキシステムに使用する場合、電源電圧が低いことによってマイクロコントローラが適切に動作せず、ブレーキシステムが機能しない可能性ある。従って、電源電圧が所定の閾値を超えた場合（且つ動作電圧範囲の上限を超えていない場合）にのみリセット状態を解除して電子回路が動作できるようにすることが非常に重要である。リセット状態が解除された場合、電子回路は、その後電源電圧が閾値レベルを下回った時点でリセット状態に戻されなければならない。回路への電源が供給され始めた（つまりパワーオン）時に電子回路をリセット状態に保持するための進んだスキームは、電源が固定された直流トリップポイント（引きはずし点）閾値を超えた時にパワーオンリセット信号を発生させるための、独立ではあるが関連した回路を使用するというものである。そのような回路は通常、一方の入力がバンドギャップ電圧を受けるように接続されて且つもう一方の入力が抵抗分圧回路を介して電源電圧の一定の割合を受けるように接続された比較器を含み、電源電圧の一定の割合がバンドギャップ電圧を越えた場合には比較器がトリップして、電子回路がリセット状態から解除されるようになっている。しかしながら、そのようなことを実現するには大掛かりな回路が必要であって、その複雑さに加えて追加のコストがかかり、さらに一般的には直流トリップポイント閾値を人為的に高い電圧に設定しなければならない。加えて、回路部品には製造上の公差があるために直流トリップポイント閾値を正確に決定することは困難で、そのため比較器がオフセットエラーを起こす可能性がある。第'866号特許に記載の発明では、保護すべき電子回路機構内の「最悪の構成要素」として選択された構成要素、すなわち回路機構中、適性な動作のために最も高い電源電圧レベルを必要とする構成要素を表すトリップポイント発生器が動作状態であることが検出された場合に、関連する電子回路機構をリセットするというパワーオンリセット(POR)が提供されている。この理論は次のようなものである。つまり、最悪の構成要素が適性に動作しているならば、選択された電源電圧レベルにおいて保護すべき回路機構中のその他全ての構成要素もまた適性に動作していることが合理的に保証される。さらに、POR回路のトリップポイント発生器が電子回路機構の最悪の構成要素を含むことから、トリップポイント発生器の閾値電圧は、通常のプロセスおよび温度変化において電子回路機構の動作に必要な電源レベルを適切に反映する。従って、プロセスまたは温度の変動によって最悪の構成要素の適切な動作に必要な電源電圧閾値が変化すると、それに応じてトリップポイント閾値電圧が変化することになる。最悪の構成要素の選定は、モニターおよび保護すべき電子回路機構が電気的にプログラム可能な読み出し専用メモリー(EPROM)である場合などは、比較的容易な作業である。そのような場合、最悪の構成要素は容易にEPROMであると選択される。なぜならEPROMメモリーセルで使用されるトランジスターがデバイスのその他のトランジスターに比べてはるかに高い閾値電圧を必要とするからである。それ以外の場合には、最悪の構成要素の選定はかなり困難になる可能性があり、作業を容易にするために、２つ以上の構成要素を指定して閾値電圧を設定することを行うことがある。この閾値電圧は、電子回路機構がリセット状態から解除される前に、それらの構成要素、従って回路内の全ての構成要素を動作状態とするのに十分な高さの電源電圧である。 POR回路中で用いられるノイズフィルタは、少なくともあらかじめ設定された最短の時間に亘って電源電圧が所定の閾値を下回った場合に、電子回路機構をリセット状態に戻す。このように、電子回路機構は、電源電圧の一時的な変動、つまり最悪のデバイスの電圧範囲外の変動であってデバイスの誤作動を引き起こすのに十分な時間に亘る変動に応答して、電子回路機構をリセット状態に戻す。しかし、デバイスの誤作動を引き起こす可能性のない非常に短い電源電圧の変動は無視される。多くのマイクロコントローラおよびその他のプロセスまたは制御機能デバイスが、POR回路を利用する。このようなデバイスのうちいくつかはEPROMセルを利用しており、非低電圧製品に適している。その他のデバイスは抵抗性負荷およびタイミングコンデンサを利用しており、V_DDが遮断されると、それが意図的であってもそうでなくても、リセットが引き起こされるのに十分な時間が経過する前に（例えば1分以内に）復旧した場合、POR回路が適切に応答することができない傾向にある。そのような場合に、本発明の回路機構ははるかに優れた「ブラックアウト」応答、従ってより強力な操作を提供する。つまり、本発明の回路機構は、パワーダウン状態からの回復が非常に早い、直流電流ドレインが存在しない、および事実上EMIまたはノイズを免れるという利点を有する。発明の概要本発明は、マイクロコントローラまたはその他のデバイスから電源が遮断されてその後回復した時に、たとえ電源が瞬間的に途切れた場合でも、リセットパルスが発生されることを保証するために実施されるものである。本発明はPOR回路と共に使用されるもので、この回路は、比較的長い所定の時間（例えば1分間に亘って）回路に電源が印加されていなかった場合、給電開始（パワーオン）を受けてパルスを出力する。本発明の回路は、電源の遮断を感知し、それを受けてPO R回路の臨界コンデンサを全て完全に放電し、電源が遮断されたときにPOR回路が完全に放電されたパワーオフ状態に初期化され、電源が回復した時にリセットパルスを発生させるための準備が整うことを保証する。コンデンサはそれらの容量値という意味でなくむしろ残留電荷の存在においてクリティカルであって、さもないとこの残留電荷によってPOR回路の適性な動作が妨害される。本発明の回路は、電源が遮断された後または電源が閾値以下の変動をしている時に低電圧レベル検出器の動作のエネルギを供給できるようにするためのエネルギ蓄積手段と、蓄積されたエネルギを用いてPOR回路のコンデンサを放電するための放電手段と、回路が電源ライン上のノイズ、電磁妨害雑音(EMI)タイプまたはそれ以外のノイズ、の影響を実質的に受けないようにするための手段とを含む。本発明回路の利点として、パワーダウン状態からの素早い回復、直流電流ドレインが存在しないこと、およびノイズに対する高い耐性を挙げることができる。本発明は、迅速な応答時間、つまりわずか数マイクロ秒の電源喪失状態を検出することが可能であること、電源の安定後は電力を消費しないこと、およびマイクロコントローラがスリープ状態になった後でもアクティブであること、並びにEM I効果のフィルタリングを特徴とする。図面の簡単な説明以下、添付した図面と併せて好ましい実施例およびそれらの方法を参照しながら、現在考えられる最良の本発明実施方法に関する詳細な説明を考慮することにより、上記およびその他の目的、特徴、および付随する利点がより明確に理解されよう。図１は、第'866号特許に記載の従来技術によるPOR回路の簡略化ブロック図であり、図２は、図１の従来技術によるPOR回路をより詳細に示す概念的ブロック図であり、図３は、同様に第'866号特許に記載された従来技術によるトリップ発生回路の変形態様を示した概念的ブロック図であり、図４は、本発明のパワーダウンリセット回路を具体的に示した簡略化ブロック図であって、低電圧検出器と、POR回路と、電力の供給が無いときでも低電圧検出器を動作状態に保つことを可能にする簡略化エネルギ蓄積回路とを含み、図５は、図４のパワーダウンリセット回路とPOR回路とを具体的に示した詳細な概念図である。本発明の好ましい実施例および方法に関する詳細な説明本発明は、第'866号特許に記載のタイプのパワーオンリセット(POR)回路と併せて使用されるのが好ましく、上記特許はその全体が参考として本明細書の一部を成すが、ここでは、読者の利便性を考慮して該特許出願の一部を再現する。図１では、トリップポイント発生器12は、電源動作電圧V_DDを印加するための端子1 3に接続されている。トリップポイント発生器は、電子回路機構18に由来する最悪の構成要素11を含む。電子回路機構18は、最悪の構成要素が動作状態になったことを検出するためにセンサ14によってモニターされており、最悪の構成要素が動作状態ならばそのことを意味する論理信号が発生され、電子回路機構内のその他全てのデバイスもまた動作状態であることが保証される。最悪の構成要素11は例えば、電子回路機構中の分離された実際の要素としてPOR回路と電子回路機構とを組み合わせたものの寸法およびパワーを節約するか、あるいは最悪の構成要素の複製物／レプリカとしてもよい。センサ14が、最悪の構成要素11が動作状態であることを検出すると、POR信号、あるいはそうでなければPOR信号の相補信号（つまり非POR信号または信号NPOR ）上にパルスを発生させる。どちらの場合も、パルスはリセット論理16を介して電子回路機構18に印加され、それによって、動作電圧が最悪の構成要素を動作させるのに必要な所定の閾値レベルに達したことが認識され、電子回路機構はリセット状態から解除される。リセット論理16はその他の信号、例えば外部ピン、監視タイマーまたは割込信号、並びに電子回路機構18に印加されるとそれをリセット状態に保持するPOR信号に応答してもよい。POR信号が論理「ハイ」にあるとき（或いは等価的に信号N PORが論理「ロー」にあるとき）はいつも、電子回路機構18はリセット状態に保たれなければならない。リセット論理16からのアクティブなリセット信号はそのような目的のために機能する。電子回路機構18が最悪の構成要素11を含むことから、トリップポイント発生器の閾値電圧は通常のプロセスおよび温度変化に亘って電子回路機構を反映し、電子回路機構18のリセット状態を解除して且つ電源動作範囲を最大にするために最適な閾値を提供するようになっている。最悪の構成要素11の適切な動作に必要な電源電圧閾値に変化を引き起こすプロセスまたは温度の変動に応じて、トリップポイント閾値電圧が変動する。そのような状況では、最悪の構成要素11が適切な動作を行うまで電子回路機構18はリセット状態から解除されない。つまり、第'8 66号特許のPOR回路は電子回路機構18にとって最適な電圧範囲を提供し、プロセスおよび温度が変動しても、電源電圧が電子回路機構18内の全てのデバイスに対する適性な動作電圧範囲内の閾値を越えないうちは電子回路機構18がリセット状態から解除されないことを保証する。従ってPOR回路は、電源の上昇率には関係なく、単に最悪の構成要素が動作状態になる時の関数としてリセット信号を供給するもので、特別なタイマーなどを必要としない。従来型のPOR回路にはタイミングコンデンサが存在し、このコンデンサは、V_DDが非常に高速で上昇する時に確実に明確なリセットパルスを発生させるために使用される。このタイミングコンデンサが、本発明で取り上げる問題の大部分の原因となっている。さらに詳細な図２の概念的ブロック図では、従来技術のトリップポイント発生器12はEPROMセルトランジスタ22を含み、このトランジスタ22は、EPROM20をリセットするために用いられるトリップポイント閾値電圧を発生する。この例では、モニターすべき電子回路機構がEPROM20であることから、通常最悪の構成要素としてEPROMトランジスタ22が選択されるが、これは、EPROMメモリーセル内で使用されるトランジスタの閾値電圧がデバイス内で用いられるその他のトランジスタの閾値よりもはるかに高いからである。従ってEPROMメモリーセルトランジスタ22が動作状態になった場合、EPROM20内の全てのトランジスタおよびその他の構成要素も同様に動作状態であることが保証される傾向にある。 EPROMトランジスタ22は、電源電圧V_DDを受けるために接続された制御／ゲート電極と、電気的なグラウンドに接続されたソース電極とを含む。トリップポイント発生器12はさらに、トランジスタ24および26並びに抵抗28を含む。トランジスタ24は、ソース電極がトランジスタ22のドレイン電極に接続されており、ドレイン電極が回路ノード28に接続されて、ゲート電極がトランジスタ26のソース―ドレイン経路を介して電源電圧V_DDの端子に接続されている。トランジスタ26のゲート電極はグラウンドに接続されている。回路ノード28もまた、抵抗27を介して、回路に電源電圧V_DDを供給するための端子に接続されている。リセット論理16によって設定されたその他全ての条件が満足されているものと仮定して、センサ14はEPROMトランジスタ22が動作状態になる時点を検出し、これを受けてEPROM20をリセット状態から解除するためのパルスを発生させる。センサは、NORゲート30と、ANDゲート33と、リセットパルス発生器32と、ノイズフィルタ34とを含む。NORゲート30の第１の入力は回路ノード28に接続されて、第２の入力はリセット発生器32の出力に接続され、さらに出力はANDゲート33の第１の入力に接続される。ANDゲート33の出力はリセット発生器32の入力に印加される。ANDゲート33の第２の入力はノイズフィルタ34の出力に接続され、ノイズフイルタ34の入力は電源電圧V_DD用の端子に接続される。リセットパルス発生器3 2の出力は、論理16を介してEPROM20に非パワーオンリセット信号(NPOR)を供給する。最悪の構成要素のEPROMトランジスタ22が非動作状態の場合には信号NPORは論理「ロー」であって、EPROM20をリセット状態に保ち、トランジスタ22が動作中の時には論理「ハイ」であってEPROM20がリセット状態から解除されるようにする。図２の回路の動作においては、電圧パワーオン時には、リセットパルス発生器 32は、初めに、論理「ロー」を出力して信号NPORを論理「ロー」（“0”）レベルとし、EPROM20をリセット状態に保つ。従ってNORゲート30の第２の入力は論理 “0”にある。さらに、回路ノード28における電圧は実質的に電圧V_DDに等しく、従って、NORゲート30の第１の入力に論理“1”が印加される。これに応答して、NORゲート30がANDゲート33の第１の入力に論理“0”を印加する。また、パワーオン時には、ノイズフイルタ34が初期化されてNORゲート33の第２の入力に論理“1”を印加する。従って、ANDゲート33がリセットパルス発生器32の入力に論理“0”を印可して、リセットパルス発生器32の出力を論理ローに保持し、電子回路機構がモニターされるよう強制する。この例では、このモニタリングの結果、EPROM20がリセット状態に保持される。電圧V_DDが、EPROMトランジスタ22が動作状態になることを可能にする閾値電圧を越えて上昇したときは、トランジスタ22並びにトランジスタ24および抵抗27を介して電流が流れ、回路ノード28に現れる電圧が論理ローを表すレベルまで低下する。これによって、NORゲート30は論理“1”を出力するよう強制され、これは、ANDゲート33を介して伝播し、リセットパルス発生器32の入力に論理“1”を供給する。これに応答して、リセットパルス発生器32が信号NPORを論理ハイの電圧レベルにすると、これによって今やEPROMトランジスタ22は動作状態にあるので、EPROM20がリセット状態から解除される。さらに、トリップポイント発生器12 はEPROM20内の最悪のトランジスタ22を含むことから、トランジスタ22が動作状態になったときにはEPROM20内の全てのトランジスタおよび要素もまた動作状態であることが保証される。その後ある時間に電圧V_DDが閾値レベルを下回ると、EPROMトランジスタ22がオフにされ、回路ノード28に現れる電流は再び論理「ハイ」になる。これに応答して、NORゲート30がNORゲート33の第１の入力に論理“ロー”を供給し、従ってNO Rゲート33は、リセットパルス発生器32の入力に論理「ロー」を供給する。このことにより、リセット発生器の出力が再び「ロー」となり、EPROM20がリセット状態に戻る。電圧V_DDには、中間周波数変化、つまり１メガヘルツ(MHz)近傍の範囲の変動が起こる可能性があり、この変動は、トランジスタ22をオフにするほどの時間の低電圧を生じることはないかもしれないが、EPROM20の不具合を引き起こす可能性がある。電圧V_DDについてはさらに、例えば電磁カップリング(EMC)に起因する変動のような10MHz以上の高周波変化が起こる可能性があり、その結果 EPROM20の不適切なリセットまたはEPROM20のリセットの不適切な失敗の結果として動作が不適切になる。そのような結果を避けるために、パワーオン後にはノイズフィルタ34が電源電圧をモニターし、EPROM20にダメージを与えるには十分であるがトランジスタ22をオフにするには十分でない時間に亘って電源が最悪のデバイスによって決定される閾値レベルを下回るか否かを検出する。電源電圧が、コンデンサを放電するのに十分な所定の時間に亘ってあらかじめ設定された閾値レベルを下回った場合、ノイズフィルターからは論理“0”が出力され、リセットパルス発生器32の入力に論理“0”が供給される。これにより、発生器は信号N PORを確認してEPROM20をリセットする。上記で指摘したように、いくつかの電子回路機構については、上記実施例の場合のように、適切に動作するための電源電圧が最も高い最悪の構成要素を選択することは容易ではない可能性がある。そのような場合、２つ以上の要素を指定して閾値電圧を決定することができ、電源電圧は、選択された２つ以上の要素が動作状態となる前、従ってモニターすべき電子回路がリセット状態から解除される前に、上記の閾値電圧に到達しなければなない。図３は、第'866号特許に記載された従来技術によるトリップポイント発生器12 の別の態様が示されており、このトリップポイント発生器は直列に接続されたトランジスタ41および42を備え、これらのトランジスタは、電源V_DDを受ける電源電圧端子と回路ノード44との間に接続される。トランジスタ41はダイオードとして動作するように形成されており、従ってこのトランジスタのドレインおよびゲート電極は電源電圧電位V_DDを受けるように接続される一方、そのソース電極はダイオードとして形成されたトランジスタ42のドレインおよびゲート電極に接続される。トランジスタ42のソース電極は、回路ノード44に接続されて、回路ノード44は抵抗46を介してグラウンドに接続される。ノード44はさらに、トランジスタ48のゲート電極に接続され、このトランジスタ48のドレイン電極はNORゲート3 0の第１の入力に接続され、さらに抵抗49を介して電源電圧V_DD用の端子に接続される。トランジスタ48のソース電極はトランジスタ50のドレイン電極に接続され、トランジスタ50のソース電極はグラウンドに接続されて、そのゲート電極は電源電圧V_DDを受けるように接続される。図３の回路の動作に際して、トランジスタ41および42の双方が動作状態となるのに十分なレベルまでV_DDが上昇した時には、トランジスタ41、42に電流が流れて、その結果ノード44における電圧がトランジスタ48をオンにするのに必要なレベルまで上昇する。このことにより、NORゲート30の第１の入力に現れる電圧がトランジスタ50を介して論理“0”まで引き下げられる。その結果、トランジスタ41および42が動作状態の時、NORゲート30の第１の入力における電圧は論理「ロー」である。このようにして、トランジスタ41および42を互いに直列に接続することにより、これらのトランジスタはモニターすべき電子回路機構の最悪の構成要素として協働し、電子回路機構をリセット状態から解除すべき時を決定する閾値電圧レベルを決定することが可能になる。電子回機構がリセット状態から解除される前に、これらトランジスタの双方が動作状態になっていなければならない。次に図４のブロック図を参照すると、本発明によるパワーダウンリセット回路機構の好ましい実施例は、低電圧検出回路または低電圧検出器60と、POR回路69 と、遅延コンデンサ63を放電させるためのMOSFETトランジスタ62のようなデバイスと、電源が遮断された時に低電圧検出回路を動作させるためのエネルギを蓄積するダイオード65およびコンデンサ66と、EMIを含むノイズの影響から回路を遮断するのを助ける抵抗器67とを含む。パワーダウンリセット回路機構は、わずか数マイクロ秒程度の電源停止状態の検出を可能にする高速の応答時間を有し、電源の回復および安定化以降は電力をほとんど或いは全く消費せず、さらにマイクロコントローラがスリープ状態またはスリープモードにある時でもアクティブであり続けるように構成される。 POR回路69に最初に電力が供給されると、コンデンサ63が放電し、POR回路がリセットパルスを発生する。このリセットパルス終了後、コンデンサ63が印加された電圧（電源電圧）まで充電され、コンデンサ66がダイオード65を介して印加された電圧に近い値まで充電される（つまり抵抗67およびダイオード65の両端における低下の値によってのみ置換され、これらの値は何れも比較的小さい）。低電圧検出器60は、電源V_DDが遮断されたときなどに起こる電源電圧が所定の閾値を下回って低下したことを感知する。その後わずかな遅延をもって回路60がコンデンサ66の端子電圧をトランジスタ91のゲート電極に印加する。これにより、トランジスタが低インピーダンスに切り替わり、コンデンサ63を放電する。この動作により、POR回路69は、回路全体への電源V_DDの回復に応答するというタスクに対して準備が整った状態になる。コンデンサ66に蓄積されたエネルギは、コンデンサ63を完全に放電するのに必要な時間に亘って低電圧検出回路60に給電を行うために十分である。抵抗67は、ノード64に配置されたコンデンサと供に、電源のノイズからPOR回路69を遮断するためのRCフィルタとして機能する。RCコンビネーションは、１メガヘルツ(Mhz)あるいはほぼ１メガヘルツのロールオフ周波数を供給するように調整するのが好ましい。約10^-11のRCフィルタにおけるコンデンサCは、この値で、主にデバイスの半導体（例えばシリコン）基板内の、全てのp-チャンネルデバイスが作り込まれるN-ウェルの拡散コンデンサ、並びに回路のその部分に分布するその他の小さいコンデンサで構成される。図５に示すより詳細な概念図では、図４に対応する構成要素については同一または類似の参照番号を使用する。電源電圧V_DDが、例えばマイクロコントローラの周辺装置であるPOR回路69、並びに低電圧検出器60およびエネルギ蓄積回路61 に印加される。意図的または偶発的な遮断、商用電源の変動またはその他の要因によって電源電圧V_DDが効果的に回路から遮断されると、いくつかのコンデンサ例えば66、71および73にエネルギが蓄積されたままになる。これらデバイスはpーチャネル電界効果型トランジスタ(FET)であるが、機能的には実際にコンデンサ、つまり各デバイスの電極間コンデンサであって、回路内でコンデンサを追加してエネルギを蓄積するために用いられる。このような特定のコンデンサはエネルギ蓄積用に選択される。なぜなら、それらはおのおのの半導体チップの単位表面積あたりのキャパシタンスが高く、デバイスのレイアウト効率並びにそれに付随して「専有面積」（これはチップサイズと訳すことができる）の節約を伴うからである。電極間コンデンサによるエネルギの蓄積は、パワーダウンリセット回路全体の機能の重要な部分を占める。コンデンサは、エネルギレベルV_DD-V_t、つまり電源電圧と各種MOSFETトランジスタの閾値電圧(V_t)との間の差のレベルまで、ダイオードとして形成されたデバイス65、77および78、並びに対応するP_active-to-N-wellダイオードによって充電される。この動作において、電源電圧V_DDは上昇してデバイス78（65、77および78を代表して）を“オン”にするが、このデバイス78はさらにドレイン―ウェル接合のためにバイパスされ、ダイオードに類似したものになる。ドレインが V_DDの上昇を反映するので、P-チャネル閾値はノード87を越えて上昇する。このV_DD とノード87との間の電圧差がデバイス78の閾値電圧よりも大きいとき、デバイス78がオンになってノード87にそれを充電する。ノード87の充電レベルはそれ自身デバイス73に蓄積する。従って、デバイス73は動作に対してアクティブに貢献し、更にダイオードとして機能する。V_DDが低下すると、デバイス78がオフになり、電荷はノード87上に保持されたままとなる。続いて回路のエネルギ蓄積部分61を参照すると、これはデバイス80および81並びに周辺回路機構を含むが、V_DDがデバイス65を介して上昇するとき、ノード64 は主にV_DDに対してダイオードによる低下を充電する。例えばV_DDが公称５ボルトであれば、ノード64は最大約4.5Vまで充電する。もしV_DDが突然V_DD/2まで、例えば約2〜2.5ボルトまで低下したならば、デバイス83および84より成るインバータがオンにされ、リセットパルスの開始がトリガされる。つまり、デバイス84が“ オン”にされて、デバイス83が“オフ”にされ、それによってノード82はグラウンドレベル以上に上昇し始める。そこで形成されるパルス（つまりリセットパルス）がインバーターチェーンを伝播し、最終的にPOR回路を始動させる。この一連の事象は、比較的低レベルのV_DDの場合を除いて好ましくない。これを修正するために、デバイス80および81は、これらはダイオードとして形成されているが、V_DDがノード64上の電圧を下回った時にノード64を放電し始めるように動作する。この動作は遅延し、ノード64は常にV_DDプラスおよそ２つのp -チャネル閾値低下（おおまかに言って約1.5〜2ボルト）である。ノード64が低下すると、83および84の切り替えポイントがそれと供に下記ポイント、つまりV_D _D が約1.5ボルトまで低下するときにインバータの切り替えを開始するポイントまで低下し、83および84によって構成されるインバータの出力上の電荷がデバイス 91のゲートへと伝播してコンデンサ63を放電させる。つまり動作においては、デバイス80および81はV_DDのレベルの低下に伴ってコンデンサ66を放電するように適合されている。この放電は、V_DDにおける低下に約2V_tだけ遅れ、約2V_tのレベルで停止する。このことにより、V_DDがトランジスタ83をオフにするのに必要な十分低いレベル（約V_t）に低下するまで、ノード82 における電圧がプラスになるのを防止することができる。V_DDがこのレベル以下に低下した時点で、トランジスタ83は非アクティブのままであり、トランジスタ 84はオンにされ、それによってノード82がコンデンサ70に蓄積された電圧、つまり論理“1”レベルに引き寄せられる。低電圧検出器60の次の段階では、デバイス85はコンデンサ71用の放電デバイスである。ノード86は通常高いレベルに充電されており、リセットを発生させるにはこのノードをグラウンドに引き下げる必要がある。ノード82がハイ状態になると、トランジスタ85がオンにされ、ノード86がグラウンドになって、コンデンサ 71がグラウンドレベルまで放電される。ノード86がロー状態になると、デバイス 89と供にインバータを構成するデバイス88がオンにされ、それによってノード90 がコンデンサ73の電圧レベルまで「ハイ」状態に引き上げられる。コンデンサ73 の電圧が高電圧のままであるか否かは特に重要でなく、従ってV_DDを下側に向かって追跡する必要はない。ノード90がハイ状態になる時、デバイス62がオンにされ、それによってコンデンサ63（POR回路タイミングコンデンサ）がいまや導通デバイス62のソース―ドレイン経路を介してグラウンド状態まで放電される。このことにより、POR回路はあたかも、電圧V_DDを印加されなかったかのように見える。従ってPOR回路がリセットされ、再びV_DDの上昇をピックアップして再び有効なPOR出力を発生させる準備が整う。つまり、コンデンサ63が放電された状態で、POR回路は電源電圧V_DDが再びハイ状態になった時、つまり電源電圧が所定の閾値を越えた時点で、有効なPORリセットパルスを発生させる。 POR回路69の機能は、図５の点線部分69に示した構成要素によって行われる。この部分はほぼ完全に従来型のものであり、図４のパワーオンリセット回路69に相当する。低電圧検出器は、図４のブロック60に相当する図５の回路部分60によって行われる。エネルギ蓄積回路61はV_DDのがない場合に低電圧検出器の動作を維持するための電力を供給する。デバイス83と84との間のノードにおけるパルスを直接デバイス62の入力に供給することができるが、これは、V_DDの変化に対してほぼ即座に応答することになるために、はるかに好ましくない。そのかわりに、本発明では実際に、上記ノードの後に主に２つのインバータを設け、V_DDの変化が実際にPOR回路に到着するまでの意図的な遅延としてそれらの伝播遅延時間が追加されるようになっている。この意図的遅延は公称約２マイクロ秒である。POR回路の応答時間は、公称２マイクロ秒以上の電源の中断（V_DDドロップアウト）に応答してリセットパルスを発信することができるよう、十分に高速である。実際の応答時間はプロセスの変動、電源電圧および温度に応じて変化する。ノイズに対する耐性は、電源ラインに小型の抵抗94が存在することによって向上され、この抵抗94は、供給ライン回路の対応するコンデンサと供に、約１マイクロ秒の時定数をもってデザインされたRC低域フィルタを構成する。RCフィルタの時定数は、V_DDに混入するあらゆるノイズパルスの印加を低速化し、電源電圧の変動が応答を引き起こすのに十分なものであっても、２つのインバータによって課される伝播の遅延は、そのような電源の変動に対するPOR回路の過剰に速い応答を排除するのに十分である。これら２つの設計要素の間に、回路は、電源電圧上の約１Mhz以上の高周波数成分（E MIを含む）を全て濾波するための強化されたノイズ耐性を提供する。換言すれば、POR回路は主回路チップの商用電源およびそのノイズからほぼ遮断される。以上、いくつかの好ましい実施例および方法について述べたが、本発明が対象とする分野の当業者には、上述の説明を考慮することにより、本発明の精神および範囲を逸脱することなく上記実施例および方法に関して種々の変形および改良を行うことが可能であることは明らかである。従って本発明は、添付した請求項および関連する法律の規則乃至原則により要求される内容によってのみ限定されるべきである。

Claims

【特許請求の範囲】１．マイクロコントローラデバイスに上限値と下限値との間の所定範囲に含まれる電源電圧を供給することを含む電気的パラメータで表されたあらかじめ決定された特定の動作条件に応答して制御機能を行うように適合されたマイクロコントローラデバイスにおいて、所定の時間に亘って給電が停止した後に前記範囲内の電源電圧の供給が開始されたことを受けて出力パルスを発生させるためのパワーオンリセット(POR)回路手段と、マイクロコントローラデバイスにおいて前記所定時間を越えて電源電圧が前記下限値以下に低下したことを受けてマイクロコントローラデバイスの動作を中断するためのリセットパルスを発生させる手段と、マイクロコントローラへの電源電圧が前記下限値以上に回復したことを受けてマイクロコントローラデバイスの動作を再開させるためのリセットパルスを発する手段とを含む改良。２．電源電圧が前記時間に亘って前記下限値以下に低下したことを受けてPOR回路内の任意のタイミングコンデンサを放電し、電源が遮断された時に、POR回路が完全に放電されたパワーオフ状態に初期化されて、電源電圧が前記下限値以上の値まで回復した時点でリセットパルスを発生させる準備が整うようにするための手段を含む請求項１に記載の改良。３．電源電圧が前記範囲内にある時にエネルギを蓄積し、電源電圧が前記下限値以下の値に低下した後でエネルギの蓄積を保持し、外部電源が存在しないか不足している場合でも蓄積したエネルギを使用可能な状態で供給するための手段と、蓄積されたエネルギを利用してPOR回路のコンデンサを放電するための手段とを含む請求項２に記載の改良。４．電源電圧上の所定周波数範囲のノイズに応答して電源電圧がPOR回路に印加される前に前記ノイズを除去するための手段を含む請求項１に記載の改良。５．マイクロコントローラデバイスにおける電源電圧が前記所定の時間よりも短い時間に亘って前記下限値以下の値に低下したことを受けて遅延時間を加える手段を含む請求項１に記載の改良。６．マイクロコントローラデバイスに上限値と下限値との間の所定範囲に含まれる電源電圧を供給することを含む電気的パラメータで表されるあらかじめ決定された特定の動作条件に応答して制御機能を行うように適合されたマイクロコントローラデバイスであってパワーオンリセット(POR)回路を有するマイクロコントローラデバイスの、下記段階を含む使用方法：所定の期間給電が停止した後で前記範囲に含まれる電源電圧の供給が開始されたことを受けてPOR回路から出力パルスを発生させ、マイクロコントローラデバイスにおいて前記所定の時間を越えて電源電圧が前記下限値以下に低下したことを受けてマイクロコントローラデバイスの動作を中断するためのリセットパルスを発生させ、さらにマイクロコントローラへの電源電圧が前記下限値以上に回復したことを受けてマイクロコントローラデバイスの動作を再開させるためのリセットパルスを発する。７．電源電圧が前記時間に亘って前記下限値以下に低下したことを受けてPOR回路内の任意のタイミングコンデンサを放電し、電源が除去された時に、POR回路が完全に放電されたパワーオフ状態に初期化されて、電源電圧が前記下限値以上の値まで回復した時点でリセットパルスを発生させる準備が整った状態とする段階を含む請求項６に記載のデバイス使用方法。８．電源電圧が前記範囲内にある時にエネルギを蓄積し、電源電圧が前記下限値以下の値に低下した後でエネルギの蓄積を保持し、外部電源が存在しないか不足している場合でも蓄積したエネルギを使用可能な状態で供給し、さらに蓄積されたエネルギを利用してPOR回路のコンデンサを放電する段階を含む請求項６に記載のデバイス使用方法。９．電源電圧上の所定周波数範囲のノイズに応答して電源電圧がPOR回路に印加される前に前記ノイズを除去する段階を含む請求項６に記載のデバイス使用方法。１０．マイクロコントローラデバイスにおける電源電圧が前記所定の時間よりも短い時間に亘って前記下限値以下に低下したのを受けて遅延時間を加える段階を含む請求項６に記載のデバイス使用方法。