KR960003446B1 - 전압 온 리세트회로 - Google Patents

Abstract

내용 없음.

Description

전압 온 리세트회로

제1도는 콘덴서를 이용한 전압 온 리세트신호를 발생하는 종래의 회로도.

제2도는 공급전원의 빠른 스위칭시 종래의 전압 온 리세트신호의 파형도.

제3도는 본 발명에 따라 전압 온 리세트신호를 발생하는 실시예의 구성도.

제4도는 공급전원의 빠른 스위칭시 본 발명의 전압 온 리세트신호의 파형도이다.

본 발명은 전압 온 리세트신호를 발생하는 회로에 관한 것으로, 특히 CMOS 집적회로에 사용하기 위한 전압 온 리세트신호에 관한 것이다.

전압 온 리세트회로는 전압이 회로에 인가될 때 회로의 각 구성분인 플립플롭, 래치, 카운터, 레지스터 등을 초기화 시키기 위한 리세트신호를 제공한다. 그러한 리세트신호는 회로의 상기 각 구성 부분을 안정화 시키기 위해 충분한 시간동안 제1일정 전압을 유지하고, 소정의 시간이 경과된 후에는 전압이 회로에 인가되는 한 제2일정 전압(제1일정 전압의 반전전압)을 유지한다.

전압 온 리세트회로는 정상전력소모, 칩의 레이아웃, 제조비용상의 문제 및 안정한 리세트신호 등을 고려하여 설계되어야 한다. 즉, 전압 온 리세트회로의 설계에 있어서 정상 전력소모는 최소한이 되도록 하고, 칩의 레이아웃에 있어서 콘덴서나 저항과 같이 큰 면적을 차지하는 수동소자 및 제조공정이 추가되는 공핍 트랜지스터(depletion TR)등의 사용을 배제하여야 한다.

또한, 안정된 리세트신호를 제공하기 위해서는 리세트신호가 충분한 기간동안 제1일정전압을 유지하도록 지연(deley)되어야 하며, 연속되는 공급전압의 빠른 스위칭(온/오프)시에 발생될 수 있는 리세트회로의 오동작으로 인한 리세트신호의 왜곡을 방지하기 위하여 방전회로를 사용한다.

일반적으로는 전압 온 리세트회로에 있어서 저항기 또는 공핍 트랜지스터를 사용하여 회로의 내부노드로 안정되게 방전시키도록 하고 있다.

그러나, 상기의 저항기를 이용하여 회로의 방전패스를 구현하는 경우에는 수MΩ의 큰 저항기가 필요하며, 이 저항기를 직접회로에 구현하는 경우 칩의 레이아웃시 큰 면적을 차지하게 되며, 또, 상기 공핍 트랜지스터를 사용하는 경우에는 칩의 제조시 단위 제조공정이 추가되는 문제점을 가지고 있다.

또한, 전압 온 리세트회로에 있어서 방전패스를 단순히 다이오드를 이용하여 구현하였을 경우 전압이 오프되는 순간에 접지전압이 0V까지 방전하지 못하고, 수ms 이후에 다이오드의 접합 누설전류에 따라서 0V로 방전되게 된다. 따라서, 공급전압의 빠른 온/오프시에 리세트회로의 오동작을 야기시킨다.

첨부도면 제1도는 콘덴서 및 기생 다이오드를 이용하여 전압 온 리세트신호를 발생하는 종래의 전압 온 리세트회로로써 P모스 트랜지스터 P1과 N모스 트랜지스터 N1이 직렬로 연결되어 있고, 콘덴서가 연결되어 초기 전원공급시 전압 온 리세트신호를 지연시키는 지연수단 1, 기생 다이오드 D1을 방전패스로 하는 방전수단 2, 및 전압 온 리세트신호를 발생하는 초기화 버퍼수단 5로 구성되어 있다.

제1도의 종래회로의 동작을 보면, 공급전압 VDD가 인가되는 초기에는 VDD 전압이 0V이므로 A점은 로우 논리값인 0V이고 N2 트랜지스터는 오프가 된다. 공급전압 VDD가 증가함에 따라서 B점은 공급전압 VDD를 따라서 증가하게 된다. 공급전압이 N3 트랜지스터의 임계전압(Threshold Voltage)보다 크게되면 N3 트랜지스터는 도통되고, C점의 리세트신호는 0V인 로우 논리값을 갖게되며, 이 리세트신호에 의해 나머지 다른 회로를 초기화 시킨다.

공급전압이 지연수단의 N1 트랜지스터와 P1 트랜지스터 임계전압의 합보다 크게되면 N1 트랜지스터, P1 트랜지스터는 도통되고 N1, P1 트랜지스터가 도통된 후, N1, P1 트랜지스터의 온 저항과 콘덴서 C1에 의한 RC시 정수에 의한 충분한 시간이 경과한 후 A점은 하이 논리값, C점의 리세트신호를 하이 논리값을 갖게하여 나머지 회로들을 정상 동작하게 해준다. 공급전압이 오픈되면 방전수단의 기생다이오드 D1과 N4 트랜지스터를 통해 A점의 전압은 방전된다.

상기의 종래의 전압 온 리세트회로에 있어서, 방전시 A점의 전압은 N4 트랜지스터의 임계전압(VT)으로 방전이 이루어지고, 기생다이오드 D2의 접합누설전류에 따라 접지전압(0V)까지 방전된다. 그러나, 공급전압의 온/오프 즉 스위칭 시간이 빠를 경우(수십 ㎲), 기생다이오드(D2)의 접합 누설전류에 의해서는 A점의 전압을 접지전압까지의 방전을 충분히 보장하지 못하므로, 결과적으로 전압 온 리세트회로는 오동작을 하게 되어 원하는 리세트신호를 얻을 수 없게 된다.

제2도는 공급전압의 빠른 스위칭시 종래의 전압 온 리세트회로의 리세트신호의 파형도를 나타낸 것으로서, 최초의 전압 온/오프시에는 리세트회로가 정상동작을 하여 원하는 리세트신호를 출력하나, 그 이후의 전압 온/오프시에는 리세트회로의 불확실한 기생다이오드 D2의 방전기구(mechanism)로 인하여 방전패스가 제 기능을 발휘하지 못하여 공급전압과 동일한 형태의 파형으로 리세트신호가 스윙되는 것을 보여주고 있다.

종래의 전압 온 리세트회로에서는 A점의 전압을 방전하기 위해 저항기를 이용하기도 하나, 대기 전류(stand-by current)를 작게하기 위해서는 수MΩ의 저항이 필요하여 칩의 레이아웃시에 칩의 면적이 커지게 되므로 레이아웃의 효용성을 저하시킨다.

따라서, 본 발명의 목적은 상기와 같은 종래기술의 문제점을 해결하기 위하여 수동소자나 공핍 트랜지스터 대신에 통상적인 CMOS IC 기술에 의해 제조되어질 수 있고, 공급전압의 빠른 스위칭(온/오프)시에도 리세트회로의 오동작이 발생되지 않는 전압 온 리세트회로를 제공함에 있다.

상기 목적을 달성하기 위하여 본 발명의 전압 온 리세트회로는 제1공급전압의 오프시 출력점인 A점의 제1중간신호를 임계전압까지 방전하는 경로와 접지전압보다 낮은 제1인가전압에 의해 제어되어 상기 A점의 상기 임계전압을 접지전압까지 방전하는 경로를 가지는 다수의 트랜지스터를 포함하며, 상기 제1공급전압이 온될 때 최종출력인 전압 온 리세트신호가 제1일정전압이 되도록 하는 방전수단과 ; 상기 A점에 연결되어 제1중간신호를 수신하며 상기 제1공급전압이 제1선택전압 이상으로 상승시 선택된 일정시간 동안 상기 전압 온 리세트신호가 상기 제1일정전압으로 유지되도록 하기 위한 제2중간신호를 발생하는 지연 수단과 ; 상기의 제2중간신호를 수신하여 이를 반전시키는 제1인버터 수단과 ; 상기 제1인버터수단의 출력에 연결되며, 상기 전압 온 리세트신호를 상기의 제1일정전압으로 일정시간 동안 유지하여 출력시킨 후, 상기의 제1공급전압이 제2선택전압 이상으로 상승시 상기 전압 온 리세트신호를 상기 제1일정전압과는 반대의 레벨인 제2일정전압으로서 출력시키는 버퍼수단을 가지는 것을 특징으로 한다.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

제3도는 본 발명의 구체적인 실시예의 도면으로서, 전압 온 리세트 회로 100은 공급전압 VDD의 빠른 온/오프 스위칭에도 안정된 리세트신호를 발생하는 방전수단 10과, 제1인버터 20과 초기화 수단 30으로 구성된 지연수단 40과, 제2인버터 50인 제1인버터 수단 50과, 제3인버터 60과 제4인버터 70으로 구성된 버퍼수단 80으로 구성되어 있다.

상기 방전수단 10은 3개의 P형 트랜지스터(P1,P2,P3)와 1개의 N형 트랜지스터(N1)로 구성되어 있다. 트랜지스터 P1의 소스 그리고 트랜지스터 P3의 소스와 게이트는 공급전압 VDD, 트랜지스터 P2의 드레인과 트랜지스터 N1의 소스와 게이트는 접지전압 Vss에 연결되어 있다. 방전수단 출력인 A점은 트랜지스터 P1의 게이트와 드레인, 트랜지스터 P2의 소스, 트랜지스터 P3의 드레인, 트랜지스터 N1의 드레인과 제1인버터 20의 입력단에 공통으로 연결되어 있다. 트랜지스터 P2의 게이트는 접지전압 Vss보다 낮은 제1인가전압(VBB)에 연결되어 있다.

제1인버터 20은 P형 트랜지스터 P4, N형 트랜지스터 N2로 구성되어 있다. 트랜지스터 P4의 소스는 공급전압 VDD, 트랜지스터 N2의 소스는 접지전압 Vss에 연결되어 있다. 트랜지스터 P4, N2의 게이트들은 방전수단 10의 출력인 A점에 연결되어 있다. 트랜지스터 P4, N2의 드레인들은 제2인버터 50의 입력단과 공통으로 연결되는 B점에 연결되어 있다.

초기화 수단 30은 P형, N형 트랜지스터(P5,N3)로 구성되어 있다. 트랜지스터 P5의 소스는 공급전압 VDD, 트랜지스터 P5의 게이트와 트랜지스터 N3의 게이트와 소스는 접지전압 Vss에 연결되어 있으며, 트랜지스터 P5, N3의 드레인들은 각각 B점에 연결되어 있다.

제2인버터 50은 P형, N형 트랜지스터(P6,N4)로 구성되어 있다. 트랜지스터 P6의 소스는 공급전압 VDD, 트랜지스터 N4의 소스는 접지전압 Vss에 연결되어 있고, 트랜지스터 P6, N4의 게이트들은 각각 B점에, 드레인들은 각각 제3인버터 60의 입력단인 C점에 연결되어 있다.

제3인버터 60은 P형, N형 트랜지스터(P7,N5)로 구성되어 있다. 트랜지스터 P7의 소스는 공급전압 VDD, 트랜지스터 N5의 소스는 접지전압 Vss에 연결되어 있고, 트랜지스터 P7, N5의 게이트들은 각각 C점에, 드레인들은 각각 제4인버터 70의 입력단인 D점에 각각 연결되어 있다.

제4인버터 70은 P형, N형 트랜지스터(P8,N6)로 구성되어 있다. 트랜지스터 P8의 소스는 공급전압 VDD, 트랜지스터 N6의 소스는 접지전압 Vss에 연결되어 있고, 트랜지스터 P8, N6의 게이트들은 각각 D점, 드레인들은 각각 출력단자 POR에 연결되어 있다.

상술한 제3도의 구성에 의거 본 발명인 전압 온 리세트회로의 동작을 설명하면 다음과 같다.

먼저, 초기조건으로서 VDD는 접지전압과 같은 0V이고, A점의 제1중간신호 0V, B점의 제2중간신호는 0V, POR는 0V이며, 모든 트랜지스터는 오프이다.

두번째로, 공급전압인 VDD가 P형 트랜지스터의 임계전압(VTP)이상이고 P형과 N형 트랜지스터의 임계전압을 합한 전압(Vtp+vtn)이하인 경우, 트랜지스터 P1, P5는 도통되므로 A점의 제1중간신호는 VDD-VTP의 전압을 갖게 되며, 따라서 제1인버터(20)의 트랜지스터 N2는 오프되고, 지연수단의 풀업(pull-up) 트랜지스터 P5의 온에 의해 B점의 제2중간신호는 공급전압 VDD가 된다. B점은 제2인버터(50)의 게이트에 연결되어 있으므로 제2인버터의 트랜지스터 N4는 도통되어 C점이 로우 논리값을 갖게한다. C점은 버퍼회로(80)의 입력단에 연결되어 있으므로 버퍼회로의 출력신호인 POR은 로우 논리값을 갖게 되어 안정한 전압 온 리세트신호를 발생한다.

세번째로, 공급전압이 P형과 N형 트랜지스터의 임계전압을 합한 전압(Vtp+Vtn)이상으로 상승하면, A노드의 제1중간신호의 전압 VDD-VTP이며, N2의 임계전압 이상이 되므로 트랜지스터 N2는 도통되고, 지연수단 40은 P5와 N2의 온 저항비에 의해서 제2중간신호 B의 전압 및 POR의 논리값을 조정하여 원하는 일정시점에 POR이 하이논리값을 가지게 할 수 있다.

이는, 충분한 시간동안 POR이 로우 논리값을 유지하도록 하여 제3도에 도시되지는 않았지만, 칩내의 다른 회로를 정상동작할 수 있도록 초기화 시킨다. 물론, 제2인버터(50), 버퍼회로(80)를 구성하는 트랜지스터의 게이트의 폭(Width)과 길이(Length)를 조정하여 POR를 더 지연시킬 수도 있다.

공급전압이 오프되면 전압 온 리세트회로의 각 내부는 초기상태로 되돌아가며, 특히 방전수단 10에의해 A점의 전압(VDD-DTP)은 트랜지스터 P2, P3, N1의 통로로 방전된다. 이때, 트랜지스터 P3에 의해 A점의 전압은 P3의 임계전압인 VTP까지만 방전하며, 트랜지스터 P2에 의해 접지전압 Vss인 0V까지 방전하게 된다. 본 실시예에서 트랜지스터 P2의 게이트에는 접지전압보다 낮은 제1인가전압(VBB)을 인가하여 항상 온 되게 하였으며, 그 트랜지스터의 게이트의 길이(Length)를 길게하여 대기전류가 적게 흐르도록 하는 것도 바람직하다.

제3도의 회로를 반도체 메로리회로에 채용할 경우, 트랜지스터 P2의 게이트에인가하는 상기 제1인가전압(VBB)은 예를들면 기판전압인 벌크(Bulk)전압을 사용하는 것이 좋다. 상기의 벌크전압은 악-1.5V로서 전압 오프동안에 벌크와 웰(Well) 사이에 발생하는 큰 기생콘덴서에 의하여 수 ms동안 그 전위를 유지한다. 따라서, 벌크전압을 상기 제1인가전압으로 제공하는 경우에 상기 A점의 전압은 트랜지스터 P2의 소오스-드레인 통로를 거쳐 접지전압 Vss레벨까지 완전하게 방전된다.

본 발명의 실시예인 제3도의 회로구성에서, 상기 방전수단 10내에 있는 상기 트랜지스터 P2의 채용에 의해 빠른 스위칭시에 더욱더 발생가능한 전압 온 리세트신호의 오동작을 방지해준다. 즉, 상기한 제3도의 회로구성에서 접지전압까지 방전시킬 수 있는 상기 트랜지스터 P2가 없다고 가정하면, A점의 전압은 트랜지스터 N1 또는 제1도의 기생 다이오드 D2에 의한 접합누설전류에 따라 수백ms 후에나 접지전압까지 방전되지만, 전압 온/오프의 스위칭 시간이 빠른 경우 A점의 전압을 접지전압까지 방전하기 위한 기생다이오드 D2 방전시간이 충분히 보장되지 못한다. 따라서, 상기 A점의 전압은 접지전압 Vss까지 완전히 방전되지 못하며, 트랜지스터 P3에 의한 초기전압(VTP)이 존재하여 전압 오프후 전압이 온 될때 트랜지스터 N2가 도통되어 출력신호 POR는 공급전압 VDD와 동일한 파형을 갖게되며, 결과적으로 제1도의 종래의 전압 온 리세트회로에서와 같이 나머지 회로를 초기화 시켜주는 전압 온 리세트신호가 발생하지 못하게 될 수 있는 것이다. 그러므로, 본 발명에서는 상기 방전수단 10내에 있는 상기 트랜지스터 P2를 채용한 것이다. 상기 트랜지스터 P2는 통상적인 CMOS IC 기술에 의해 제조되어질 수 있는 P형 모스 트랜지스터 이므로, 칩의 제조시 단위 제조공정이 추가되는 일이 없다.

제4도는 본 발명의 전압 온 리세트회로에 따른 전압 온 리세트신호의 출력파형도를 나타낸 것으로, 공급전압의 빠른 오프스위칭의 경우에도 상기 트랜지스터 P2에 의해 A점의 전압이 빠른 시간내에 Vss로 방전되기 때문에 다음번 전압 온시에 안정한 리세트신호 POR이 발생된다.

상기한 바와 같은 본 발명에 따르면, 통상적인 CMOS IC 기술에 의해 제조되어질 수 있고, 공급전압의 빠른 스위칭(온/오프)시에도 리세트회로의 오동작이 발생되지 않는 전압 온 리세트회로를 제공하는 효과가 있다.

Claims (6)

1. 반도체 집적회로 장치에 있어서 : 제1공급전압의 오프시 출력점인 A점의 제1중간신호를 임계전압까지 방전하는 경로와 접지전압보다 낮은 제1인가전압에 의해 제어되어 상기 A점의 상기 임계전압을 접지전압까지 방전하는 경로를 가지는 다수의 트랜지스터를 포함하며, 상기 제1공급전압이 온될 때 최종출력인 전압 온 리세트신호가 제1일정전압이 되도록 하는 방전수단과 : 상기 A점에 연결되어 상기 제1중간신호를 수신하여 상기 제1공급전압이 제1선택전압 이상으로 상승시 선택된 일정시간동안 상기 전압 온 리세트신호가 상기의 제1일정전압으로 유지되도록 하기 위한 제2중간신호를 발생하는 지연수단과 ; 상기의 제2중간신호를 수신하여 이를 반전시키는 제1인버터수단과 ; 상기 제1인버터수단의 출력에 연결되며, 상기 전압 온 리세트신호를 상기의 제1일정전압으로 일정시간 동안 유지하여 출력시킨 후, 상기의 제1공급전압이 제2선택전압 이상으로 상승시 상기 전압 온 리세트신호를 상기 제1일정 전압과는 반대의 레벨인 제2일정전압으로서 출력시키는 버퍼수단을 가짐을 특징으로 하는 전압 온 리세트회로.
2. 제1항에 있어서, 상기 방전수단은 게이트, 제1드레인/소스 및 제2드레인/소스를 가지고 있는 제1, 제2, 제3, 및 제4 트랜지스터로 구성되어 있으며, 상기의 제1공급전압은 상기의 제1트랜지스터의 제1드레인/소스와 상기의 제3트랜지스터의 게이트와 제1드레인/소스와 연결되어 있고, 상기의 제1트랜지스터의 게이트와 제2드레인/소스, 제3 트랜지스터의 제2드레인/소스, 상기 제2트랜지스터의 제1드레인/소스 및 제4트랜지스터의제1드레인/소스가 공통으로 연결되어 있고 상기의 제2트랜지스터의 게이트는 제1인가전압에, 제2드레인/소스 및 제4트랜지스터의 게이트와 제2드레인/소스는 접지전압에 연결되어 있는 것을 특징으로 하는 전압 온 리세트회로.
3. 제2항에 있어서, 상기의 제1, 제2, 제3트랜지스터 P형 트랜지스터이고, 제4트랜지스터는 N형 트랜지스터인 것을 특징으로 하는 전압 온 리세트회로.
4. 제2항에 있어서, 상기 제1인가전압은 상기 제2트랜지스터의 게이트에 인가되는 것을 특징으로 하는 전압 온 리세트회로.
5. 제4항에 있어서, 상기 제1인가전압은 벌크전압으로서 제공되는 음전압임을 특징으로하는전압 온 리세트회로.
6. 제1항에 있어서, 상기 제1선택전압은 P형 트랜지스터의 임계전압이고 ,상기 제2선택전압은 상기 P형 트랜지스터의 임계전압에 N형 트랜지스터의 임계전압을 합한 전압인 것을 특징으로 하는 전압 온 리세트회로.