JP2007142844A - パワーオン電源電位検知回路 - Google Patents
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Abstract
【課題】 p型MOSトランジスタのしきい値の温度依存性及び、p型MOSトランジスタのしきい値のばらつきを低減するパワーオン電源電位検知回路を提供する。
【解決手段】 電源電位Vddと電源電位Vddより低い低電位Vssとの間に直列接続されたダイオードD1、第1の抵抗R1及び第2の抵抗R2と、第1の抵抗R1と第2の抵抗R2の接続点の電位VG1をゲートに入力し、ソースを第3の抵抗R3を介して電源電位Vddに接続し、ドレインを第4の抵抗R4を介して低電位Vssに接続したp型MOSトランジスタQ1とを備える。
【選択図】図1
【解決手段】 電源電位Vddと電源電位Vddより低い低電位Vssとの間に直列接続されたダイオードD1、第1の抵抗R1及び第2の抵抗R2と、第1の抵抗R1と第2の抵抗R2の接続点の電位VG1をゲートに入力し、ソースを第3の抵抗R3を介して電源電位Vddに接続し、ドレインを第4の抵抗R4を介して低電位Vssに接続したp型MOSトランジスタQ1とを備える。
【選択図】図1
Description
本発明は温度に依らずかつp型MOSトランジスタのしきい値ばらつきにも依らず一定のパワーオン(Power-On)電源電位を検知する回路に関する。
電源電圧が一定電位になった事を検知するパワーオン回路はメモリを含む半導体素子に広く使われている(例えば、特許文献1参照。)。パワーオン電源電位検知回路における従来技術では、電源電位Vddと電源電位Vddより低電位である接地電位Vssの間に抵抗R1と抵抗R2を挿入し、抵抗R1と抵抗R2には電流を流し続ける事により、抵抗分割により、抵抗R1と抵抗R2の接点からある所望の電位を取り出す事が出来るようにする。電流を流したままにするために、必然的に抵抗R1及び抵抗R2の抵抗値は半導体素子を搭載するチップの電流スペックから決まる比較的大きな値となる。抵抗分割して作った電位をp型MOSトランジスタのゲートに入力し、このp型MOSトランジスタのソースには電源電圧Vddを入力し、このp型MOSトランジスタのドレインとVssの間には抵抗R3を挿入する。こうすることで、電源電圧Vddが立ち上がるとともに、ソース・ゲート間の電位差が大きくなり、ある電源電圧Vddで、p型MOSトランジスタがオンすることによりパワーオン電源電位を検知していた。しかしながらp型MOSトランジスタのしきい値には温度依存性があり、又、一定温度下でもしきい値がチップ間、ウェーハ間でばらつくため、パワーオン検知された際の電源電圧Vddのパワーオン電源電位もばらつく問題があった。しかも例えば抵抗R1と抵抗R2の抵抗値の比が1:2であるような場合には、p型MOSトランジスタのしきい値のばらつきが3倍に増幅されてパワーオン電源電位に反映するという問題があった。
特開2001−127609号公報
本発明は、p型MOSトランジスタのしきい値の温度依存性及び、p型MOSトランジスタのしきい値のばらつきを低減するパワーオン電源電位検知回路を提供する。
本願発明の一態様によれば、電源電位と前記電源電位より低い低電位との間に直列接続されたダイオード、第1の抵抗及び第2の抵抗と、前記第1の抵抗と前記第2の抵抗の接続点の電位をゲートに入力し、ソースを第3の抵抗を介して前記電源電位に接続し、ドレインを第4の抵抗を介して前記低電位に接続したp型MOSトランジスタとを備えることを特徴とするパワーオン電源電位検知回路が提供される。
本願発明の一態様によれば、電源電位と前記電源電位より低い低電位との間に直列接続されたダイオード接続した第1のp型MOSトランジスタ、第1の抵抗及び第2の抵抗と、前記第1の抵抗と前記第2の抵抗の接続点の電位をゲートに入力し、ソースを前記電源電位に接続し、ドレインを第3の抵抗を介して前記低電位に接続した第2のp型MOSトランジスタとを備えることを特徴とするパワーオン電源電位検知回路が提供される。
本願発明の一態様によれば、それぞれダイオード接続され、且つゲート長に対するゲート幅の比が互いに等しい第1のp型MOSトランジスタと第2のp型MOSトランジスタを直列に接続し、抵抗値が等しい第1の抵抗と第2の抵抗を介して電源電位より低い低電位に接続し、前記第1のp型MOSトランジスタとゲート長に対するゲート幅の比が等しい第3のp型MOSトランジスタのソースと前記電源電位と間に第3の抵抗を挿入し、前記第3のp型MOSトランジスタのドレインと前記低電位の間に第4の抵抗を挿入し、前記電源電位をVddとし、前記第1のp型MOSトランジスタのゲート・ソース間電圧をVGS1とし、前記第2のp型MOSトランジスタのゲート・ソース間電圧をVGS2とし、前記第3のp型MOSトランジスタのゲート・ソース間電圧をVGS3とすると、
Vdd-{Vdd-|VGS1|- |VGS2|}/2 =|VGS3|
であることを特徴とするパワーオン電源電位検知回路が提供される。
Vdd-{Vdd-|VGS1|- |VGS2|}/2 =|VGS3|
であることを特徴とするパワーオン電源電位検知回路が提供される。
本発明によれば、p型MOSトランジスタのしきい値の温度依存性及び、p型MOSトランジスタのしきい値のばらつきを低減するパワーオン電源電位検知回路を提供できる。
次に、図面を参照して、本発明の実施の形態について説明する。なお、以下では本発明の実施形態を図面に基づいて説明するが、図解のためだけであり、本発明はそれらの図面に限定されるものではない。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
図1に示すように、本発明の実施例1に係るパワーオン電源電位検知回路は、電源電位Vddと電源電位Vddより低い低電位Vssとの間に直列接続されたダイオードD1、第1の抵抗R1及び第2の抵抗R2と、第1の抵抗R1と第2の抵抗R2の接続点の電位VG1をゲートに入力し、ソースを第3の抵抗R3を介して電源電位Vddに接続し、ドレインを第4の抵抗R4を介して低電位Vssに接続したp型MOSトランジスタQ1とを備える。
図1の実施例1を、従来型回路との対比をしながら説明する。まず、従来型回路にも現れている実施例1の構成では、電源電圧Vddと低電位Vssの間に抵抗R1と抵抗R2を挿入し、この抵抗R1と抵抗R2には電流Idioを流し続ける事により、抵抗分割により、抵抗R1と抵抗R2の接点からある所望の電位VG1を取り出す事が出来るようにする。電流Idioを流したままにするために、必然的に抵抗R1及び抵抗R2の値はチップの電流スペックから決まる比較的大きな値となる。抵抗分割して作った電位VG1をp型MOSトランジスタQ1のゲートに入力し、p型MOSトランジスタQ1のソースには電源電圧Vddを入力し、ドレインとVssの間には抵抗R4を挿入する。こうすることで、電源電圧Vddが立ち上がるとともに、ゲート・ソース間の電位差VGS1が大きくなり、ある電源電圧Vddで、p型MOSトランジスタQ1がオンする事によりパワーオン検知されたこととしている。
そして、従来型回路と比較した場合の実施例1の特徴は、電源電圧VddとダイオードD1のp側をまず接続し、ダイオードD1のn側とVssの間に抵抗R1と抵抗R2を挿入することである。ダイオードD1がオン(ON)するp側とn側の電位差であるオン電圧をVdioとする。図2に示す様に、このオン電圧Vdioは約-2mV/℃の温度依存性dVdio/dTを持つ事が知られている。一方、p型MOSトランジスタQ1のしきい値Vthも図3に示す様に通常ダイオードD1が持つ温度依存性dVdio/dTよりは絶対値が小さいものの、温度依存性dVth/dTを持つ。従って、図1に示す様に、ダイオードD1と抵抗R1と抵抗R2を直列に接続した場合には、抵抗R1と抵抗R2の抵抗値の比を式(1)から決まる値にすると、抵抗R1と抵抗R2を用いて抵抗分割して作る電位VG1はp型MOSトランジスタQ1のしきい値Vthと等しい温度依存性を持たせる事が出来る。
R2 : R1+R2 = dVth/dT×R4/(R3+R4) : -2×10-3(V/℃) ・・・(1)
実施例1において注意すべきは、p型MOSトランジスタQ1のソース側に抵抗R3を挿入し、p型MOSトランジスタQ1のソース電位VS1を電源電位Vddから下降させる必要がある事である。なぜならダイオードD1のオン電圧Vdioは通常p型MOSトランジスタQ1のしきい値Vthの絶対値と比較して大きいと考えられるためである。p型MOSトランジスタQ1のゲート電位VG1は式(2)から計算される。
VG1 = (Vdd-Vdio)×R2/(R1+R2) ・・・(2)
また、p型MOSトランジスタQ1のソース電位VS1が式(3)となる。
VS1- VG1=Vth ・・・(3)
以上から、抵抗R1〜R4は、式(1)、(2)、(3)を同時に満足するように設定すればよい。厳密に一致させることができなければ、式(2)、(3)を満たした上で、スペックの範囲内で式(1)を近似的に満たすように抵抗R1〜R4を設定する。
実施例1によれば、温度が変動してもパワーオン電源電位は変動しない。実施例1のパワーオン電源電位検知回路によれば、温度に依らず一定の電位でパワーオン電源電位検知が行える。
図4に本発明の実施例2を示す。実施例2は実施例1の変形例である。実施例1に比べて抵抗R5及び抵抗R6が追加されている点が異なる。本実施例2によれば実施例1の場合ではパワーオン電源電位が低すぎる場合に抵抗R5と抵抗R6による電圧ドロップ分嵩上げする事により所望のパワーオン電源電圧を得る事が出来る。実施例2のパワーオン電源電位検知回路によれば、温度に依らず一定の電位でパワーオン電源電位検知が行える。
図5に本発明の実施例3を示す。実施例3は実施例2の変形例である。実施例2に比べて抵抗R5が挿入されている位置が異なる。実施例3によれば実施例2と同様で実施例1の場合ではパワーオン電源電位が低すぎる場合に抵抗R5と抵抗R6による電圧ドロップ分嵩上げする事により所望のパワーオン電源電圧を得る事が出来る。
抵抗R1、R2、R5の比を式(4)から決まる値にすると、抵抗R1、R2、R5を用いて抵抗分割して作る電位VG1はp型MOSトランジスタQ1のしきい値Vthと等しい温度依存性を持たせる事が出来る。
R2 : R1+R2+R5 = dVth/dT×R4/(R3+R6+R4) : -2×10-3(V/℃) ・・・(4)
実施例3ではp型MOSトランジスタQ1のソース側に抵抗R3と抵抗R6を挿入し、p型MOSトランジスタQ1のソース電位VS1を電源電位Vddから下降させる必要がある事である。p型MOSトランジスタQ1のゲート電位VG1は式(5)から計算される。
VG1 = (Vdd-Vdio)×R2/(R1+R2+R5) ・・・(5)
またVS1は式(6)と表される。
VS1- VG1=Vth ・・・(6)
以上から、抵抗R1〜R5は、式(4)、(5)、(6)を同時に満足するように設定すればよい。厳密に一致させることができなければ、式(5)、(6)を満たした上で、スペックの範囲内で式(4)を近似的に満たすように抵抗R1〜R5を設定する。
実施例3により、温度が変動してもパワーオン電源電位は変動せず、かつ抵抗R5と抵抗R6による電圧ドロップ分嵩上げする事により所望のパワーオン電源電圧を得る事が出来る。実施例3のパワーオン電源電位検知回路によれば、温度に依らず一定の電位でパワーオン電源電位検知が行える。
図6に本発明の実施例4を示す。本実施例4は実施例1の変形例である。実施例1においては電源電圧Vddと抵抗R1、R2の間にダイオードD1を挿入する事によりp型MOSトランジスタQ1のしきい値Vthが温度依存性を持っても温度に依らず一定のパワーオン電源電位を検知したが、p型MOSトランジスタQ1のしきい値Vth自身がばらつきを持った場合には、それがそのままパワーオン電位にも反映してしまう問題があった。実施例4ではかかる問題を緩和する事を趣旨とする。
本発明の実施例4に係るパワーオン電源電位検知回路は、電源電位Vddからダイオード接続した第1のp型MOSトランジスタQ2と第1の抵抗R1と第2の抵抗R2を介して電源電位Vddより低い低電位Vssに接続した抵抗列と、第1の抵抗R1と第2の抵抗R2の接続点の電位VG1がゲートに入力された第2のp型MOSトランジスタQ1とを有し、p型MOSトランジスタQ1のソースを電源電位Vddに接続し、ドレインを第3の抵抗R4を介して低電位Vssに接続した構成からなる。
ダイオード接続したp型MOSトランジスタQ2とVssの間に抵抗R1及び抵抗R2を挿入し、抵抗R1と抵抗R2の接続点をp型MOSトランジスタQ1のゲートに入力する。p型MOSトランジスタQ1のドレインとVssの間に抵抗R4を挿入する。
ここで、図7に示すように、単位ゲート幅W当たりのドレイン電流ID1とID2について、p型MOSトランジスタQ1よりp型MOSトランジスタQ2の方が小さくなるように、例えば、p型MOSトランジスタQ2のゲート幅Wをp型MOSトランジスタQ1のゲート幅Wの100倍とし、流すドレイン電流ID1とID2を略等しい値とする。そうすると、p型MOSトランジスタQ2のゲート・ソース間電圧VGS2の温度依存性dVGS2/dTを、p型MOSトランジスタQ1のゲート・ソース間電圧VGS1の温度依存性dVGS1/dTより大きくすることができる。
また、図8に示すように、ゲート長Lに対するゲート幅Wの比W/Lについて、p型MOSトランジスタQ1よりp型MOSトランジスタQ2の方が大きくなるように調整し、流すドレイン電流ID1とID2を略等しい値としても、dVGS2/dTを、dVGS1/dTより大きくすることができる。すなわち、単位W/L当たりのドレイン電流ID1とID2について、p型MOSトランジスタQ1よりp型MOSトランジスタQ2の方が小さくなるように設定すればよい。
図6に示すように、p型MOSトランジスタQ2のゲート・ソース間電圧VGS2とp型MOSトランジスタQ1のゲート・ソース間電圧VGS1の間には式(7)の関係がある。
Vdd-{Vdd-|VGS2|}×R2/(R1+R2) =|VGS1| ・・・(7)
又、VGS2の温度依存性をdVGS2/dT、VGS1の温度依存性をdVGS1/dTとすると、図8から分かる様に式(8)の関係がある。
|dVGS2/dT| > |dVGS1/dT| ・・・(8)
従って式(6)と式(9)を満たす様にパワーオンする電圧Vdd及び抵抗R1と抵抗R2の比は決まる。
|dVGS2/dT|×R2/(R1+R2) = |dVGS1/dT| ・・・(9)
又、抵抗R1と抵抗R2の絶対値は抵抗列に流すことの出来る電流ID2のスペックから決まる。又、実施例1〜3と異なり、ダイオードD1の代わりにp型MOSトランジスタQ1とゲート長Lの等しいp型MOSトランジスタQ2をダイオード接続しているため、p型MOSトランジスタQ1のしきい値ばらつきに連動してp型MOSトランジスタQ2のしきい値ばらつきが変動すると考えられる。今p型MOSトランジスタQ2とp型MOSトランジスタQ1のゲート長Lが等しい事から、しきい値Vthは等しい値ΔVthばらつくと考えられる。するとp型MOSトランジスタQ2のしきい値VthがΔVthばらつく事によりVGS1は式(10)に示すΔVGS1だけばらつく。
ΔVGS1=ΔVth×R2/(R1+R2) ・・・(10)
すなわちp型MOSトランジスタQ1のしきい値VthがΔVthばらついても、ゲート・ソース間の電圧VGS1は式(10)のΔVGS1分ばらつく事により、この分だけ緩和された事になる。従って、完全とは言わないまでも、温度依存性をなくし、しきい値ばらつきによる影響を緩和する事が出来る。
実施例4によれば、温度による変化に加え、p型MOSトランジスタQ1のしきい値自身がばらつきによるパワーオン電源電位の変動を緩和する事が出来る。
図9に本発明の実施例5を示す。実施例4においては式(6)と式(9)を満たす様にパワーオンする電圧Vdd及び抵抗R1と抵抗R2の比は決まる。従ってパワーオンする電圧Vddに温度依存性が無いようにし、かつパワーオンする電位を自由に調整する事は出来なかった。実施例5ではパワーオンする電圧Vddに温度依存性が無いようにしつつ、パワーオンする電圧Vddを自由に設定する事にある。実施例4の場合ではパワーオン電源電位が低すぎる場合に、実施例5において抵抗R5と抵抗R6による電圧ドロップ分嵩上げすることにより所望のパワーオン電源電圧を得る事が出来る。
実施例5によれば、温度による変化に加え、p型MOSトランジスタQ1のしきい値自身がばらつきによるパワーオン電源電位の変動を緩和する事が出来る。
図10に本発明の実施例6を示す。本実施例6は実施例5の変形例である。実施例5に比べて抵抗R5が挿入されている位置が異なる。実施例6によれば実施例5と同様で実施例4の場合ではパワーオン電源電位が低すぎる場合に抵抗R5と抵抗R6による電圧ドロップ分嵩上げする事により所望のパワーオン電源電圧を得る事が出来る。
抵抗R1、R2、R5の比を式(11)から決まる値にすると、抵抗R1、R2、R5を用いて抵抗分割して作る電位VG1はp型MOSトランジスタQ1のしきい値Vth(Q1)の温度依存性dVth(Q1)/dTと等しい温度依存性を持たせる事が出来る。
R2 : R1+R2+R5 = dVth(Q1)/dT×R4/(R6+R4) : dVth(Q2)/dT ・・・(11)
又、本実施例6ではp型MOSトランジスタQ1のソース側に抵抗R6を挿入し、p型MOSトランジスタQ1のソース電位VS1を電源電位Vddから下降させる必要がある事である。p型MOSトランジスタQ1のゲート電位VG1は式(12)から計算される。
VG1 = (Vdd-Vdio)×R2/(R1+R2+R5) ・・・(12)
また、ソース電位VS1は式(13)と表される。
VS1- VG1=Vth(Q1) ・・・(13)
以上から、抵抗R1〜R5は、式(11)、(12)、(13)を同時に満足するように設定すればよい。厳密に一致させることができなければ、式(12)、(13)を満たした上で、スペックの範囲内で式(11)を近似的に満たすように抵抗R1〜R5を設定する。
よってp型MOSトランジスタQ1のソース電位VS1が式(13)となるように抵抗R4と抵抗R6を決める。実施例6によれば、温度が変動してもパワーオン電源電位は変動しない。また、実施例6によれば、温度による変化に加え、p型MOSトランジスタQ1のしきい値自身がばらつきによるパワーオン電源電位の変動を緩和する事が出来る。
図11に本発明の実施例7を示す。本実施例7は実施例4の変形例である。
実施例4においてはp型MOSトランジスタQ2のゲート幅Wをp型MOSトランジスタQ1のゲート幅Wの100倍とし、流す電流ID1とID2を略等しい値とし、パワーオン電源電位の温度依存性をなくし、しきい値ばらつき依存性を緩和した。本実施例7では等しいゲート長に対するゲート幅の比(W/L)のp型MOSトランジスタQ1、Q2、Q3を用い、パワーオン電圧の温度依存性と、しきい値ばらつき依存性の両方を無くそうとするものである。
本発明の実施例7に係るパワーオン電源電位検知回路は、ダイオード接続しゲート長Lに対するゲート幅Wの比W/Lが等しいp型MOSトランジスタQ2とp型MOSトランジスタQ3を直列に接続し、抵抗値が等しい第1の抵抗R1と第2の抵抗R2を介して電源電位Vddより低い低電位Vssに接続し、p型MOSトランジスタQ2とゲート長Lに対するゲート幅Wの比W/Lが等しいp型MOSトランジスタQ1のソースと前記電源電位Vddと間に第3の抵抗R6を挿入し、p型MOSトランジスタQ1のドレインと低電位Vssの間に第4の抵抗R4を挿入し、電源電位VddをVddとし、p型MOSトランジスタQ2のゲート・ソース間電圧をVGS2とし、p型MOSトランジスタQ3のゲート・ソース間電圧をVGS3とし、p型MOSトランジスタQ1のゲート・ソース間電圧をVGS1とすると式(14)を満たす。
Vdd-{Vdd-|VGS2|- |VGS3|}×R2/(R1+R2) =|VGS1| ・・・(14)
Vdd-{Vdd-|VGS2|- |VGS3|}/2 =|VGS1| ・・・(15)
ここで式(15)に示すように抵抗R1と抵抗R2が等しい値であり、p型MOSトランジスタQ1、Q2とQ3のしきい値Vthの温度依存性も略等しいので、p型MOSトランジスタQ1に入力される電位VG1の温度依存性はp型MOSトランジスタQ1のしきい値Vthの温度依存性と略等しくなる。式(15)となるように抵抗R3及び抵抗R4を決めれば、温度及びp型MOSトランジスタのしきい値ばらつきに依存しないパワーオン電源電位検知回路を構成する事が出来る。
実施例7によれば、温度による変化に加え、p型MOSトランジスタQ1のしきい値自身がばらつきによるパワーオン電源電位の変動をなくす事が出来る。
実施例1乃至7は、本発明を実施するにあたっての具体化の例を示したものに過ぎず、実施例1乃至7によって本発明の技術的範囲が限定的に解釈されてはならないものである。本発明は、その技術的思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。すなわち、本発明の特許請求の範囲を逸脱しない範囲で、変更・改良や一部転用などが可能であり、これらすべて本発明の請求範囲内に包含されるものである。
Claims (6)
- 電源電位と前記電源電位より低い低電位との間に直列接続されたダイオード、第1の抵抗及び第2の抵抗と、
前記第1の抵抗と前記第2の抵抗の接続点の電位をゲートに入力し、ソースを第3の抵抗を介して前記電源電位に接続し、ドレインを第4の抵抗を介して前記低電位に接続したp型MOSトランジスタと
を備えることを特徴とするパワーオン電源電位検知回路。 - 前記第1の抵抗の抵抗値をR1、前記第2の抵抗の抵抗値をR2、第3の抵抗の抵抗値をR3、第4の抵抗の抵抗値をR4とし、前記p型MOSトランジスタのしきい値の温度依存性をdVth/dT、前記ダイオードのオン電圧の温度依存性をdVdio/dTとすると、
R2 : R1+R2 = dVth/dT×R4/(R3+R4) : dVdio/dT
であることを特徴とする請求項1記載のパワーオン電源電位検知回路。 - 電源電位と前記電源電位より低い低電位との間に直列接続されたダイオード接続した第1のp型MOSトランジスタ、第1の抵抗及び第2の抵抗と、
前記第1の抵抗と前記第2の抵抗の接続点の電位をゲートに入力し、ソースを前記電源電位に接続し、ドレインを第3の抵抗を介して前記低電位に接続した第2のp型MOSトランジスタと
を備えることを特徴とするパワーオン電源電位検知回路。 - 前記第1のp型MOSトランジスタのゲート長に対するゲート幅の第1の比が、前記第2のp型MOSトランジスタのゲート長に対するゲート幅の第2の比より大きく、前記第1と第2の比でそれぞれ割ったドレイン電流の電流値は前記第1のp型MOSトランジスタの方が前記第2のp型MOSトランジスタより小さいことを特徴とする請求項3に記載のパワーオン電源電位検知回路。
- 前記第1の抵抗の抵抗値をR1、前記第2の抵抗の抵抗値をR2とし、前記第1のp型MOSトランジスタのゲート・ソース間電圧の温度依存性をdVGS1/dT とし、前記第2のp型MOSトランジスタのゲート・ソース間電圧の温度依存性をdVGS2/dT とすると、
|dVGS1/dT|×R2/(R1+R2) = |dVGS2/dT|
であることを特徴とする請求項3または請求項4に記載のパワーオン電源電位検知回路。 - それぞれダイオード接続され、且つゲート長に対するゲート幅の比が互いに等しい第1のp型MOSトランジスタと第2のp型MOSトランジスタを直列に接続し、抵抗値が等しい第1の抵抗と第2の抵抗を介して電源電位より低い低電位に接続し、前記第1のp型MOSトランジスタとゲート長に対するゲート幅の比が等しい第3のp型MOSトランジスタのソースと前記電源電位と間に第3の抵抗を挿入し、前記第3のp型MOSトランジスタのドレインと前記低電位の間に第4の抵抗を挿入し、
前記電源電位をVddとし、前記第1のp型MOSトランジスタのゲート・ソース間電圧をVGS1とし、前記第2のp型MOSトランジスタのゲート・ソース間電圧をVGS2とし、前記第3のp型MOSトランジスタのゲート・ソース間電圧をVGS3とすると、
Vdd-{Vdd-|VGS1|- |VGS2|}/2 =|VGS3|
であることを特徴とするパワーオン電源電位検知回路。
Priority Applications (2)
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