JPWO2013042285A1 - 電圧検出回路及びそれを備えた電圧レギュレータ装置 - Google Patents

Abstract

本発明の電圧検出回路（１）は、一方の端子は第１の電圧入力端子（２）と接続されている第１の電流源（１１）と、一方の端子はグランド電位ＶＳＳと接続されている第２の電流源（１２）と、一方の主端子は第１の電流源（１１）の他方の端子と接続され、他方の主端子は第２の電流源（１２）の一方の端子並びに検出出力端子（４）と接続され、且つ制御端子は第２の電圧入力端子（３）と接続されている第１のトランジスタ（Ｍ１）と、を備え、第１の電圧入力端子（２）に印加された一方の電圧と、第２の電圧入力端子（３）に印加された他方の電圧に対し第１のトランジスタ（Ｍ１）の一方の主端子と制御端子との間の電圧差を加算した電圧との高低により検出出力信号（ＶＯＵＴ）の論理レベルが定まるように、第１の電流源（１１）及び第２の電流源（１２）が構成されている。

Description

本発明は、電圧検出回路及びそれを備えた電圧レギュレータ装置に関し、特に電源電圧の電圧低下を検出する電圧検出回路及びそれを備えた電圧レギュレータ装置に関する。

携帯情報端末などに代表される携帯機器はその電源に電池を用いて動作している。携帯機器内部の電子回路は、電池の電圧低下による誤動作を防止するため、電源電圧を検出するとともにその検出した電源電圧が正常動作に必要な電圧を下回るか否かを判定し、電源電圧が正常動作に必要な電圧を下回った場合には、動作を停止している。そのため、携帯機器には電源電圧の電圧低下を検出する電圧検出回路を備えることが必要である。

図１０は特許文献１に開示された従来の電圧検出回路の構成を示した回路図である。図１０に示す電圧検出回路１０は、電圧入力端子２に印加される電源電圧ＶＤＤに応じた電圧と、電圧入力端子３に印加される基準電圧Ｖｒｅｆとを比較した結果に応じた検出出力電圧ＶＯＵＴを検出出力端子４を介して出力している。電源電圧ＶＤＤに応じた電圧が基準電圧Ｖｒｅｆよりも高い場合には検出出力電圧ＶＯＵＴはハイレベルとして定義される電源電圧ＶＤＤとなる。電源電圧ＶＤＤに応じた電圧が基準電圧Ｖｒｅｆよりも低い場合には検出出力電圧ＶＯＵＴはローレベルとして定義されるグランド電位ＶＳＳとなる。

検出対象電圧入力端子２０は電圧入力端子２と短絡されており、検出対象電圧入力端子２０には電圧入力端子２に印加された電源電圧ＶＤＤがそのまま印加される。検出対象電圧入力端子２０に印加される電源電圧ＶＤＤは、抵抗Ｒ１０，Ｒ１１で構成された抵抗分圧部において分圧される。そして、ＭＯＳトランジスタＭ１６，Ｍ１７，Ｍ１２，Ｍ１３と電流源ＣＳ１０とにより構成される差動比較部において、上記抵抗分圧部の分圧により得られた電圧と基準電圧Ｖｒｅｆとが比較される。上記差動比較部の出力は、ＭＯＳトランジスタＭ１４，Ｍ１５で構成される出力部から出力され、インバータ回路ＩＮＶ１を介して検出出力端子４から出力される。

以上、図１０に示すような電圧検出回路１０を用いることにより、電源電圧ＶＤＤに応じた電圧が基準電圧Ｖｒｅｆを下回るか否かを検出することができる。

特開２００９−１９８４７６号公報

従来の電圧検出回路１０では、電源電圧ＶＤＤが抵抗Ｒ１０，Ｒ１１で構成される抵抗分圧部で分圧された後、この分圧により得られた電圧が差動比較部の一方の入力端へと印加されるように構成されている。すると、抵抗分圧部を構成する抵抗Ｒ１０，Ｒ１１の抵抗値には元々ばらつきがあるので、この抵抗値のばらつきによって電圧検出精度が低下することになる。

そこで、抵抗値のばらつきの影響を低減すべく、抵抗Ｒ１０，Ｒ１１抵抗幅を大きく設定することが考えられる。しかしながら、そうすることによって、抵抗Ｒ１０，Ｒ１１の素子面積は増大してしまい、ひいては電圧検出回路が搭載される半導体集積回路の面積が増大することになる。さらに、電圧検出回路１０の低消費電流化を実現するために、抵抗Ｒ１０，Ｒ１１の抵抗値を大きく設定することが考えられる。しかしながら、そうすることによって、抵抗Ｒ１０，Ｒ１１の素子面積はさらに増大してしまい、ひいては半導体集積回路の面積がさらに増大することになる。

本発明は、このような課題を解決するためになされたもので、その目的は、電圧検出の精度を低下させることなく面積の削減が可能な電圧検出回路及びそれを備えた電圧レギュレータ装置を提供することである。

前述した従来の課題を解決するために、本発明のある形態に係る電圧検出回路は、検出対象電圧又は基準電圧のうち一方の電圧が印加される第１の電圧入力端子と、前記検出対象電圧又は前記基準電圧のうち他方の電圧が印加される第２の電圧入力端子と、前記検出対象電圧が前記基準電圧より低いか否かの論理を表す検出出力信号を出力する検出出力端子と、一方の端子は前記第１の電圧入力端子と接続されている第１の電流源と、一方の端子はグランドと接続されている第２の電流源と、一方の主端子は前記第１の電流源の他方の端子と接続され、他方の主端子は前記第２の電流源の一方の端子並びに前記検出出力端子と接続され、且つ制御端子は前記第２の電圧入力端子と接続されている第１のトランジスタと、を備え、前記第１の電圧入力端子に印加された前記一方の電圧と、前記第２の電圧入力端子に印加された前記他方の電圧に対し前記第１のトランジスタの一方の主端子と制御端子との間の電圧を加算した電圧との高低により前記検出出力信号の論理レベルが定まるように、前記第１の電流源及び前記第２の電流源が構成されている、ものである。

この構成によれば、検出対象電圧の閾値が基準電圧に対し第１のトランジスタの一方の主端子と制御端子との間の電圧差を加算した電圧となり、検出対象電圧がその閾値を下回るか否かを検出することができる。なお、検出対象電圧を分圧する抵抗分圧部が存在しないので、抵抗分圧部を構成する抵抗値のばらつきによる電圧検出精度の低下は発生し得ない。また、抵抗分圧部に流れていた電流値が不要となる分、低消費電流化を実現することができる。さらに、抵抗分圧部を設けなくて済む分、半導体集積回路の素子面積を削減することができる。

上記の電圧検出回路において、前記第１の電流源は、一方の主端子は前記第１の電圧入力端子と接続され、他方の主端子は前記第１のトランジスタの一方の主端子と接続され、当該一方の主端子と制御端子との間に第１のバイアス電圧が印加されている第２のトランジスタで構成され、前記第２の電流源は、一方の主端子は前記第１のトランジスタの他方の主端子と接続され、他方の主端子はグランドと接続され、当該他方の主端子と制御端子との間に第２のバイアス電圧が印加されている第３のトランジスタで構成され、前記第３のトランジスタの電流駆動能力に対する前記第２のトランジスタの電流駆動能力の比率として、前記第３のトランジスタのゲートのアスペクト比と前記第２のバイアス電圧と前記第３のトランジスタのしきい値電圧の差の２乗との積に対する、前記第２のトランジスタのゲートのアスペクト比と前記第１のバイアス電圧と前記第２のトランジスタのしきい値電圧の差の２乗との積の比率に、所定の係数を掛け合せた値が、１より大きい、としてもよい。

この構成によれば、第３のトランジスタの電流駆動能力に対する第２のトランジスタの電流駆動能力の比率として、前記第３のトランジスタのゲートのアスペクト比と前記第２のバイアス電圧と前記第３のトランジスタのしきい値電圧の差の２乗との積に対する、前記第２のトランジスタのゲートのアスペクト比と前記第１のバイアス電圧と前記第２のトランジスタのしきい値電圧の差の２乗との積の比率に所定の係数を掛け合せた値が、１よりも大きいという関係が成立できていれば、第２、第３のトランジスタの電流駆動能力を任意に設定することができる。このため、第３のトランジスタの電流駆動能力に対する第３のトランジスタの電流駆動能力の比率が１よりも大きいという関係を維持しつつ、第２、第３のトランジスタの電流駆動能力をともに小さく設定することによって、更なる低消費電流化を実現できる。

上記の電圧検出回路において、前記第２の電圧入力端子と前記第１のトランジスタの制御端子との間には、電圧シフト部が設けられ、前記電圧シフト部は、一方の主端子は前記第２の電圧入力端子と接続され、他方の主端子は制御端子並びに前記第１のトランジスタの制御端子と接続されている第４のトランジスタと、一方の端子が前記第４のトランジスタの他方の主端子と接続され、他方の端子がグランドと接続され、前記第４のトランジスタの一方の主端子と他方の主端子との間に電位差を生じさせるように構成された電位差生成部と、を備える、としてもよい。

この構成によれば、検出対象電圧の閾値（第１のトランジスタの一方の主端子の電圧）は、基準電圧から第４のトランジスタの一方の主端子と制御端子との間の電圧を減じた後、第１のトランジスタの一方の主端子と制御端子との間の電圧を加えたものとなる。よって、第１のトランジスタの一方の主端子と制御端子との間の電圧と、第４のトランジスタの一方の主端子と制御端子との間の電圧とは相殺されるので、検出対象電圧の閾値は基準電圧となる。ここで、第１のトランジスタの一方の主端子と制御端子との間の電圧は一般的には誤差要因であるため、検出対象電圧の閾値から当該誤差要因がキャンセルされたことにより、電圧検出精度が向上する。

上記の電圧検出回路において、前記第４のトランジスタの一方の主端子と制御端子との間の電圧差と、前記第１のトランジスタの一方の主端子と制御端子との電圧差とが等しくなるように、前記第１のトランジスタ及び前記第４のトランジスタのゲートのアスペクト比が設定されている、としてもよい。

この構成によれば、第１のトランジスタの一方の主端子と制御端子との間の電圧と、第４のトランジスタの一方の主端子と制御端子との間の電圧とは確実に相殺され、更に電圧検出精度が向上する。

上記の電圧検出回路において、前記電圧シフト部の前記電位差生成部は抵抗で構成されている、としてもよい。

この構成によれば、電位差生成部を構成する抵抗の抵抗値を基準電圧に応じて設定することにより、第４のトランジスタの電流値を任意に設定できる。それ故に、第４のトランジスタの電流値を小さく設定することにより、更なる低消費電流化を実現可能となる。

上記の電圧検出回路において、前記第１の電流源の前記第２のトランジスタの一方の主端子と制御端子との間に前記第１のバイアス電圧を印加させ、前記第２の電流源の前記第３のトランジスタの他方の端子と制御端子との間に前記第２のバイアス電圧を印加させるように構成されたバイアス回路をさらに備え、前記バイアス回路は、一方の主端子は前記第２のトランジスタの一方の主端子と接続され、他方の主端子は制御端子と前記第２のトランジスタの制御端子と接続されている第５のトランジスタと、一方の主端子は制御端子と前記第３のトランジスタの制御端子と接続され、他方の主端子は前記第３のトランジスタの他方の主端子と接続されている第６のトランジスタと、前記第５のトランジスタの他方の主端子と前記第６のトランジスタの一方の端子との間に接続された抵抗と、を備え、 前記第３のトランジスタの電流駆動能力に対する前記第２のトランジスタの電流駆動能力の比率が１よりも大きくなるように、前記第５のトランジスタの一方の主端子と制御端子との間の電圧と、前記第６のトランジスタの一方の主端子と制御端子との間の電圧と、前記第２のトランジスタ、前記第３のトランジスタ、前記第５のトランジスタ及び前記第６のトランジスタのゲートのアスペクト比とが設定されている、としてもよい。

この構成によれば、第２，第３のトランジスタの一方の主端子と制御端子との間にバイアス電圧を印加させるための定電圧源が不要になる。また、第３のトランジスタの電流駆動能力に対する第２のトランジスタの電流駆動能力の比率が１よりも大きくなるように、第５のトランジスタの一方の主端子と制御端子との間の電圧差と、第６のトランジスタの一方の主端子と制御端子との間の電圧差と、第２のトランジスタ、第３のトランジスタ、第５のトランジスタ及び第６のトランジスタのゲートのアスペクト比とが設定されている。このため、抵抗の値を大きくして、第２、第３のトランジスタ双方の電流駆動能力を小さくしても、第２、第３のトランジスタの電流駆動能力の大小関係は不変である。よって、電圧検出回路としての回路動作（機能）を補償しながら、抵抗の値を大きくすることによって更なる低消費電流化を実現可能となる。

上記の電圧検出回路において、前記第１の電流源は、一方の主端子は前記第１の電圧入力端子と接続され、他方の主端子は前記第１のトランジスタの一方の主端子と接続される第２のトランジスタと、一方の主端子が前記第２のトランジスタの一方の主端子と接続され、他方の主端子は制御端子と接続され、当該制御端子は前記第２のトランジスタの制御端子と接続されている第７のトランジスタと、から成る第１のカレントミラー回路で構成され、前記第２の電流源は、一方の主端子は前記第１のトランジスタの他方の主端子と接続され、他方の主端子はグランドと接続される第３のトランジスタと、一方の主端子が電流源と接続され、他方の主端子がグランドと接続され、制御端子が当該一方の主端子と接続された第８のトランジスタと、一方の主端子が前記第７のトランジスタの他方の主端子と接続され、他方の主端子がグランドと接続され、制御端子が前記第３のトランジスタの制御端子及び前記第８のトランジスタの制御端子と接続された第９のトランジスタと、から成る第２のカレントミラー回路で構成され、前記第３のトランジスタの電流駆動能力に対する前記第２のトランジスタの電流駆動能力の比率が１よりも大きくなるように、前記第１のカレントミラー回路を構成する前記第２のトランジスタ及び前記第７のトランジスタのミラー比と、前記第２のカレントミラー回路を構成する前記第３のトランジスタ、前記第８のトランジスタ及び前記第９のトランジスタのミラー比が設定されている、としてもよい。

この構成によれば、第２，第３のトランジスタの一方の主端子と制御端子との間にバイアス電圧を印加させるための定電圧源が不要になる。また、第２、第３のトランジスタの電流駆動能力の大小関係は第１、第２のカレントミラー回路を構成するトランジスタのゲートのアスペクト比で決定されている。このため、電流源の電流値を可変させても、第２、第３の電流駆動能力の大小関係は不変である。よって、電圧検出回路としての回路動作を補償しながら、電流源の電流値を小さくすることにより、更なる低消費電流化が実現可能となる。

上記の電圧検出回路において、前記第２のカレントミラー回路は、一方の主端子は前記第４のトランジスタの他方の主端子と接続され、他方の主端子はグランドと接続され、制御端子は前記第８のトランジスタの制御端子と接続されている第１０のトランジスタを更に含み、前記電圧シフト部の前記電位差生成部は、前記第１０のトランジスタで構成されている、としてもよい。

この構成によれば、第３のトランジスタの電流値は基準電圧の電圧値によらずに一定とすることができる。

前述した従来の課題を解決するために、本発明の他の形態に係る電圧レギュレータ装置は、上記の電圧検出回路と、電圧レギュレータ回路とを備え、前記電圧レギュレータ回路は、前記電圧検出回路の前記検出出力端子から出力される検出出力信号に応じて出力が制御されるように構成されている、ものである。あるいは、上記の電圧検出回路を複数備え、前記複数の電圧検出回路は前記第１の電圧入力端子又は前記第２の電圧入力端子のいずれかに印加される基準電圧が異なり、前記電圧レギュレータ回路は、前記複数の電圧検出回路の前記検出出力端子から出力される検出出力信号に応じて出力が複数の状態に制御されるように構成されている、ものである。

この構成によれば、上記の効果を奏した電圧検出回路を用いた電圧レギュレータ装置を提供することができる。

本発明によれば、電圧検出精度を低下させることなく面積の削減が可能な電圧検出回路及びそれを備えた電圧レギュレータ装置を提供することができる。

本発明の実施の形態１に係る電圧検出回路の構成例を示した回路図である。 本発明の実施の形態１に係る電圧検出回路のその他の構成例を示した回路図である。 本発明の実施の形態２に係る電圧検出回路の構成例を示した回路図である。 本発明の実施の形態３に係る電圧検出回路の構成例を示した回路図である。 本発明の実施の形態３に係る電圧検出回路のその他の構成例を示した回路図である。 本発明の実施の形態４に係る電圧検出回路の構成例を示した回路図である。 本発明の実施の形態４に係る電圧検出回路のその他の構成例を示した回路図である。 本発明の実施の形態５に係る電圧レギュレータ装置の構成例を示したブロック図である。 本発明の実施の形態５に係る電圧レギュレータ装置のその他の構成例（変形例）を示したブロック図である。 従来の電圧検出回路の構成を示した回路図である。

以下、本発明の実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
（実施の形態１）
［電圧検出回路の構成］
図１は、本発明の実施の形態１に係る電圧検出回路の構成例を示した回路図である。

図１に示す電圧検出回路１は、電源電圧ＶＤＤ（検出対象電圧）が印加される電圧入力端子２（第１の電圧入力端子）と、基準電圧Ｖｒｅｆが印加される電圧入力端子３（第２の電圧入力端子）と、電圧入力端子２に印加された電源電圧ＶＤＤの検出結果を表す検出出力信号を出力する検出出力端子４と、を有する。

また、図１に示す電圧検出回路１は、一方の端子は電圧入力端子２と接続されている電流源１１（第１の電流源）と、一方の端子はグランド電位ＶＳＳと接続されている電流源１２（第２の電流源）と、ソース端子（一方の主端子）は電流源１１の他方の端子と接続され、ドレイン端子（他方の主端子）は電流源１２の一方の端子並びに検出出力端子４と接続され、且つゲート端子（制御端子）は電圧入力端子３と接続されているＰＭＯＳトランジスタＭ１（第１のトランジスタ）と、を備えている。

電流源１１は、ソース端子（一方の主端子）は電圧入力端子２と接続され、ドレイン端子（他方の主端子）はＰＭＯＳトランジスタＭ１のソース端子と接続され、ソース端子とゲート端子（制御端子）との間に定電圧源Ｖ２の電圧（第１のバイアス電圧）が印加されているＰＭＯＳトランジスタＭ２（第２のトランジスタ）で構成されている。

電流源１２は、ドレイン端子（一方の主端子）はＰＭＯＳトランジスタＭ１のドレイン端子と接続され、ソース端子（他方の主端子）はグランド電位ＶＳＳと接続され、ソース端子とゲート端子との間に定電圧源Ｖ３の電圧（第２のバイアス電圧）が印加されているＮＭＯＳトランジスタＭ３（第３のトランジスタ）で構成されている。

なお、電流源１１並びに電流源１２は、電圧入力端子２に印加された電源電圧ＶＤＤ（一方の電圧）と、電圧入力端子３に印加された基準電圧Ｖｒｅｆ（他方の電圧）に対しＰＭＯＳトランジスタＭ１のゲート−ソース間電圧（ＶＧＳ１）を加算した電圧（ＶＳ１）との比較により検出出力電圧ＶＯＵＴの論理レベルが定まるように構成されている。

具体的には、ＮＭＯＳトランジスタＭ３の電流駆動能力に対するＰＭＯＳトランジスタＭ２の電流駆動能力の比率が１よりも大きくなるように、バイアス電圧Ｖ２，Ｖ３や、ＰＭＯＳトランジスタＭ２及びＮＭＯＳトランジスタＭ３のゲートのアスペクト比が設定されている。なお、ゲートのアスペクト比とは、トランジスタのゲート幅（Ｗ）とトランジスタのゲート長（Ｌ）との比のことであり、Ｗ／Ｌで表される。

換言すると、ＰＭＯＳトランジスタＭ２に流れることが可能なドレイン電流値（Ｉ２）はＮＭＯＳトランジスタＭ３に流れることが可能なドレイン電流値（Ｉ３）よりも大きくなるように、ＰＭＯＳトランジスタＭ２のゲート−ソース間に印加されるバイアス電圧Ｖ２、ＮＭＯＳトランジスタＭ３のゲート−ソース間に印加されるバイアス電圧Ｖ３あるいはＰＭＯＳトランジスタＭ２、ＮＭＯＳトランジスタＭ３のゲートのアスペクト比が設定されている。

ところで、ＭＯＳトランジスタの非飽和領域におけるドレイン電流Ｉｄは、一般的に次式のように表現される。

Ｉｄ＝（１／２）×μｓ×Ｃｏｘ×（Ｗ／Ｌ）×（ＶＧＳ−ＶＴＨ）＾２・・・（式１）
なお、「Ｃｏｘ」はＭＯＳトランジスタのゲート酸化膜容量、「μｓ」は多数キャリアの表面移動度、「Ｗ／Ｌ」はゲートのアスペクト比、「ＶＧＳ」はゲート−ソース間電圧、「ＶＴＨ」はしきい値電圧である。したがって、電流駆動能力を調整するパラメータとしては、多数キャリアの表面移動度μｓ、ゲート酸化膜容量Ｃｏｘ、ゲートのアスペクト比（Ｗ／Ｌ）、ゲート−ソース間電圧ＶＧＳであるバイアス電圧と、しきい値電圧ＶＴＨである。ここで、多数キャリアの表面移動度μｓ、ゲート酸化膜容量Ｃｏｘ、及びしきい値電圧ＶＴは、電圧検出回路を作製する際に適用される半導体プロセスによってそれらの設計値が定められる。また、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの違いによって、多数キャリアの表面移動度μｓ、ゲート酸化膜容量Ｃｏｘ、及びしきい値電圧ＶＴは異なっている。

よって、ＮＭＯＳトランジスタＭ３の電流駆動能力に対するＰＭＯＳトランジスタＭ２の電流駆動能力の比率については、ＮＭＯＳトランジスタＭ３のゲートのアスペクト比とバイアス電圧Ｖ３とＮＭＯＳトランジスタＭ３のしきい値電圧ＶＴＨ３の差（Ｖ３−ＶＴＨ）の２乗との積に対する、ＰＭＯＳトランジスタＭ２のゲートのアスペクト比とバイアス電圧Ｖ２とＰＭＯＳトランジスタＭ２のしきい値電圧の差（Ｖ２−ＶＴＨ）の２乗との積の比率に所定の係数を掛け合せた値によって簡略的に検証することができる。なお、所定の係数とは、ＮＭＯＳトランジスタＭ３の電子の表面移動度μｓとゲート酸化膜容量Ｃｏｘの積に対する、ＰＭＯＳトランジスタＭ２の正孔の表面移動度μｓとゲート酸化膜容量Ｃｏｘの積の比に応じた値であって、上記のとおり、電圧検出回路を作製する際に適用される半導体プロセスによって定めることができる。

なお、図１０に示す従来の電圧検出回路１０のように、検出出力端子４にインバータ回路を接続してもよい。

［電圧検出回路の動作］
電圧検出回路１の動作の概要について説明する。電圧検出回路１は、電圧入力端子２に印加される電源電圧ＶＤＤと、電圧入力端子３に印加される基準電圧Ｖｒｅｆに応じた検出対象電圧（電源電圧ＶＤＤ）の閾値と、をＰＭＯＳトランジスタＭ２のソース−ドレイン間電圧の関係を用いて比較し、その比較結果に応じた検出出力電圧ＶＯＵＴを検出出力端子４から出力している。電源電圧ＶＤＤが基準電圧Ｖｒｅｆに応じた閾値よりも高い場合には検出出力電圧ＶＯＵＴはハイレベルとして定義される電源電圧ＶＤＤとなり、電源電圧ＶＤＤが基準電圧Ｖｒｅｆに応じた閾値以下の場合には検出出力電圧ＶＯＵＴはローレベルとして定義されるグランド電位ＶＳＳとなる。

電圧検出回路１の内部の詳細な動作について説明する。ＰＭＯＳトランジスタＭ１のソース端子の電圧（ＶＳ１）は、基準電圧Ｖｒｅｆに対しＰＭＯＳトランジスタＭ１のゲート―ソース間電圧（ＶＧＳ１）を加えたものであり、次式のように表される。

ＶＳ１＝Ｖｒｅｆ＋ＶＧＳ１・・・（式２）
基準電圧Ｖｒｅｆに応じた検出対象電圧の閾値は、ＰＭＯＳトランジスタＭ１のソース端子の電圧（ＶＳ１）であるので、上式のとおり「Ｖｒｅｆ＋ＶＧＳ１」である。

まず、次式のように、電源電圧ＶＤＤが閾値Ｖｒｅｆ＋ＶＧＳ１よりも高い場合とする。

ＶＤＤ＞Ｖｒｅｆ＋ＶＧＳ１・・・（式３）
この場合、ＰＭＯＳトランジスタＭ２のソース−ドレイン間電圧が正の値となる。また、ＰＭＯＳトランジスタＭ２のドレイン電流Ｉ２はＰＭＯＳトランジスタＭ１を介してＮＭＯＳトランジスタＭ３のドレイン電流Ｉ３として流れようとする。ここで、ＰＭＯＳトランジスタＭ２に流れるドレイン電流値（Ｉ２）がＮＭＯＳトランジスタＭ３に流れるドレイン電流値（Ｉ３）よりも大きくなるように各種のトランジスタ定数が設定されているので、ＮＭＯＳトランジスタＭ３はＰＭＯＳトランジスタＭ２から自己の能力を超える電流を引き込もうとすることに相俟って、検出出力端子４の電位は上昇してゆきハイレベルとして定義される電源電圧ＶＤＤに近づいていく。

つぎに、次式のように、電源電圧ＶＤＤが閾値Ｖｒｅｆ＋ＶＧＳ１以下の場合とする。

ＶＤＤ≦Ｖｒｅｆ＋ＶＧＳ１・・・（式４）
この場合、ＰＭＯＳトランジスタＭ２のソース−ドレイン間電圧が零または負の値となり、ＰＭＯＳトランジスタＭ２のドレイン電流Ｉ２は流れなくなる。すなわちＰＭＯＳトランジスタＭ２のドレイン電流値（Ｉ２）は零となり、ＰＭＯＳトランジスタＭ１のドレイン電流値も同様に零となる。この結果、検出出力端子４の電位は下降していきローレベルとして定義されるグランド電位ＶＳＳに近づいていく。

以上のように、図１に示す電圧検出回路１を採用することにより、電源電圧ＶＤＤが閾値Ｖｒｅｆ＋ＶＧＳ１を下回るか否かを検出することが可能となる。また、図１に示す電圧検出回路１には、図１０に示す従来の電圧検出回路１０の電源電圧ＶＤＤのような検出対象電圧を分圧する抵抗分圧部（Ｒ１０，Ｒ１１）が存在しないので、従来の電圧検出回路１０において課題であった抵抗値のばらつきによる電圧検出精度の低下は発生し得ない。また、抵抗分圧部（Ｒ１０，Ｒ１１）が存在しないことで、抵抗分圧部（Ｒ１０，Ｒ１１）に流れていた電流値が不要となる分、低消費電流化が実現できる。さらに、抵抗分圧部（Ｒ１０，Ｒ１１）が存在しないことで、半導体集積回路の素子面積を削減できる。

なお、「Ｉ２＞Ｉ３」の関係が成立できれば、ＰＭＯＳトランジスタＭ２のドレイン電流値（Ｉ２）とＮＭＯＳトランジスタＭ３のドレイン電流値（Ｉ３）とをそれぞれ任意に設定できる。このため、「Ｉ２＞Ｉ３」の関係を維持しつつ、ＰＭＯＳトランジスタＭ２のドレイン電流値（Ｉ２）及びＮＭＯＳトランジスタＭ３のドレイン電流値（Ｉ３）をともに小さく設定することによって、更なる低消費電流化を実現できる。

（実施の形態１の変形例）
図２は、本発明の実施の形態１に係る電圧検出回路のその他の構成例（変形例）を示した回路図である。図２に示す電圧検出回路１の内部構成は図１に示す実施の形態１に係る電圧検出回路と同一であるが、電圧入力端子２，３に印加される電圧を逆にしている点が相違している。つまり、電圧入力端子２には基準電圧Ｖｒｅｆが印加され、電圧入力端子３には電源電圧ＶＤＤが印加されている。

図２に示す電圧検出回路１の動作の概要について説明する。図２に示す電圧検出回路１は、電圧入力端子２に印加される基準電圧Ｖｒｅｆに応じた検出対象電圧の閾値と、電圧入力端子３に印加される電源電圧ＶＤＤとを比較し、その比較結果に応じた検出出力電圧ＶＯＵＴを検出出力端子４から出力している。なお、電源電圧ＶＤＤが基準電圧Ｖｒｅｆに応じた閾値以上の場合には、検出出力電圧ＶＯＵＴはローレベルとして定義されるグランド電位ＶＳＳとなる。電源電圧ＶＤＤが基準電圧Ｖｒｅｆに応じた閾値よりも低い場合には、検出出力電圧ＶＯＵＴはハイレベルとして定義される電源電圧ＶＤＤとなる。すなわち、実施の形態１の検出出力電圧ＶＯＵＴの論理を反転したものとなる。

図２に示す電圧検出回路１の内部の詳細な動作について説明する。ＰＭＯＳトランジスタＭ１のソース端子の電圧（ＶＳ１）は、電源電圧ＶＤＤに対しＰＭＯＳトランジスタＭ１のゲート―ソース間電圧（ＶＧＳ１）を加えたものであり、次式のように表される。

ＶＳ１＝ＶＤＤ＋ＶＧＳ１・・・（式５）
ＰＭＯＳトランジスタＭ２のドレイン電流値（Ｉ２）とＮＭＯＳトランジスタＭ３のドレイン電流値（Ｉ３）との関係は図１に示す実施の形態１と同一である。

次式のように、ＰＭＯＳトランジスタＭ１のソース端子の電圧（ＶＳ１＝ＶＤＤ＋ＶＧＳ１）が基準電圧Ｖｒｅｆ以上の場合とする。

ＶＤＤ＋ＶＧＳ１≧Ｖｒｅｆ・・・（式６）
この場合、ＰＭＯＳトランジスタＭ２のソース―ドレイン間電圧が零または負の値となり、ＰＭＯＳトランジスタＭ２のドレイン電流Ｉ２は流れなくなる。すなわち、ＰＭＯＳトランジスタＭ２のドレイン電流値は零となり、ＰＭＯＳトランジスタＭ１のドレイン電流値も同様に零となる。そのため、検出出力端子４の電位は下降していきローレベルとして定義されるグランド電位ＶＳＳに近づいていく。なお、（式６）を変形すると、次式のように表すことができる。

ＶＤＤ≧Ｖｒｅｆ−ＶＧＳ１・・・（式７）
つまり、電源電圧ＶＤＤが閾値Ｖｒｅｆ−ＶＧＳ１以上となる場合には、検出出力電圧ＶＯＵＴはローレベルとして定義されるグランド電位ＶＳＳとなる。

次式のように、ＰＭＯＳトランジスタＭ１のソース端子の電圧（ＶＳ１＝ＶＤＤ＋ＶＧＳ１）が基準電圧Ｖｒｅｆよりも低い場合とする。

ＶＤＤ＋ＶＧＳ１＜Ｖｒｅｆ・・・（式８）
この場合、ＰＭＯＳトランジスタＭ２のソース―ドレイン間電圧が正の値となり、ＰＭＯＳトランジスタＭ２のドレイン電流Ｉ２はＰＭＯＳトランジスタＭ１を介してＮＭＯＳトランジスタＭ３のドレイン電流Ｉ３として流れようとする。ここで、ＰＭＯＳトランジスタＭ２のドレイン電流値（Ｉ２）はＮＭＯＳトランジスタＭ３のドレイン電流値（Ｉ３）よりも大きくなるように各種のトランジスタ定数が設定されているので、ＮＭＯＳトランジスタＭ３はＰＭＯＳトランジスタＭ２から自己の能力を超える電流を引き込もうとすることに相俟って、検出出力端子４の電位は上昇してゆきハイレベルとして定義される電源電圧ＶＤＤに近づいていく。なお、（式８）を変形すると、次式のように表すことができる。

ＶＤＤ＜Ｖｒｅｆ−ＶＧＳ１・・・（式９）
つまり、電源電圧ＶＤＤが閾値Ｖｒｅｆ−ＶＧＳ１よりも低くなる場合には、検出出力電圧ＶＯＵＴはハイレベルとして定義される電源電圧ＶＤＤとなる。

このように、図２に示す電圧検出回路１を採用することにより、電源電圧ＶＤＤが閾値Ｖｒｅｆ−ＶＧＳ１を下回ったことを検出することが可能となる。なお、図１に示す実施の形態１とは、電源電圧ＶＤＤの閾値と、検出出力電圧ＶＯＵＴの論理レベルを反転した点とが異なっている。図１に示す実施の形態１と同様の効果を奏する。

なお、図１０に示す従来の電圧検出回路１０のように、検出出力端子４にインバータ回路を接続してもよい。すると、検出出力端子４の検出出力電圧ＶＯＵＴの論理が反転するので、図１に示す実施の形態１の検出出力電圧ＶＯＵＴと同じ論理となる。
（実施の形態２）
［電圧検出回路の構成］
図３は、本発明の実施の形態２に係る電圧検出回路の構成例を示した回路図である。図１に示す実施の形態１に係る電圧検出回路の構成と異なる点は、電圧入力端子３とＰＭＯＳトランジスタＭ１のゲート端子との間に電圧シフト部１３が介挿された点である。

電圧シフト部１３は、ソース端子（一方の主端子）は電圧入力端子３（第２の電圧入力端子）と接続され、ドレイン端子（他方の主端子）はゲート端子（制御端子）並びにＰＭＯＳトランジスタＭ１（第１のトランジスタ）のゲート端子と接続されているＰＭＯＳトランジスタＭ４（第４のトランジスタ）と、一方の端子がＰＭＯＳトランジスタＭ４のドレイン端子（他方の主端子）と接続され、他方の端子がグランド電位ＶＳＳと接続され、ＰＭＯＳトランジスタＭ４のソース−ドレイン間に電位差を生じさせるように構成された電位差生成部１４と、を備えている。電位差生成部１４は、抵抗Ｒ１により構成されているが、電流源で構成されてもよい。さらに、ＰＭＯＳトランジスタＭ４のゲート−ソース間電圧（ＶＧＳ２）と、ＰＭＯＳトランジスタＭ１のゲート−ソース間電圧（ＶＧＳ１）とが等しくなるように、ＰＭＯＳトランジスタＭ１，Ｍ４のゲートのアスペクト比が設定されている。

［電圧検出回路の動作］
図３に示す電圧検出回路１の動作の概要について説明する。

図１に示す実施の形態１の動作と異なる点は検出対象電圧の閾値に関する点である。ＰＭＯＳトランジスタＭ１のソース端子の電圧（ＶＳ１）は、基準電圧Ｖｒｅｆから電圧シフト部１３のＰＭＯＳトランジスタＭ４のゲート―ソース間電圧（ＶＧＳ２）を減ずるとともに、ＰＭＯＳトランジスタＭ１のゲート―ソース間電圧（ＶＧＳ１）を加えたものであり、次式のように表される。

ＶＳ１＝Ｖｒｅｆ−ＶＧＳ２＋ＶＧＳ１・・・（式１０）
ここで、ＰＭＯＳトランジスタＭ４のゲート―ソース間電圧（ＶＧＳ２）と、ＰＭＯＳトランジスタＭ１のゲート―ソース間電圧（ＶＧＳ１）とが等しくなるように、ＰＭＯＳトランジスタＭ１，Ｍ４のゲートのアスペクト比が設定されているので、（式１０）は次式のように表される。

ＶＳ１＝Ｖｒｅｆ・・・（式１１）
つまり、ＰＭＯＳトランジスタＭ１のソース端子の電圧ＶＳ１、つまり検出対象電圧の閾値は基準電圧Ｖｒｅｆのみとなる。

電源電圧ＶＤＤが閾値Ｖｒｅｆよりも高い場合には、ＰＭＯＳトランジスタＭ２のソース―ドレイン間電圧が正の値となり、ＰＭＯＳトランジスタＭ２のドレイン電流Ｉ２はＰＭＯＳトランジスタＭ１を介してＮＭＯＳトランジスタＭ３のドレイン電流Ｉ３として流れようとする。ここで、ＰＭＯＳトランジスタＭ２のドレイン電流値（Ｉ２）はＮＭＯＳトランジスタＭ３のドレイン電流値（Ｉ３）よりも大きくなるように各種のトランジスタ定数が設定されているので、ＮＭＯＳトランジスタＭ３はＰＭＯＳトランジスタＭ２から自己の能力を超える電流を引き込もうとすることに相俟って、検出出力端子４の電位は上昇してゆきハイレベルとして定義される電源電圧ＶＤＤに近づいていく。

電源電圧ＶＤＤが閾値Ｖｒｅｆ以下の場合には、ＰＭＯＳトランジスタＭ２のソース―ドレイン間電圧が零または負の値となり、ＰＭＯＳトランジスタＭ２のドレイン電流Ｉ２は流れなくなる。すなわち、ＰＭＯＳトランジスタＭ２のドレイン電流値（Ｉ２）は零となり、ＭＯＳトランジスタＭ１のドレイン電流値も同様に零となる。そのため、検出出力端子４の電位は下降していきローレベルとして定義されるグランド電位ＶＳＳに近づいていく。

以上のように、図３に示す電圧検出回路１を採用することにより、電源電圧ＶＤＤが閾値Ｖｒｅｆを下回るか否かを検出することが可能となる。また、図１に示す実施の形態１と同様の効果を奏することになる。なお、電位差生成部１４としてＰＭＯＳトランジスタＭ４のドレイン端子に接続された抵抗Ｒ１は、ＰＭＯＳトランジスタＭ４のドレイン電流値を設定するためのものである。つまり、基準電圧Ｖｒｅｆに応じて抵抗Ｒ１の抵抗値を設定することで、ＰＭＯＳトランジスタＭ４のドレイン電流値を任意に設定することができる。そこで、ＰＭＯＳトランジスタＭ４のドレイン電流値を小さく設定することにより、更なる低消費電流化が可能である。

[変形例]
ＰＭＯＳトランジスタＭ４のゲート―ソース間電圧（ＶＧＳ２）と、ＰＭＯＳトランジスタＭ１のゲート―ソース間電圧（ＶＧＳ１）とが等しくなるように、ＰＭＯＳトランジスタＭ１，Ｍ４のゲートのアスペクト比が設定されているが、これらのゲートのアスペクト比は固有な値ではない。ＰＭＯＳトランジスタＭ４のゲート―ソース間電圧（ＶＧＳ２）と、ＰＭＯＳトランジスタＭ１のゲート―ソース間電圧（ＶＧＳ１）とが等しくなる関係が成立するのであれば、ＰＭＯＳトランジスタＭ１，Ｍ４のゲートのアスペクト比をそれぞれ任意に設定することができ、検出対象電圧の閾値をＶｒｅｆから任意の値に設定することができる。

その他に、図２に示す実施の形態１の変形例のように、電圧入力端子２に基準電圧Ｖｒｅｆが印加されるとともに、電圧入力端子３に電源電圧ＶＤＤが印加されるようにしてよい。また、図１０に示す従来の電圧検出回路１０のように、検出出力端子４にインバータ回路を接続してもよい。

（実施の形態３）
図４は、本発明の実施の形態３に係る電圧検出回路の構成例を示した回路図である。図１に示す実施の形態１に係る電圧検出回路の構成と相違する点は、ＰＭＯＳトランジスタＭ２のゲート―ソース間にバイアス電圧を印加する定電圧源Ｖ２と、ＮＭＯＳトランジスタＭ３のゲート―ソース間にバイアス電圧を印加する定電圧源Ｖ３とを、バイアス回路７に置き換えた点である。つまり、バイアス回路７は、電流源１１（第１の電流源）のＰＭＯＳトランジスタＭ２（第２のトランジスタ）のゲート−ソース間にバイアス電圧（第１のバイアス電圧）を印加させるとともに、電流源１２（第２の電流源）のＮＭＯＳトランジスタＭ３（第３のトランジスタ）のゲート−ソース間にバイアス電圧（第２のバイアス電圧）を印加させるように構成されている。

具体的には、バイアス回路７は、ソース端子（一方の主端子）はＰＭＯＳトランジスタＭ２（第２のトランジスタ）のソース端子と接続され、ドレイン端子（他方の主端子）はゲート端子（制御端子）とＰＭＯＳトランジスタＭ２のゲート端子と接続されているＰＭＯＳトランジスタＭ５（第５のトランジスタ）と、ドレイン端子（一方の主端子）はゲート端子（制御端子）とＮＭＯＳトランジスタＭ３のゲート端子と接続され、ソース端子（他方の主端子）はＮＭＯＳトランジスタＭ３のソース端子（他方の主端子）と接続されているＮＭＯＳトランジスタＭ６（第６のトランジスタ）と、ＰＭＯＳトランジスタＭ５のドレイン端子とＮＭＯＳトランジスタＭ６のドレイン端子との間に接続された抵抗Ｒ２と、を備えている。以上の構成により、ＰＭＯＳトランジスタＭ２のゲート−ソース間にはＰＭＯＳトランジスタＭ５のゲート−ソース電圧がバイアス電圧として印加され、ＮＭＯＳトランジスタＭ３のゲート−ソース間にはＮＭＯＳトランジスタＭ６のゲート−ソース間電圧がバイアス電圧として印加されている。

さらに、バイアス回路７では、ＮＭＯＳトランジスタＭ３の電流駆動能力に対するＰＭＯＳトランジスタＭ２の電流駆動能力の比率が１よりも大きくなるように、ＰＭＯＳトランジスタＭ５のゲート−ソース間電圧と、ＮＭＯＳトランジスタＭ６のゲート−ソース間電圧と、ＰＭＯＳトランジスタＭ２、ＮＭＯＳトランジスタＭ３、ＰＭＯＳトランジスタＭ５及びＮＭＯＳトランジスタＭ６のゲートのアスペクト比とが設定されている。具体的には、ＰＭＯＳトランジスタＭ５のゲート−ソース間電圧の絶対値がＮＭＯＳトランジスタＭ６のゲート−ソース間電圧の絶対値よりも大きくなるように、ＰＭＯＳトランジスタＭ５及びＮＭＯＳトランジスタＭ６のゲートのアスペクト比が設定される。次に、ＰＭＯＳトランジスタＭ５及びＰＭＯＳトランジスタＭ２のゲートのアスペクト比が１：１と設定され、ＮＭＯＳトランジスタＭ６及びＮＭＯＳトランジスタＭ３のゲートのアスペクト比が１：１と設定される。

以上により、図１に示す実施の形態１に係る電圧検出回路１と同様の機能を実現可能となる。なお、定電圧源Ｖ２と定電圧源Ｖ３とをバイアス回路７に置き換えたことにより、定電圧源Ｖ２と定電圧源Ｖ３とが不要となっている。また、ＰＭＯＳトランジスタＭ２のドレイン電流値（Ｉ２）とＮＭＯＳトランジスタＭ３のドレイン電流値（Ｉ３）との大小関係は、ＰＭＯＳトランジスタＭ２、ＮＭＯＳトランジスタＭ３、ＰＭＯＳトランジスタＭ５、ＮＭＯＳトランジスタＭ６のゲートのアスペクト比で決定されている。このため、抵抗Ｒ２の値を大きくして、ＰＭＯＳトランジスタＭ２のドレイン電流値（Ｉ２）とＮＭＯＳトランジスタＭ３のドレイン電流値（Ｉ３）とをそれぞれ小さくしても、ＰＭＯＳトランジスタＭ２のドレイン電流値（Ｉ２）とＮＭＯＳトランジスタＭ３のドレイン電流値（Ｉ３）との大小関係は不変である。よって、電圧検出回路１の回路動作（機能）を補償しながら、抵抗Ｒ２の値を大きくすることによって低消費電流化を実現することが可能である。

（実施の形態３の変形例）
図５は、本発明の実施の形態３に係る電圧検出回路のその他の構成例（変形例）を示した回路図である。

図４に示す実施の形態３の構成と相違する点は、図３に示す実施の形態２と同様に、電圧入力端子３とＰＭＯＳトランジスタＭ１のゲート端子との間に電圧シフト部１３が介挿された点である。なお、電圧シフト部１３の構成は、図３に示す電圧シフト部１３と同様である。図４に示す電圧検出回路１は図３に示す電圧検出回路１と同様の効果を奏する。

なお、ＰＭＯＳトランジスタＭ５のゲート−ソース間電圧、ＮＭＯＳトランジスタＭ６のゲート−ソース間電圧およびＰＭＯＳトランジスタＭ２、ＮＭＯＳトランジスタＭ３、ＰＭＯＳトランジスタＭ５、ＮＭＯＳトランジスタＭ６のゲートのアスペクト比は固有な値でなく、ＮＭＯＳトランジスタＭ３の電流駆動能力に対するＰＭＯＳトランジスタＭ２の電流駆動能力の比率が１よりも大きくなる関係が成立すれば、任意に設定することができる。

また、図２に示す実施の形態１の変形例のように、電圧入力端子２に基準電圧Ｖｒｅｆが印加されるとともに、電圧入力端子３に電源電圧ＶＤＤが印加されるようにしてもよい。

また、図４、図５の構成では、ＰＭＯＳトランジスタＭ２のドレイン電流値Ｉ２とＮＭＯＳトランジスタＭ３のドレイン電流値Ｉ３とを抵抗Ｒ２で設定しているが、抵抗の代わりに電流源で設定してもよい。
（実施の形態４）
図６は、本発明の実施の形態４に係る電圧検出回路の構成例を示した回路図である。図３に示す実施の形態２の構成と相違する点は、ＰＭＯＳトランジスタＭ２と定電圧源Ｖ２とにより構成されていた電流源１１を、ＰＭＯＳトランジスタＭ２（第２のトランジスタ）とＰＭＯＳトランジスタＭ７（第７のトランジスタ）とにより構成されるカレントミラー回路５（第１のカレントミラー回路）に置き換えた点と、ＮＭＯＳトランジスタＭ３と定電圧源Ｖ３とにより構成されていた電流源１２をＮＭＯＳトランジスタＭ３（第３のトランジスタ）とＮＭＯＳトランジスタＭ８，Ｍ９（第８，第９のトランジスタ）とにより構成されるカレントミラー回路６（第２のカレントミラー回路）に置き換えた点である。

具体的には、カレントミラー回路５は、ソース端子（一方の主端子）は電圧入力端子２と接続され、ドレイン端子（他方の主端子）はＰＭＯＳトランジスタＭ１のソース端子と接続されているＰＭＯＳトランジスタＭ２と、ソース端子（一方の主端子）がＰＭＯＳトランジスタＭ２のソース端子と接続され、ドレイン端子（他方の主端子）はゲート端子と接続され、当該ゲート端子はＰＭＯＳトランジスタＭ２のゲート端子と接続されているＰＭＯＳトランジスタＭ７と、から構成されている。

カレントミラー回路６は、ドレイン端子（一方の主端子）はＰＭＯＳトランジスタＭ１のドレイン端子と接続され、ソース端子（他方の主端子）はグランド電位ＶＳＳと接続されているＮＭＯＳトランジスタＭ３と、ドレイン端子（一方の主端子）が電流源ＣＳ３と接続され、ソース端子（他方の主端子）がグランド電位ＶＳＳと接続され、ゲート端子（制御端子）がドレイン端子と接続されたＮＭＯＳトランジスタＭ８と、ドレイン端子（一方の主端子）がＰＭＯＳトランジスタＭ７のドレイン端子と接続され、ソース端子（他方の主端子）がグランド電位ＶＳＳと接続され、ゲート端子（制御端子）がＮＭＯＳトランジスタＭ３，Ｍ８のゲート端子と接続されたＮＭＯＳトランジスタＭ９と、から構成されている。

さらに、カレントミラー回路５，６では、ＮＭＯＳトランジスタＭ３の電流駆動能力に対するＰＭＯＳトランジスタＭ２の電流駆動能力の比率が１よりも大きくなるように、カレントミラー回路５のミラー比（ＰＭＯＳトランジスタＭ２，Ｍ７のゲートのアスペクト比）と、カレントミラー回路６のミラー比（ＮＭＯＳトランジスタＭ３、Ｍ８，Ｍ９ゲートのアスペクト比）とが設定されている。

例えば、カレントミラー回路６を構成するＮＭＯＳトランジスタＭ８，Ｍ９，Ｍ３のゲートのアスペクト比を次式のとおり設定する。

Ｍ８：Ｍ９：Ｍ３＝１：１：１ ・・・（式１２）
また、カレントミラー回路５を構成するＰＭＯＳトランジスタＭ７，Ｍ２のゲートのアスペクト比を次式のとおり設定する。

Ｍ７：Ｍ２＝１：２ ・・・（式１３）
この場合、ＰＭＯＳトランジスタＭ２のドレイン電流値（Ｉ２）はＮＭＯＳトランジスタＭ３のドレイン電流値（Ｉ３）の２倍となっている。なお、ＮＭＯＳトランジスタＭ８、Ｍ９、Ｍ３のゲートのアスペクト比と、ＰＭＯＳトランジスタＭ７、Ｍ２のゲートのアスペクト比の設定は、上記の設定に限定されるものではなく、ＰＭＯＳトランジスタＭ２のドレイン電流値（Ｉ２）がＮＭＯＳトランジスタＭ３のドレイン電流値（Ｉ３）よりも大きくなるような設定であれば良い。

以上、ＰＭＯＳトランジスタＭ２と定電圧源Ｖ２とにより構成された電流源１１とＮＭＯＳトランジスタＭ３と定電圧源Ｖ２とにより構成された電流源１２とをカレントミラー回路５とカレントミラー回路６とに置き換えたことにより、定電圧源Ｖ２と定電圧源Ｖ３とが不要になる。また、ＰＭＯＳトランジスタＭ２のドレイン電流値（Ｉ２）とＮＭＯＳトランジスタＭ３のドレイン電流値（Ｉ３）とはカレントミラー回路５，６を構成するトランジスタのゲートのアスペクト比でそれぞれ決定されている。このため、電流源ＣＳ３の電流値を可変させても、ＰＭＯＳトランジスタＭ２のドレイン電流値（Ｉ２）とＮＭＯＳトランジスタＭ３のドレイン電流値（Ｉ３）との大小関係は不変である。よって、図６に示す電圧検出回路１の回路動作を補償しながら、電流源ＣＳ３の電流値を小さくすることにより低消費電流化が実現可能である。

（実施の形態４の変形例）
図７は、本発明の実施の形態４の変形例における電圧検出回路の構成を示した回路図である。図６に示す実施の形態４の構成と相違する点は、図３に示す実施の形態２に係る電圧検出回路１と同様に、電圧入力端子３とＰＭＯＳトランジスタＭ１のゲート端子との間に電圧シフト部１３が介挿された点である。但し、図３に示す電圧シフト部１３とは異なり、ＰＭＯＳトランジスタＭ４のドレイン端子に接続された抵抗Ｒ１がカレントミラー回路６を構成するＮＭＯＳトランジスタＭ１０（第１０のトランジスタ）に置き換えられている。

換言すると、カレントミラー回路６は、ＮＭＯＳトランジスタＭ８，Ｍ９，Ｍ３の他に、ドレイン端子（一方の主端子）はＰＭＯＳトランジスタＭ４のドレイン端子と接続され、ソース端子（他方の主端子）はグランド電位ＶＳＳと接続され、ゲート端子（制御端子）はＮＭＯＳトランジスタＭ８のゲート端子と接続されているＮＭＯＳトランジスタＭ１０を更に含んでいる。そして、電圧シフト部１３の電位差生成部１４は、カレントミラー回路６のＮＭＯＳトランジスタＭ１０で構成されている。ＮＭＯＳトランジスタＭ１０のドレイン電流値は、ＮＭＯＳトランジスタＭ１０のゲートのアスペクト比と、カレントミラー回路６を構成するＮＭＯＳトランジスタＭ８のゲートのアスペクト比と、電流源ＣＳ３の電流値とに基づいて設定される。

図３に示す実施の形態２の構成では抵抗Ｒ１を用いてＮＭＯＳトランジスタＭ３のドレイン電流値（Ｉ３）を設定していたため、電圧入力端子３に印加される基準電圧Ｖｒｅｆの電圧値に応じてＮＭＯＳトランジスタＭ３のドレイン電流値（Ｉ３）が変動していた。一方、図７に示す構成によれば、ＮＭＯＳトランジスタＭ３のドレイン電流値（Ｉ３）は基準電圧Ｖｒｅｆの電圧値によらずに一定とすることができる。

なお、図２に示す実施の形態１の変形例のように、電圧入力端子２に基準電圧Ｖｒｅｆが印加されるとともに、電圧入力端子３に電源電圧ＶＤＤが印加されてもよい。

また、図７の構成ではＰＭＯＳトランジスタＭ２のドレイン電流値（Ｉ２）とＮＭＯＳトランジスタＭ３のドレイン電流値（Ｉ３）とを電流源ＣＳ３で設定しているが、電流源に限定されるものではなく、ＮＭＯＳトランジスタＭ８のドレイン端子に電流を流し込むような手段であればよい。例えば、電流源ＣＳ３の代わりに抵抗を用いてもよい。
（実施の形態５）
図８は、本発明の実施の形態５に係る電圧レギュレータ装置の構成例を示したブロック図である。図８に示す電圧レギュレータ装置９は、上記の実施の形態１乃至４のいずれかである電圧検出回路１と、その電圧検出回路１の検出出力端子４から出力される検出出力電圧ＶＯＵＴから所定のレギュレータ電圧ＶＲＥＧを生成して出力する電圧レギュレータ回路２１とを備えている。なお、図８に示す電圧レギュレータ回路２１は、電圧入力端子２２に印加される電源電圧ＶＤＤと出力制御端子２３に印加される制御電圧とに基づいて所定のレギュレータ電圧を生成して出力電圧端子２４から出力するように構成されている。例えば、出力制御端子２３に印加される制御電圧に応じて出力電圧端子２４の電力供給が制御される。出力制御端子２３に印加される制御電圧がハイレベルの場合（例えばＶＤＤ）、出力電圧端子２４からレギュレータ電圧ＶＲＥＧが出力される。一方、出力制御端子２３に印加される電圧がローレベルの場合（例えばＶＳＳ）、出力電圧端子２４から供給される電流値が制限される。

次に、電圧レギュレータ装置９の動作について説明する。電源電圧ＶＤＤが電圧検出回路１における検出対象電圧の閾値よりも高い場合には、電圧検出回路１の検出出力端子４から出力される検出出力電圧ＶＯＵＴは電源電圧ＶＤＤとなり、この電源電圧ＶＤＤが電圧レギュレータ回路２１の出力制御端子２３に印加される。よって、この場合、電圧レギュレータ回路２１は所定のレギュレータ電圧ＶＲＥＧを出力する。一方、電源電圧ＶＤＤが低下してゆき、電源電圧ＶＤＤが電圧検出回路１における検出対象電圧の閾値よりも低い場合には、電圧検出回路１の検出出力端子４から出力される検出出力電圧ＶＯＵＴはグランド電位ＶＳＳとなり、このグランド電位ＶＳＳが電圧レギュレータ回路２１の出力制御端子２３に印加される。よって、電圧レギュレータ回路２１の出力電圧端子２４から供給される電流値が制限される。
（実施の形態５の変形例）
図９は、本発明の実施の形態５における電圧レギュレータ装置の別の構成例を示したブロック図である。図８に示す実施の形態５の構成と相違する点は、上記の実施の形態１乃至４のいずれか１つである電圧検出回路１が３つ設けられた点である。なお、図８に示す３つの電圧検出回路１ａ，１ｂ，１ｃは、上記の実施の形態１乃至４のいずれか１つの場合の他に、上記の実施の形態１乃至４のうち２つ以上の実施の形態を組み合わせた場合であってもよい。但し、電圧検出回路１ａ，１ｂ，１ｃは検出対象電圧の閾値が互いに異なっている。

電圧レギュレータ回路２１は、出力制御端子２３ａ、２３ｂ、２３ｃに印加される電圧検出回路１ａ，１ｂ，１ｃの検出出力電圧ＶＯＵＴ＿ａ、ＶＯＵＴ＿ｂ、ＶＯＵＴ＿ｃに応じて動作状態が変化する。電源電圧ＶＤＤが低下して、最初に電圧検出回路１ａの検出出力電圧ＶＯＵＴ＿ａが変化した場合には、例えば、電圧レギュレータ回路２１の出力電圧端子２４から直接的に電源電圧ＶＤＤをレギュレータ電圧ＶＲＥＧとして出力する。電源電圧ＶＤＤがさらに低下して、つぎに電圧検出回路１ｂの検出出力電圧ＶＯＵＴ＿ｂが変化した場合には、例えば、出力電圧端子２４から供給される電流値が制限される。電源電圧ＶＤＤがさらに低下して、つぎに検出出力電圧ＶＯＵＴ＿ｃが変化した場合には、例えば、出力電圧端子２４を開放端として電力供給が停止される。

以上のように、図９に示す構成では、電源電圧ＶＤＤの低下に応じて、複数の閾値ごとに電圧レギュレータ回路２１の動作状態を切り替えている。上記の動作状態は、ただの一例であり、これらに限定するものではない。また、電圧検出回路および閾値の数を３として説明したが、これらの数に限定するものではない。また、電圧検出回路１ａ，１ｂ，１ｃの基準電圧ＶｒｅｆをそれぞれＶｒｅｆ＿ａ，Ｖｒｅｆ＿ｂ，Ｖｒｅｆ＿ｃと個別に設定しているが、１つの基準電圧を共用しても良い。

なお、電圧レギュレータ回路２１は、入力電圧から所定の電圧を生成して出力するものであればよく、スイッチングレギュレータやボルテージレギュレータなどに限定されるものではない。また、電圧検出回路１の検出出力電圧ＶＯＵＴおよび電圧レギュレータ回路２１の出力制御端子２３に印加される電圧の論理は上記の仕様に限定されるものではない。

また、以上の説明では、Ｍ１〜Ｍ１０の符号が付された要素がＭＯＳトランジスタである場合を例示しているが、ＭＯＳトランジスタに限定されず、バイポーラトランジスタであってもよい。なお、「トランジスタ」とは、一般的に、二つの「主端子」と一つの「制御端子」とを備える三端子の信号増幅素子のことである。「主端子」とは、例えば、電界効果トランジスタにおけるソース及びドレインや、バイポーラトランジスタにおけるエミッタ及びコレクタのように、動作電流が流れる２つの端子のことを指す。「制御端子」とは、例えば、電界効果トランジスタにおけるゲートや、バイポーラトランジスタにおけるベースのように、バイアス電圧が印加される端子のことを指す。

上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。

本発明は、電源電圧の電圧低下を検出する電圧検出回路として有用である。

１，１ａ，１ｂ，１ｃ…電圧検出回路
２…電圧入力端子
３…検出出力端子
５…カレントミラー回路（第１のカレントミラー回路）
６…カレントミラー回路（第２のカレントミラー回路）
７…バイアス回路
９…電圧レギュレータ装置
１１…電流源（第１の電流源）
１２…電流源（第２の電流源）
１３…電圧シフト部
１４…電位差生成部
Ｖ２，Ｖ３…定電圧源
Ｍ１…ＰＭＯＳトランジスタ（第１のトランジスタ）
Ｍ２…ＰＭＯＳトランジスタ（第２のトランジスタ）
Ｍ３…ＮＭＯＳトランジスタ（第３のトランジスタ）
Ｍ４…ＰＭＯＳトランジスタ（第４のトランジスタ）
Ｍ５…ＰＭＯＳトランジスタ（第５のトランジスタ）
Ｍ６…ＮＭＯＳトランジスタ（第６のトランジスタ）
Ｍ７…ＰＭＯＳトランジスタ（第７のトランジスタ）
Ｍ８…ＮＭＯＳトランジスタ（第８のトランジスタ）
Ｍ９…ＮＭＯＳトランジスタ（第９のトランジスタ）
Ｍ１０…ＮＭＯＳトランジスタ（第１０のトランジスタ）
Ｒ１，Ｒ２…抵抗
２１…電圧レギュレータ回路
２２…電圧入力端子
２３…出力制御端子
２４…出力電圧端子

Claims (10)

1. 検出対象電圧又は基準電圧のうち一方の電圧が印加される第１の電圧入力端子と、
   前記検出対象電圧又は前記基準電圧のうち他方の電圧が印加される第２の電圧入力端子と、
   前記検出対象電圧が前記基準電圧より低いか否かの論理を表す検出出力信号を出力する検出出力端子と、
   一方の端子は前記第１の電圧入力端子と接続されている第１の電流源と、
   一方の端子はグランドと接続されている第２の電流源と、
   一方の主端子は前記第１の電流源の他方の端子と接続され、他方の主端子は前記第２の電流源の一方の端子並びに前記検出出力端子と接続され、且つ制御端子は前記第２の電圧入力端子と接続されている第１のトランジスタと、を備え、
   前記第１の電圧入力端子に印加された前記一方の電圧と、前記第２の電圧入力端子に印加された前記他方の電圧に対し前記第１のトランジスタの一方の主端子と制御端子との間の電圧差を加算した電圧との高低により前記検出出力信号の論理レベルが定まるように、前記第１の電流源及び前記第２の電流源が構成されている、電圧検出回路。
2. 前記第１の電流源は、一方の主端子は前記第１の電圧入力端子と接続され、他方の主端子は前記第１のトランジスタの一方の主端子と接続され、当該一方の主端子と制御端子との間に第１のバイアス電圧が印加されている第２のトランジスタで構成され、
   前記第２の電流源は、一方の主端子は前記第１のトランジスタの他方の主端子と接続され、他方の主端子はグランドと接続され、当該他方の主端子と制御端子との間に第２のバイアス電圧が印加されている第３のトランジスタで構成され、
   前記第３のトランジスタの電流駆動能力に対する前記第２のトランジスタの電流駆動能力の比率として、前記第３のトランジスタのゲートのアスペクト比と前記第２のバイアス電圧と前記第３のトランジスタのしきい値電圧の差の２乗との積に対する、前記第２のトランジスタのゲートのアスペクト比と前記第１のバイアス電圧と前記第２のトランジスタのしきい値電圧の差の２乗との積の比率に、所定の係数を掛け合せた値が、１より大きい、請求項１に記載の電圧検出回路。
3. 前記第２の電圧入力端子と前記第１のトランジスタの制御端子との間には、電圧シフト部が設けられ、
   前記電圧シフト部は、
   一方の主端子は前記第２の電圧入力端子と接続され、他方の主端子は制御端子並びに前記第１のトランジスタの制御端子と接続されている第４のトランジスタと、
   一方の端子が前記第４のトランジスタの他方の主端子と接続され、他方の端子がグランドと接続され、前記第４のトランジスタの一方の主端子と他方の主端子との間に電位差を生じさせるように構成された電位差生成部と、
   を備える、請求項１又は２に記載の電圧検出回路。
4. 前記第４のトランジスタの一方の主端子と制御端子との間の電圧差と、前記第１のトランジスタの一方の主端子と制御端子との間の電圧差とが等しくなるように、前記第１のトランジスタ及び前記第４のトランジスタのゲートのアスペクト比が設定されている、請求項３に記載の電圧検出回路。
5. 前記電圧シフト部の前記電位差生成部は抵抗で構成されている、請求項３に記載の電圧検出回路。
6. 前記第１の電流源の前記第２のトランジスタの一方の主端子と制御端子との間に前記第１のバイアス電圧を印加させ、前記第２の電流源の前記第３のトランジスタの他方の端子と制御端子との間に前記第２のバイアス電圧を印加させるように構成されたバイアス回路をさらに備え、
   前記バイアス回路は、
   一方の主端子は前記第２のトランジスタの一方の主端子と接続され、他方の主端子は制御端子と前記第２のトランジスタの制御端子と接続されている第５のトランジスタと、
   一方の主端子は制御端子と前記第３のトランジスタの制御端子と接続され、他方の主端子は前記第３のトランジスタの他方の主端子と接続されている第６のトランジスタと、
   前記第５のトランジスタの他方の主端子と前記第６のトランジスタの一方の端子との間に接続された抵抗と、を備え、
   前記第３のトランジスタの電流駆動能力に対する前記第２のトランジスタの電流駆動能力の比率が１よりも大きくなるように、前記第５のトランジスタの一方の主端子と制御端子との間の電圧差と、前記第６のトランジスタの一方の主端子と制御端子との間の電圧差と、前記第２のトランジスタ、前記第３のトランジスタ、前記第５のトランジスタ及び前記第６のトランジスタのゲートのアスペクト比とが設定されている、請求項２に記載の電圧検出回路。
7. 前記第１の電流源は、
   一方の主端子は前記第１の電圧入力端子と接続され、他方の主端子は前記第１のトランジスタの一方の主端子と接続される第２のトランジスタと、一方の主端子が前記第２のトランジスタの一方の主端子と接続され、他方の主端子は制御端子と接続され、当該制御端子は前記第２のトランジスタの制御端子と接続されている第７のトランジスタと、から成る第１のカレントミラー回路で構成され、
   前記第２の電流源は、
   一方の主端子は前記第１のトランジスタの他方の主端子と接続され、他方の主端子はグランドと接続される第３のトランジスタと、一方の主端子が電流源と接続され、他方の主端子がグランドと接続され、制御端子が当該一方の主端子と接続された第８のトランジスタと、一方の主端子が前記第７のトランジスタの他方の主端子と接続され、他方の主端子がグランドと接続され、制御端子が前記第３のトランジスタの制御端子及び前記第８のトランジスタの制御端子と接続された第９のトランジスタと、から成る第２のカレントミラー回路で構成され、
   前記第３のトランジスタの電流駆動能力に対する前記第２のトランジスタの電流駆動能力の比率が１よりも大きくなるように、前記第１のカレントミラー回路を構成する前記第２のトランジスタ及び前記第７のトランジスタのミラー比と、前記第２のカレントミラー回路を構成する前記第３のトランジスタ、前記第８のトランジスタ及び前記第９のトランジスタのミラー比が設定されている、請求項２に記載の電圧検出回路。
8. 前記第２のカレントミラー回路は、一方の主端子は前記第４のトランジスタの他方の主端子と接続され、他方の主端子はグランドと接続され、制御端子は前記第８のトランジスタの制御端子と接続されている第１０のトランジスタを更に含み、
   前記電圧シフト部の前記電位差生成部は、前記第１０のトランジスタで構成されている、請求項７に記載の電圧検出回路。
9. 請求項１に記載の電圧検出回路と、
   電圧レギュレータ回路とを備え、
   前記電圧レギュレータ回路は、前記電圧検出回路の前記検出出力端子から出力される検出出力信号に応じて出力が制御されるように構成されている、電圧レギュレータ装置。
10. 請求項１に記載の複数の電圧検出回路と、
    電圧レギュレータ回路とを有し、
    前記複数の電圧検出回路は前記第１の電圧入力端子又は前記第２の電圧入力端子のいずれかに印加される基準電圧が異なり、
    前記電圧レギュレータ回路は、前記複数の電圧検出回路の前記検出出力端子から出力される検出出力信号に応じて出力が複数の状態に制御されるように構成されている、電圧レギュレータ装置。
    

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