KR20220039170A - 전압 생성 회로, 전압 생성 회로를 포함하는 반도체 장치 및 전압 오차 보정 시스템 - Google Patents

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Abstract

본 기술은 복수의 제 1 제어 신호들에 따라 선택적으로 활성화되며, 복수의 제 2 제어 신호들에 따라 독립적으로 조정 가능한 각각의 기준 전압에 따라 내부 전압을 생성하도록 구성된 복수의 정류 회로; 상기 복수의 정류 회로 각각에서 생성된 예비 검출 신호와 기준 신호를 비교하여 검출 신호를 생성하도록 구성된 검출 회로; 및 상기 외부 시스템에서 제공되는 예비 선택 신호를 저장하고, 저장된 신호를 상기 복수의 제 2 제어 신호들로서 출력하도록 구성된 저장 회로를 포함할 수 있다.

Description

전압 생성 회로, 전압 생성 회로를 포함하는 반도체 장치 및 전압 오차 보정 시스템{VOLTAGE GENERATION CIRCUIT, SEMICONDUCTOR APPARATUS INCLUDING THE VOLTAGE GENERATION CIRCUIT AND VOLTAGE OFFSET CALIBRATION SYSTEM}
본 발명은 반도체 회로에 관한 것으로서, 특히 전압 생성 회로, 전압 생성 회로를 포함하는 반도체 장치 및 전압 오차 보정 시스템에 관한 것이다.
반도체 장치는 반도체 장치 외부에서 제공되는 전원 즉, 외부 전원의 전압 레벨을 반도체 장치 내부에서 사용할 수 있도록 조정한 내부 전압을 생성하기 위한 복수의 정류 회로를 포함한다.
내부 전압은 메모리 코어, 주변 회로와 신호 처리를 위한 입/출력 회로 등에 사용될 수 있다.
복수의 정류 회로는 해당 내부 전압이 사용되는 부하 즉, 메모리 코어, 주변 회로와 신호 처리를 위한 입/출력 회로 등의 위치를 고려하여 분산 배치될 수 있다.
동일한 내부 전압을 생성하는 정류 회로들 간의 오프셋 즉, 전압 레벨 오차가 존재할 경우 정류 회로들 중에서 일부가 정상적으로 동작하지 못하고 그에 따라 내부 전압 레벨을 목표 레벨로 유지하지 못하여 전체 시스템 동작 성능을 저하시킬 수 있다.
본 발명의 실시예는 정류 회로들의 전압 오차를 검출 및 보상할 수 있는 전압 생성 회로, 전압 생성 회로를 포함하는 반도체 장치 및 전압 오차 보정 시스템을 제공한다.
본 발명의 실시예는 복수의 제 1 제어 신호들에 따라 선택적으로 활성화되며, 복수의 제 2 제어 신호들에 따라 독립적으로 조정 가능한 각각의 기준 전압에 따라 내부 전압을 생성하도록 구성된 복수의 정류 회로; 상기 복수의 정류 회로 각각에서 생성된 예비 검출 신호와 기준 신호를 비교하여 검출 신호를 생성하도록 구성된 검출 회로; 및 상기 외부 시스템에서 제공되는 예비 선택 신호를 저장하고, 저장된 신호를 상기 복수의 제 2 제어 신호들로서 출력하도록 구성된 저장 회로를 포함할 수 있다.
본 발명의 실시예는 복수의 제 1 제어 신호들에 따라 선택적으로 활성화되며, 복수의 제 2 제어 신호들에 따라 독립적으로 조정 가능한 각각의 기준 전압에 따라 내부 전압을 생성하도록 구성된 상기 복수의 정류 회로; 상기 복수의 정류 회로 각각에서 생성된 예비 검출 신호와 기준 신호를 비교하여 검출 신호를 생성하도록 구성된 검출 회로; 및 상기 복수의 제 1 제어 신호들의 선택적 활성화 및 상기 복수의 제 2 제어 신호들의 값 조정을 수행하고, 그에 따른 상기 검출 신호의 모니터링을 수행하여 상기 복수의 정류 회로의 출력 오차 보정 완료 시점의 상기 복수의 제 2 제어 신호들의 값을 저장하도록 구성된 스테이트 머신을 포함할 수 있다.
본 발명의 실시예는 내부에 구성된 복수의 정류 회로들을 제어신호들에 따라 동작시켜 생성한 검출 신호를 외부에 출력하도록 구성된 반도체 장치; 및 상기 제어 신호들을 생성하고, 상기 제어 신호들을 이용하여 상기 복수의 정류 회로들 각각의 기준 전압을 조정함에 따른 상기 검출 신호를 모니터링하여 상기 복수의 정류 회로들 각각의 출력 전압의 오차를 보정하도록 구성된 외부 시스템을 포함할 수 있다.
본 기술은 정류 회로들의 전압 오차를 검출 및 보상하여 내부 전압을 안정적으로 유지시킬 수 있다.
도 1은 본 발명의 실시예에 따른 전압 오차 보정 시스템의 구성을 나타낸 도면,
도 2는 도 1의 전압 생성 회로의 구성을 나타낸 도면,
도 3은 도 2의 제 1 정류 회로의 구성을 나타낸 도면,
도 4는 도 2의 검출 회로의 구성을 나타낸 도면,
도 5은 도 2의 기준 전압 생성 회로의 구성을 나타낸 도면,
도 6은 도 2의 스위칭 회로의 구성을 나타낸 도면,
도 7은 본 발명의 다른 실시예에 따른 전압 오차 보정 시스템의 구성을 나타낸 도면이고,
도 8은 도 7의 전압 생성 회로의 구성을 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 전압 오차 보정 시스템(1)의 구성을 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 전압 오차 보정 시스템(1)은 반도체 장치(10) 및 외부 시스템(20)을 포함할 수 있다.
반도체 장치(10)는 외부 시스템(20)에서 제공된 제어신호들에 따라 내부에 구성된 정류 회로들을 동작시켜 생성한 검출 신호(VGCMP)를 외부 시스템(20)에 제공할 수 있다.
반도체 장치(10)는 메모리 영역(11), 입/출력 회로 영역(12) 및 전압 생성 회로(100)를 포함할 수 있다.
전압 생성 회로(100)는 기능 회로 영역(13)에 배치될 수 있다.
기능 회로 영역(13)은 반도체 장치(10)의 동작과 관련된 각종 기능 들을 수행하기 위한 회로들을 포함할 수 있다.
전압 생성 회로(100)는 외부 전원의 전압 레벨을 기능 회로 영역(13), 메모리 영역(11) 및 입/출력 회로 영역(12)에서 사용할 수 있도록 조정한 내부 전압을 생성할 수 있다.
전압 생성 회로(100)는 내부 전압을 생성하기 위한 정류 회로들을 포함하며, 정류 회로들은 기능 회로 영역(13)에 분산 배치될 수 있다.
전압 생성 회로(100)는 외부 시스템(20)에서 제공된 제어신호들에 따라 내부에 구성된 정류 회로들을 동작시켜 검출 신호(VGCMP)를 생성할 수 있다.
입/출력 회로 영역(12)은 메모리 영역(11)과 외부 시스템(20)과의 데이터 송/수신 동작을 수행할 수 있다.
입/출력 회로 영역(12)은 복수의 패드들 예를 들어, 데이터 패드들, 커맨드/어드레스 패드들, 전원 패드들 및 여분 패드들을 포함할 수 있다.
입/출력 회로 영역(12)은 검출 신호(VGCMP)를 복수의 패드들 중에서 일부를 통해 외부 시스템(20)에 제공할 수 있다.
복수의 패드들 중에서 일부는 데이터 패드들, 커맨드/어드레스 패드들, 전원 패드들 및 여분 패드들 중에서 어느 하나 또는 그 이상의 패드일 수 있다.
외부 시스템(20)은 예를 들어, 테스트 장비 또는 메모리 컨트롤러를 포함할 수 있다.
외부 시스템(20)은 전압 포싱(Forcing) 동작 즉, 반도체 장치(10)에 전압을 인가하여 반도체 장치(10)의 정류 회로들의 출력단 레벨을 내부 전압의 목표 레벨과 동일한 전압 레벨로 만드는 동작을 수행할 수 있다.
외부 시스템(20)은 반도체 장치(10)의 정류 회로들 각각의 기준 전압 조정 및 그에 따라 반도체 장치(10)에서 제공된 검출 신호(VGCMP) 모니터링을 수행하여 정류 회로들 각각의 출력 전압의 오차를 보정할 수 있다.
외부 시스템(20)은 검출 신호(VGCMP)가 생성되도록 반도체 장치(10)를 제어하기 위한 제어신호들을 생성할 수 있다.
도 2는 도 1의 전압 생성 회로(100)의 구성을 나타낸 도면이다.
도 2를 참조하면, 전압 생성 회로(100)는 복수의 정류 회로들 예를 들어, 제 1 내지 제 4 정류 회로(110 - 140), 검출 회로(150), 기준 전압 생성 회로(160), 저장 회로(170) 및 스위칭 회로(180)를 포함할 수 있다.
제 1 내지 제 4 정류 회로(110 - 140)은 내부 전압(VCCI)을 생성하도록 구성될 수 있다.
제 1 내지 제 4 정류 회로(110 - 140)의 출력 라인들은 공통 연결되며, 공통 연결된 출력 라인들에는 복수의 부하들(LD: Load)이 연결될 수 있다.
복수의 부하들(LD)은 도 1을 참조하여 설명한, 기능 회로 영역(13)에 포함될 수 있다.
복수의 부하들(LD)은 기능 회로 영역(13)의 전역에 분산 배치될 수 있다.
제 1 내지 제 4 정류 회로(110 - 140)는 복수의 부하들(LD)의 위치 및 거리 등을 고려하여 기능 회로 영역(13)에 분산 배치될 수 있다.
제 1 내지 제 4 정류 회로(110 - 140)는 복수의 제 1 제어 신호들(VGEN<1:4>) 및 내부 전압 인에이블 신호(VCCIEN)에 따라 활성화될 수 있다.
복수의 제 1 제어 신호들(VGEN<1:4>)은 반도체 장치(10)의 오차 보정 동작을 위한 테스트 모드에서 선택적으로 활성화될 수 있다.
내부 전압 인에이블 신호(VCCIEN)는 반도체 장치(10)의 노멀 동작 시 활성화될 수 있고, 제 1 내지 제 4 정류 회로(110 - 140)의 동작이 불필요한 상태 예를 들어, 파워-다운 모드 등에서 비 활성화될 수 있다.
제 1 내지 제 4 정류 회로(110 - 140)는 복수의 제 2 제어 신호들(VSEL<1:4><0:1>)에 따라 각각의 기준 전압을 독립적으로 조정할 수 있다.
제 1 내지 제 4 정류 회로(110 - 140)는 복수의 제 2 제어 신호들(VSEL<1:4><0:1>)에 따라 각각 복수의 예비 기준 전압들(VREF<0:2>) 중에서 하나를 선택하여 기준 전압으로서 사용할 수 있다.
제 1 내지 제 4 정류 회로(110 - 140)는 내부 전압 인에이블 신호(VCCIEN)에 따라 공통적으로 활성화 또는 비 활성화될 수 있다.
제 1 내지 제 4 정류 회로(110 - 140)는 복수의 제 1 제어 신호들(VGEN<1:4>)에 따라 선택적으로 활성화 또는 비 활성화될 수 있다.
제 1 정류 회로(110)는 복수의 제 1 제어 신호들(VGEN<1:4>) 중에서 어느 하나 예를 들어, VGEN<1>에 따라 활성화될 수 있다.
제 1 정류 회로(110)는 복수의 제 2 제어 신호들(VSEL<1:4><0:1>) 중에서 어느 하나 예를 들어, VSEL<1><0:1>에 따라 복수의 예비 기준 전압들(VREF<0:2>) 중에서 하나를 선택하여 기준 전압으로서 사용할 수 있다.
제 2 정류 회로(120)는 복수의 제 1 제어 신호들(VGEN<1:4>) 중에서 다른 하나 예를 들어, VGEN<2>에 따라 활성화될 수 있다.
제 2 정류 회로(120)는 복수의 제 2 제어 신호들(VSEL<1:4><0:1>) 중에서 다른 하나 예를 들어, VSEL<2><0:1>에 따라 복수의 예비 기준 전압들(VREF<0:2>) 중에서 하나를 선택하여 기준 전압으로서 사용할 수 있다.
제 3 정류 회로(130)는 복수의 제 1 제어 신호들(VGEN<1:4>) 중에서 다른 하나 예를 들어, VGEN<3>에 따라 활성화될 수 있다.
제 3 정류 회로(130)는 복수의 제 2 제어 신호들(VSEL<1:4><0:1>) 중에서 다른 하나 예를 들어, VSEL<3><0:1>에 따라 복수의 예비 기준 전압들(VREF<0:2>) 중에서 하나를 선택하여 기준 전압으로서 사용할 수 있다.
제 4 정류 회로(140)는 복수의 제 1 제어 신호들(VGEN<1:4>) 중에서 다른 하나 예를 들어, VGEN<4>에 따라 활성화될 수 있다.
제 4 정류 회로(140)는 복수의 제 2 제어 신호들(VSEL<1:4><0:1>) 중에서 다른 하나 예를 들어, VSEL<4><0:1>에 따라 복수의 예비 기준 전압들(VREF<0:2>) 중에서 하나를 선택하여 기준 전압으로서 사용할 수 있다.
제 1 내지 제 4 정류 회로(110 - 140)는 서로 동일한 회로 구성을 가질 수 있다.
검출 회로(150)는 제 1 내지 제 4 정류 회로(110 - 140) 각각에서 생성된 예비 검출 신호(VGOUT)에 따라 검출 신호(VGCMP)를 생성할 수 있다.
검출 회로(150)는 예비 검출 신호(VGOUT)와 기준 신호를 비교하여 즉, 예비 검출 신호(VGOUT)에 의한 전류와 기준 전류를 비교하여 검출 신호(VGCMP)를 생성할 수 있다.
기준 전압 생성 회로(160)는 서로 다른 전압을 갖는 복수의 예비 기준 전압들(VREF<0:2>)을 생성할 수 있다.
저장 회로(170)는 외부에서 제공되는 예비 선택 신호(VSELEXT<1:4><0:1>)를 저장하고, 저장된 신호를 복수의 제 2 제어 신호들(VSEL<1:4><0:1>)로서 출력할 수 있다.
스위칭 회로(180)는 복수의 제 1 제어 신호들(VGEN<1:4>)에 따라 제 1 노드(NA)와 패드(12-1)를 연결할 수 있다.
제 1 노드(NA)는 제 1 내지 제 4 정류 회로(110 - 140)의 출력 라인들이 공통 연결될 수 있다.
패드(12-1)는 도 1의 입/출력 회로 영역(12)은 복수의 패드들 중에서 어느 하나일 수 있다.
외부 시스템(20)은 전압 포싱(Forcing) 동작 즉, 패드(12-1)에 전압을 인가하여 제 1 내지 제 4 정류 회로(110 - 140)의 출력단 레벨을 내부 전압(VCCI)의 목표 레벨과 동일한 전압 레벨로 만드는 동작을 수행할 수 있다.
도 3은 도 2의 제 1 정류 회로(110)의 구성을 나타낸 도면이다.
도 3을 참조하면, 제 1 정류 회로(110)는 차동 증폭기(111), 드라이버(112), 분배 저항(113), 다중화기(MUX)(114), 스위치(115) 및 로직 게이트(116)를 포함할 수 있다.
차동 증폭기(111)는 기준 전압(VREF)과 피드백 전압(VFB1)을 비교한 결과를 출력할 수 있다.
차동 증폭기(111)는 제 4 제어 신호(AMPEN)에 따라 활성화되어 기준 전압(VREF)과 피드백 전압(VFB1)을 비교한 결과를 출력할 수 있다.
차동 증폭기(111)는 제 4 제어 신호(AMPEN)가 하이 레벨인 경우 활성화될 수 있다.
드라이버(112)는 차동 증폭기(111)의 출력에 따라 외부 전압(VCCE)을 구동하여 내부 전압(VCCI)을 생성할 수 있다.
분배 저항(113)은 내부 전압(VCCI)을 분배하여 피드백 전압(VFB1)으로서 출력할 수 있다.
다중화기(114)는 제 2 제어 신호(VSEL<1><0:1>)에 따라 복수의 예비 기준 전압들(VREF<0:2>) 중에서 하나를 선택하여 기준 전압(VREF)으로서 출력할 수 있다.
스위치(115)는 제 1 제어 신호(VGEN<1>)에 따라 차동 증폭기(111)의 출력을 예비 검출 신호(VGOUT)로서 제 1 정류 회로(110) 외부로 출력할 수 있다.
로직 게이트(116)는 제 1 제어 신호(VGEN<1>)와 내부 전압 인에이블 신호(VCCIEN)를 논리합한 결과를 제 4 제어 신호(AMPEN)로서 출력할 수 있다.
도 4는 도 2의 검출 회로(150)의 구성을 나타낸 도면이다.
도 4를 참조하면, 검출 회로(150)는 드라이버(151), 기준 전류원(Current source)(152) 및 비교기(153)를 포함할 수 있다.
드라이버(151)는 예비 검출 신호(VGOUT)에 따라 외부 전압(VCCE)에 상응하는 전류를 구동할 수 있다.
드라이버(151)는 소오스 단에 외부 전압(VCCE)이 인각되고, 게이트에 예비 검출 신호(VGOUT)가 입력되며, 드레인 단에 비교기(153)가 연결된 피모스 트랜지스터를 포함할 수 있다.
비교기(153)는 기준 전류원(152)에 따른 전류와 드라이버(151)에 의해 구동된 전류를 비교하여 검출 신호(VGCMP)를 생성할 수 있다.
비교기(153)는 예를 들어, 기준 전류원(152)에 따른 전류에 비해 드라이버(151)에 의해 구동된 전류가 많을 경우 검출 신호(VGCMP)를 하이 레벨로 출력할 수 있다.
비교기(153)는 예를 들어, 기준 전류원(152)에 따른 전류에 비해 드라이버(151)에 의해 구동된 전류가 적을 경우 검출 신호(VGCMP)를 로우 레벨로 출력할 수 있다.
도 5은 도 2의 기준 전압 생성 회로(160)의 구성을 나타낸 도면이다.
도 5를 참조하면, 기준 전압 생성 회로(160)는 밴드 갭 레퍼런스 회로(Band Gap Reference Circuit)(161), 차동 증폭기(162), 드라이버(163), 분배 저항(164) 및 복수의 다중화기(MUX)(165 - 167)를 포함할 수 있다.
밴드 갭 레퍼런스 회로(161)는 바이폴라 정션 트랜지스터(Bipolar Junction Transistor)를 이용하여 온도 변화와 무관하게 일정한 레벨을 갖는 밴드 갭 전압(BGOUT)을 생성할 수 있다.
차동 증폭기(162)는 밴드 갭 전압(BGOUT)과 피드백 전압(VFB2)을 비교한 결과를 출력할 수 있다.
드라이버(163)는 차동 증폭기(162)의 출력에 따라 외부 전압(VCCE)에 상응하는 전류를 구동할 수 있다.
드라이버(163)는 소오스 단에 외부 전압(VCCE)이 인각되고, 게이트에 차동 증폭기(162)의 출력이 입력되며, 드레인 단에 분배 저항(164)이 연결된 피모스 트랜지스터를 포함할 수 있다.
분배 저항(164)은 드라이버(163)에 의해 구동된 전류에 따른 전압을 분배하여 복수의 노드 전압들(R<0:63>)을 생성할 수 있다.
분배 저항(164)은 드라이버(163)의 드레인 단과 접지 단 사이에 직렬 연결된 복수의 저항들을 포함할 수 있다.
복수의 저항들이 연결된 노드들 중에서 예를 들어, 1/2의 분배 비를 갖는 노드의 전압이 피드백 전압(VFB2)으로서 출력되고, 나머지 노드들에서 복수의 노드 전압들(R<0:63>)이 출력될 수 있다.
복수의 다중화기(165 - 167)는 조정 신호(TRIM<0:63>)에 따라 접지 전압, 복수의 노드 전압들(R<0:63>)과 외부 전압(VCCE)을 이용하여 복수의 예비 기준 전압들(VREF<0:2>)을 생성할 수 있다.
복수의 다중화기(165 - 167)의 수는 필요로 하는 예비 기준 전압들의 수에 따라 가변될 수 있다.
본 발명의 실시예에서는 복수의 예비 기준 전압들(VREF<0:2>)을 생성하기 위해 제 1 내지 제 3 다중화기(165 - 167)를 구성한 예를 든 것이다.
제 1 다중화기(165)는 조정 신호(TRIM<0:63>)에 따라 접지 전압과 복수의 노드 전압들(R<0:62>) 중에서 하나를 선택하여 예비 기준 전압(VREF0)을 생성할 수 있다.
제 2 다중화기(166)는 조정 신호(TRIM<0:63>)에 따라 복수의 노드 전압들(R<0:63>) 중에서 하나를 선택하여 예비 기준 전압(VREF1)을 생성할 수 있다.
제 3 다중화기(167)는 조정 신호(TRIM<0:63>)에 따라 복수의 노드 전압들(R<1:63>)과 외부 전압(VCCE) 중에서 하나를 선택하여 예비 기준 전압(VREF2)을 생성할 수 있다.
도 6은 도 2의 스위칭 회로(180)의 구성을 나타낸 도면이다.
도 6을 참조하면, 스위칭 회로(180)는 스위치(181) 및 로직 게이트(182)를 포함할 수 있다.
스위치(181)는 제 1 노드(NA)와 패드(12-1) 사이에 연결될 수 있다.
로직 게이트(182)는 복수의 제 1 제어 신호들(VGEN<1:4>) 중에서 어느 하나라도 제 1 로직 레벨 예를 들어, 하이 레벨이면 스위치(181)를 턴 온 시킬 수 있다.
로직 게이트(182)는 복수의 제 1 제어 신호들(VGEN<1:4>)이 모두 제 2 로직 레벨 즉, 로우 레벨이면 스위치(181)를 턴 오프 시킬 수 있다.
즉, 본 발명의 실시예는 스위칭 회로(180)를 이용하여 제 1 내지 제 4 정류 회로(110 - 140)의 출력 오차 보정이 이루어지는 테스트 구간 동안만 제 1 노드(NA)와 패드(12-1)를 연결함으로써 외부 시스템(20)의 전압 포싱이 가능하도록 할 수 있다. 본 발명의 실시예는 스위칭 회로(180)를 이용하여 노멀 동작 시에는 제 1 노드(NA)와 패드(12-1)를 전기적으로 분리시킴으로써 제 1 내지 제 4 정류 회로(110 - 140)의 출력이 외부 영향을 받지 않도록 할 수 있다.
상술한 본 발명의 실시예에 따른 전압 오차 보정 시스템(1)의 오차 보정 동작을 설명하기로 한다.
도 2를 참조하면, 외부 시스템(20)은 제 1 내지 제 4 정류 회로(110 - 140)에 대한 오차 보정 동작을 제 1 내지 제 4 정류 회로(110 - 140)의 순번과 무관하게 순차적으로 수행할 수 있다.
본 발명의 실시예는 제 1 정류 회로(110), 제 2 정류 회로(120), 제 3 정류 회로(130), 제 4 정류 회로(140) 순으로 오차 보정 동작을 수행하는 예를 들기로 한다.
외부 시스템(20)은 테스트 모드를 이용하여 복수의 제 1 제어 신호들(VGEN<1:4>) 중에서 VGEN<1> 만을 활성화시킬 수 있다. 이하, 신호의 활성화는 해당 신호가 하이 레벨 임을 의미할 수 있다.
VGEN<1>이 하이 레벨이므로 스위칭 회로(180)가 제 1 노드(NA)와 패드(12-1)를 연결할 수 있다.
외부 시스템(20)은 패드(12-1)를 통해 전압 포싱을 수행하여 제 1 정류 회로(110)의 출력 단 레벨을 내부 전압(VCCI)의 목표 레벨과 동일한 전압 레벨로 만들 수 있다.
오차 보정 과정에서 제 1 내지 제 4 정류 회로(110 - 140)의 출력 단 레벨은 반도체 장치(10) 내부 생성이 아닌, 전압 포싱 즉, 외부의 강제적인 전압 인가에 의해 정해지므로 반도체 장치(10)의 동작과 무관하게 내부 전압(VCCI)의 목표 레벨과 동일하게 안정적으로 유지될 수 있다.
도 3을 참조하면, VGEN<1>이 하이 레벨이므로 제 4 제어 신호(AMPEN)가 하이 레벨로 생성될 수 있다.
VGEN<1> 및 제 4 제어 신호(AMPEN)가 하이 레벨이므로 제 1 내지 제 4 정류 회로(110 - 140) 중에서 제 1 정류 회로(110)의 차동 증폭기(111) 및 스위치(115)가 활성화되고 그에 따라 예비 검출 신호(VGOUT)가 검출 회로(150)에 제공될 수 있다.
검출 회로(150)는 예비 검출 신호(VGOUT)에 따라 검출 신호(VGCMP)를 하이 레벨 또는 로우 레벨로 출력할 수 있다.
도 1을 참조하면, 검출 신호(VGCMP)가 입/출력 회로 영역(12)을 통해 외부 시스템(20)에 제공될 수 있다.
검출 신호(VGCMP)는 입/출력 회로 영역(12)의 데이터 패드들, 커맨드/어드레스 패드들 및 여분 패드들 중에서 어느 하나 또는 그 이상의 패드를 통해 외부 시스템(20)에 제공될 수 있다.
제 1 내지 제 4 정류 회로(110 - 140)의 출력 단 레벨이 전압 포싱에 의해 일정하게 유지되고 기준 전압(VREF)이 동일한 조건에서도 제 1 내지 제 4 정류 회로(110 - 140) 각각의 검출 신호(VGCMP)는 오프셋으로 인하여 로직 레벨의 차이가 발생할 수 있다.
노멀 동작 시 오프셋이 존재하지 않는 정류 회로는 내부 전압(VCCI)의 레벨이 목표 레벨까지 상승하기 전에는 예비 검출 신호(VGOUT)를 로우 레벨로 출력하고, 내부 전압(VCCI)의 레벨이 목표 레벨 이상으로 상승할 경우 예비 검출 신호(VGOUT)를 하이 레벨로 출력하여 드라이버(112)의 구동을 제어해야 한다.
그러나 목표 레벨에 비해 높은 내부 전압(VCCI)을 생성하는 정류 회로는 내부 전압(VCCI)의 레벨이 목표 레벨 이상으로 상승하여도 예비 검출 신호(VGOUT)를 로우 레벨로 출력한다.
목표 레벨에 비해 낮은 내부 전압(VCCI)을 생성하는 정류 회로는 내부 전압(VCCI)의 레벨이 목표 레벨에 도달하기 전에 예비 검출 신호(VGOUT)를 하이 레벨로 출력한다.
노멀 동작 시 목표 레벨에 비해 높은 출력 즉, 내부 전압(VCCI)을 생성하는 정류 회로 예를 들어, 제 1 정류 회로(110)는 기준 전압(VREF)의 레벨을 하강시킴으로써 자신이 생성하는 내부 전압(VCCI)의 레벨을 하강시켜야 한다.
한편, 노멀 동작 시 목표 레벨에 비해 낮은 출력 즉, 내부 전압(VCCI)을 생성하는 정류 회로 예를 들어, 제 2 정류 회로(120)는 기준 전압(VREF)의 레벨을 상승시킴으로써 자신이 생성하는 내부 전압(VCCI)의 레벨을 상승시켜야 한다.
외부 시스템(20)은 테스트 모드를 이용하여 예비 선택 신호(VSELEXT<1:4><0:1>) 중에서 제 1 정류 회로(110)에 해당하는 VSELEXT<1><0:1>의 값을 조정할 수 있다.
예비 선택 신호(VSELEXT<1><0:1>)의 값이 조정됨에 따라 복수의 제 2 제어 신호들(VSEL<1:4><0:1>) 중에서 제 1 정류 회로(110)에 해당하는 VSEL<1><0:1>의 값이 조정되고 그에 따라 제 1 정류 회로(110)의 기준 전압(VREF)의 레벨이 조정될 수 있다.
외부 시스템(20)은 상술한 방식으로 제 1 정류 회로(110)의 기준 전압(VREF)의 레벨을 조정해가며 검출 신호(VGCMP)의 로직 레벨 천이를 모니터링할 수 있다.
외부 시스템(20)은 검출 신호(VGCMP)의 로직 레벨이 하이 레벨에서 로우 레벨로 천이되거나 로우 레벨에서 하이 레벨로 천이되면 해당 시점을 제 1 정류 회로(110)의 출력 레벨의 오차 보정이 완료된 시점으로 판단할 수 있다.
검출 신호(VGCMP)의 로직 레벨 천이가 발생하면, VSEL<1><0:1>의 조정을 중단하고 해당 신호 값이 저장되도록 함으로써 제 1 정류 회로(110)에 대한 출력 오차 보정이 완료된다.
이어서, 외부 시스템(20)은 테스트 모드를 이용하여 복수의 제 1 제어 신호들(VGEN<1:4>) 중에서 VGEN<2> 만을 활성화시킬 수 있다.
VGEN<2>가 하이 레벨이므로 스위칭 회로(180)가 제 1 노드(NA)와 패드(12-1)를 연결할 수 있다.
외부 시스템(20)은 패드(12-1)를 통해 전압 포싱을 수행하여 제 2 정류 회로(120)의 출력 단 레벨을 내부 전압(VCCI)의 목표 레벨과 동일한 전압 레벨로 만들 수 있다.
도 3을 참조하면, VGEN<2>가 하이 레벨이므로 제 4 제어 신호(AMPEN)가 하이 레벨로 생성될 수 있다.
VGEN<2> 및 제 4 제어 신호(AMPEN)가 하이 레벨이므로 제 1 내지 제 4 정류 회로(110 - 140) 중에서 제 2 정류 회로(120)에서 출력된 예비 검출 신호(VGOUT)가 검출 회로(150)에 제공될 수 있다.
검출 회로(150)는 예비 검출 신호(VGOUT)에 따라 검출 신호(VGCMP)를 하이 레벨 또는 로우 레벨로 출력할 수 있다.
도 1을 참조하면, 검출 신호(VGCMP)가 입/출력 회로 영역(12)을 통해 외부 시스템(20)에 제공될 수 있다.
검출 신호(VGCMP)는 입/출력 회로 영역(12)의 데이터 패드들, 커맨드/어드레스 패드들 및 여분 패드들 중에서 어느 하나 또는 그 이상의 패드를 통해 외부 시스템(20)에 제공될 수 있다.
외부 시스템(20)은 테스트 모드를 이용하여 예비 선택 신호(VSELEXT<1:4><0:1>) 중에서 제 1 정류 회로(120)에 해당하는 VSELEXT<2><0:1>의 값을 조정할 수 있다.
예비 선택 신호(VSELEXT<2><0:1>)의 값이 조정됨에 따라 복수의 제 2 제어 신호들(VSEL<1:4><0:1>) 중에서 제 2 정류 회로(120)에 해당하는 VSEL<2><0:1>의 값이 조정되고 그에 따라 제 2 정류 회로(120)의 기준 전압(VREF)의 레벨이 조정될 수 있다.
외부 시스템(20)은 제 2 정류 회로(120)의 기준 전압(VREF)의 레벨을 조정해가며 검출 신호(VGCMP)의 로직 레벨 천이를 모니터링할 수 있다.
외부 시스템(20)은 검출 신호(VGCMP)의 로직 레벨이 하이 레벨에서 로우 레벨로 천이되거나 로우 레벨에서 하이 레벨로 천이되는 시점을 제 2 정류 회로(110)의 출력 레벨의 오차 보정이 완료된 시점으로 판단할 수 있다.
검출 신호(VGCMP)의 로직 레벨 천이가 발생하면, VSEL<2><0:1>의 조정을 중단하고 해당 신호 값이 저장되도록 함으로써 제 2 정류 회로(120)에 대한 출력 오차 보정이 완료된다.
상술한 제 1 정류 회로(110) 및 제 2 정류 회로(120)에 대한 출력 오차 보정 방법과 동일한 방법으로 제 3 정류 회로(130) 및 제 4 정류 회로(140)에 대한 출력 오차 보정이 수행될 수 있다.
제 1 내지 제 4 정류 회로(110 - 140)에 대한 출력 오차 보정이 완료되면, 도 2의 저장 회로(170)에 제 1 내지 제 4 정류 회로(110 - 140) 각각의 출력 레벨 오차를 보정할 수 있는 기준 전압(VREF)을 제공하기 위한 복수의 제 2 제어 신호들(VSEL<1:4><0:1>)이 저장될 수 있다.
제 1 내지 제 4 정류 회로(110 - 140)에 대한 출력 오차 보정이 완료된 이후, 노멀 동작 시에는 복수의 제 1 제어 신호들(VGEN<1:4>)의 값이 모두 로우 레벨이 되고, 그에 따라 제 1 노드(NA)와 패드(12-1)가 전기적으로 분리되고, 예비 검출 신호(VGOUT)의 출력이 차단될 수 있다.
노멀 동작 시에는 제 1 내지 제 4 정류 회로(110 - 140)는 내부 전압 인에이블 신호(VCCIEN)가 하이 레벨이 되면 저장 회로(170)에 저장된 복수의 제 2 제어 신호들(VSEL<1:4><0:1>)에 따라 내부 전압(VCCI)을 목표 레벨로 생성할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 전압 오차 보정 시스템(2)의 구성을 나타낸 도면이다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 전압 오차 보정 시스템(2)은 반도체 장치(30) 및 외부 시스템(40)을 포함할 수 있다.
반도체 장치(30)는 내부적으로 생성한 제어신호들에 따라 내부의 정류 회로들 각각의 기준 전압 조정 및 그에 따른 검출 신호 모니터링을 수행하여 정류 회로들 각각의 출력 전압의 오차를 보정할 수 있다.
반도체 장치(30)는 메모리 영역(31), 입/출력 회로 영역(32) 및 전압 생성 회로(200)를 포함할 수 있다.
전압 생성 회로(200)는 제어신호들에 따라 정류 회로들 각각의 기준 전압 조정 및 그에 따른 검출 신호 모니터링을 수행하여 정류 회로들 각각의 출력 전압의 오차를 보정할 수 있다.
전압 생성 회로(200)는 기능 회로 영역(33)에 배치될 수 있다.
기능 회로 영역(33)은 반도체 장치(30)의 동작과 관련된 각종 기능 들을 수행하기 위한 회로들을 포함할 수 있다.
전압 생성 회로(200)는 외부 전원의 전압 레벨을 기능 회로 영역(33), 메모리 영역(31) 및 입/출력 회로 영역(32)에서 사용할 수 있도록 조정한 내부 전압을 생성할 수 있다.
전압 생성 회로(200)는 정류 회로들을 포함하며, 정류 회로들은 기능 회로 영역(33)에 분산 배치될 수 있다.
입/출력 회로 영역(32)은 메모리 영역(31)과 외부 시스템(40)과의 데이터 송/수신 동작을 수행할 수 있다.
입/출력 회로 영역(32)은 복수의 패드들 예를 들어, 데이터 패드들, 커맨드/어드레스 패드들, 전원 패드들 및 여분 패드들을 포함할 수 있다.
외부 시스템(40)은 전압 포싱(Forcing) 동작 즉, 반도체 장치(30)에 전압을 인가하여 반도체 장치(30)의 정류 회로들의 출력단 레벨을 내부 전압의 목표 레벨과 동일한 전압 레벨로 만드는 동작을 수행할 수 있다.
외부 시스템(40)은 예를 들어, 테스트 장비, 메모리 컨트롤러 또는 전압 포싱이 가능한 전원 장치를 포함할 수 있다.
도 8은 도 7의 전압 생성 회로(200)의 구성을 나타낸 도면이다.
도 8을 참조하면, 전압 생성 회로(200)는 복수의 정류 회로들 예를 들어, 제 1 내지 제 4 정류 회로(210 - 240), 검출 회로(250), 기준 전압 생성 회로(260), 스테이트 머신(270) 및 스위칭 회로(280)를 포함할 수 있다.
제 1 내지 제 4 정류 회로(210 - 240)은 내부 전압(VCCI)을 생성하도록 구성될 수 있다.
제 1 내지 제 4 정류 회로(210 - 240)의 출력 라인들은 공통 연결되며, 공통 연결된 출력 라인들에는 복수의 부하들(LD: Load)이 연결될 수 있다.
복수의 부하들(LD)은 도 7의 기능 회로 영역(33)에 포함될 수 있다.
복수의 부하들(LD)은 기능 회로 영역(33)의 전역에 분산 배치될 수 있다.
제 1 내지 제 4 정류 회로(210 - 240)는 복수의 부하들(LD)의 위치 및 거리 등을 고려하여 기능 회로 영역(33)에 분산 배치될 수 있다.
제 1 내지 제 4 정류 회로(210 - 240)는 복수의 제 1 제어 신호들(VGEN<1:4>) 및 내부 전압 인에이블 신호(VCCIEN)에 따라 활성화될 수 있다.
복수의 제 1 제어 신호들(VGEN<1:4>)은 반도체 장치(30)의 오차 보정 동작을 위한 테스트 모드에서 내부적으로 생성될 수 있다.
내부 전압 인에이블 신호(VCCIEN)는 반도체 장치(30)의 노멀 동작 시 활성화될 수 있고, 제 1 내지 제 4 정류 회로(210 - 240)의 동작이 불필요한 상태 예를 들어, 파워-다운 모드 등에서 비 활성화될 수 있다.
제 1 내지 제 4 정류 회로(210 - 240)는 복수의 제 2 제어 신호들(VSEL<1:4><0:1>)에 따라 각각의 기준 전압을 독립적으로 조정할 수 있다.
제 1 내지 제 4 정류 회로(210 - 240)는 복수의 제 2 제어 신호들(VSEL<1:4><0:1>)에 따라 각각 복수의 예비 기준 전압들(VREF<0:2>) 중에서 하나를 선택하여 기준 전압으로서 사용할 수 있다.
제 1 내지 제 4 정류 회로(210 - 240)는 내부 전압 인에이블 신호(VCCIEN)에 따라 공통적으로 활성화 또는 비 활성화될 수 있다.
제 1 내지 제 4 정류 회로(210 - 240)는 복수의 제 1 제어 신호들(VGEN<1:4>)에 따라 선택적으로 활성화 또는 비 활성화될 수 있다.
제 1 정류 회로(210)는 복수의 제 1 제어 신호들(VGEN<1:4>) 중에서 어느 하나 예를 들어, VGEN<1>에 따라 활성화될 수 있다.
제 1 정류 회로(210)는 복수의 제 2 제어 신호들(VSEL<1:4><0:1>) 중에서 어느 하나 예를 들어, VSEL<1><0:1>에 따라 복수의 예비 기준 전압들(VREF<0:2>) 중에서 하나를 선택하여 기준 전압으로서 사용할 수 있다.
제 1 정류 회로(210)는 도 3과 동일한 회로 구성을 가질 수 있다.
제 2 정류 회로(220)는 복수의 제 1 제어 신호들(VGEN<1:4>) 중에서 다른 하나 예를 들어, VGEN<2>에 따라 활성화될 수 있다.
제 2 정류 회로(220)는 복수의 제 2 제어 신호들(VSEL<1:4><0:1>) 중에서 다른 하나 예를 들어, VSEL<2><0:1>에 따라 복수의 예비 기준 전압들(VREF<0:2>) 중에서 하나를 선택하여 기준 전압으로서 사용할 수 있다.
제 3 정류 회로(230)는 복수의 제 1 제어 신호들(VGEN<1:4>) 중에서 다른 하나 예를 들어, VGEN<3>에 따라 활성화될 수 있다.
제 3 정류 회로(230)는 복수의 제 2 제어 신호들(VSEL<1:4><0:1>) 중에서 다른 하나 예를 들어, VSEL<3><0:1>에 따라 복수의 예비 기준 전압들(VREF<0:2>) 중에서 하나를 선택하여 기준 전압으로서 사용할 수 있다.
제 4 정류 회로(240)는 복수의 제 1 제어 신호들(VGEN<1:4>) 중에서 다른 하나 예를 들어, VGEN<4>에 따라 활성화될 수 있다.
제 4 정류 회로(240)는 복수의 제 2 제어 신호들(VSEL<1:4><0:1>) 중에서 다른 하나 예를 들어, VSEL<4><0:1>에 따라 복수의 예비 기준 전압들(VREF<0:2>) 중에서 하나를 선택하여 기준 전압으로서 사용할 수 있다.
제 1 내지 제 4 정류 회로(210 - 240)는 서로 동일한 회로 구성을 가질 수 있다.
검출 회로(250)는 제 1 내지 제 4 정류 회로(210 - 240) 각각에서 생성된 예비 검출 신호(VGOUT)에 따라 검출 신호(VGCMP)를 생성할 수 있다.
검출 회로(250)는 예비 검출 신호(VGOUT)와 기준 신호를 비교하여 즉, 예비 검출 신호(VGOUT)에 의한 전류와 기준 전류를 비교하여 검출 신호(VGCMP)를 생성할 수 있다.
검출 회로(250)는 도 4와 동일한 회로 구성을 가질 수 있다.
기준 전압 생성 회로(260)는 서로 다른 전압을 갖는 복수의 예비 기준 전압들(VREF<0:2>)을 생성할 수 있다.
기준 전압 생성 회로(260)는 도 5와 동일한 회로 구성을 가질 수 있다.
스테이트 머신(270)는 제 1 내지 제 4 정류 회로(210 - 240)의 출력 오차 보정 동작 시 복수의 제 1 제어 신호들(VGEN<1:4>)의 선택적 활성화 및 복수의 제 2 제어 신호들(VSEL<1:4><0:1>)의 값 조정을 수행하고, 그에 따른 검출 신호(VGCMP) 모니터링을 수행하여 제 1 내지 제 4 정류 회로(210 - 240)의 출력 오차 보정 완료 시점의 복수의 제 2 제어 신호들(VSEL<1:4><0:1>)의 값을 저장할 수 있다.
스위칭 회로(280)는 복수의 제 1 제어 신호들(VGEN<1:4>)에 따라 제 1 노드(NA)와 패드(32-1)를 연결할 수 있다.
스위칭 회로(280)는 도 6과 같은 회로 구성을 가질 수 있다.
제 1 노드(NA)는 제 1 내지 제 4 정류 회로(210 - 240)의 출력 라인들이 공통 연결될 수 있다.
패드(32-1)는 도 7의 입/출력 회로 영역(32)은 복수의 패드들 중에서 어느 하나일 수 있다.
외부 시스템(40)은 전압 포싱(Forcing) 동작 즉, 패드(32-1)에 전압을 인가하여 제 1 내지 제 4 정류 회로(210 - 240)의 출력단 레벨을 내부 전압(VCCI)의 목표 레벨과 동일한 전압 레벨로 만드는 동작을 수행할 수 있다.
상술한 본 발명의 다른 실시예에 따른 전압 오차 보정 시스템(2)의 오차 보정 동작을 설명하기로 한다.
반도체 장치(30)는 제 1 내지 제 4 정류 회로(210 - 240)에 대한 오차 보정 동작을 제 1 내지 제 4 정류 회로(210 - 240)의 순번과 무관하게 순차적으로 수행할 수 있다.
본 발명의 실시예는 제 1 정류 회로(210), 제 2 정류 회로(220), 제 3 정류 회로(230), 제 4 정류 회로(240) 순으로 오차 보정 동작을 수행하는 예를 들기로 한다.
반도체 장치(30) 즉, 반도체 장치(30)의 스테이트 머신(270)은 내부적으로 정해진 시점 또는/및 외부 시스템(40)의 명령에 따라 복수의 제 1 제어 신호들(VGEN<1:4>) 중에서 VGEN<1> 만을 활성화시킬 수 있다. 이하, 신호의 활성화는 해당 신호가 하이 레벨 임을 의미할 수 있다.
VGEN<1>이 하이 레벨이므로 스위칭 회로(280)가 제 1 노드(NA)와 패드(32-1)를 연결할 수 있다.
제 1 정류 회로(210)의 출력 단 레벨은 외부 시스템(40)의 패드(32-1)를 통해 전압 포싱에 의해 내부 전압(VCCI)의 목표 레벨과 동일한 전압 레벨이 될 수 있다.
오차 보정 과정에서 제 1 내지 제 4 정류 회로(210 - 240)의 출력 단 레벨은 반도체 장치(10) 내부 생성이 아닌, 전압 포싱 즉, 외부의 강제적인 전압 인가에 의해 정해지므로 반도체 장치(30)의 동작과 무관하게 내부 전압(VCCI)의 목표 레벨과 동일하게 안정적으로 유지될 수 있다.
VGEN<1>이 하이 레벨이므로 제 4 제어 신호(AMPEN)가 하이 레벨로 생성될 수 있다.
VGEN<1> 및 제 4 제어 신호(AMPEN)가 하이 레벨이므로 제 1 내지 제 4 정류 회로(210 - 240) 중에서 제 1 정류 회로(210)에서 생성된 예비 검출 신호(VGOUT)가 검출 회로(250)에 제공될 수 있다.
검출 회로(250)는 예비 검출 신호(VGOUT)에 따라 검출 신호(VGCMP)를 하이 레벨 또는 로우 레벨로 출력할 수 있다.
스테이트 머신(270)은 예비 선택 신호(VSELEXT<1:4><0:1>) 중에서 제 1 정류 회로(210)에 해당하는 VSELEXT<1><0:1>의 값을 조정할 수 있다.
예비 선택 신호(VSELEXT<1><0:1>)의 값이 조정됨에 따라 복수의 제 2 제어 신호들(VSEL<1:4><0:1>) 중에서 제 1 정류 회로(210)에 해당하는 VSEL<1><0:1>의 값이 조정되고 그에 따라 제 1 정류 회로(210)의 기준 전압(VREF)의 레벨이 조정될 수 있다.
스테이트 머신(270)은 상술한 방식으로 제 1 정류 회로(210)의 기준 전압(VREF)의 레벨을 조정해가며 검출 신호(VGCMP)의 로직 레벨 천이를 모니터링할 수 있다.
스테이트 머신(270)은 검출 신호(VGCMP)의 로직 레벨이 하이 레벨에서 로우 레벨로 천이되거나 로우 레벨에서 하이 레벨로 천이되면 해당 시점을 제 1 정류 회로(210)의 출력 레벨의 오차 보정이 완료된 시점으로 판단할 수 있다.
스테이트 머신(270)은 검출 신호(VGCMP)의 로직 레벨 천이가 발생하면, VSEL<1><0:1>의 조정을 중단하고 해당 신호 값이 저장되도록 함으로써 제 1 정류 회로(210)에 대한 출력 오차 보정을 완료할 수 있다.
상술한 제 1 정류 회로(210)에 대한 출력 오차 보정 방법과 동일한 방법으로 제 2 내지 제 4 정류 회로(220 - 240)에 대한 출력 오차 보정이 수행될 수 있다.
제 1 내지 제 4 정류 회로(210 - 240)에 대한 출력 오차 보정이 완료되면, 스테이트 머신(270)에 제 1 내지 제 4 정류 회로(210 - 240) 각각의 출력 레벨 오차를 보정할 수 있는 기준 전압(VREF)을 제공하기 위한 복수의 제 2 제어 신호들(VSEL<1:4><0:1>)이 저장될 수 있다.
제 1 내지 제 4 정류 회로(210 - 240)에 대한 출력 오차 보정이 완료된 이후, 노멀 동작 시에는 복수의 제 1 제어 신호들(VGEN<1:4>)의 값이 모두 로우 레벨이 되고, 그에 따라 제 1 노드(NA)와 패드(32-1)가 전기적으로 분리되고, 예비 검출 신호(VGOUT)의 출력이 차단될 수 있다.
노멀 동작 시에는 제 1 내지 제 4 정류 회로(210 - 240)는 내부 전압 인에이블 신호(VCCIEN)가 하이 레벨이 되면 기 저장된 복수의 제 2 제어 신호들(VSEL<1:4><0:1>)에 따라 내부 전압(VCCI)을 목표 레벨로 생성할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (24)

  1. 복수의 제 1 제어 신호들에 따라 선택적으로 활성화되며, 복수의 제 2 제어 신호들에 따라 독립적으로 조정 가능한 각각의 기준 전압에 따라 내부 전압을 생성하도록 구성된 복수의 정류 회로;
    상기 복수의 정류 회로 각각에서 생성된 예비 검출 신호와 기준 신호를 비교하여 검출 신호를 생성하도록 구성된 검출 회로; 및
    상기 외부 시스템에서 제공되는 예비 선택 신호를 저장하고, 저장된 신호를 상기 복수의 제 2 제어 신호들로서 출력하도록 구성된 저장 회로를 포함하는 전압 생성 회로.
  2. 제 1 항에 있어서,
    상기 복수의 제 1 제어 신호들에 따라 상기 복수의 정류 회로들 각각의 출력 라인과 공통 연결된 제 1 노드를 패드와 연결하도록 구성된 스위칭 회로를 더 포함하는 전압 생성 회로.
  3. 제 2 항에 있어서,
    상기 스위칭 회로는
    상기 제 1 노드와 상기 패드 사이에 연결된 스위치, 및
    상기 복수의 제 1 제어 신호들 중에서 어느 하나라도 제 1 로직 레벨이면 상기 스위치를 턴 온 시키도록 구성된 로직 게이트를 포함하는 전압 생성 회로.
  4. 제 2 항에 있어서,
    상기 복수의 정류 회로의 출력 단 레벨은 상기 패드를 통한 전압 포싱(Forcing)에 의해 상기 내부 전압의 목표 레벨과 동일한 전압 레벨로 설정되는 전압 생성 회로.
  5. 제 1 항에 있어서,
    상기 복수의 정류 회로는
    상기 기준 전압과 피드백 전압을 비교한 결과를 출력하도록 구성된 차동 증폭기,
    상기 차동 증폭기의 출력에 따라 외부 전압을 구동하여 상기 내부 전압을 생성하도록 구성된 드라이버,
    상기 내부 전압을 분배하여 상기 피드백 전압으로서 출력하도록 구성된 분배 저항,
    상기 복수의 제 2 제어 신호 중에서 일부에 따라 복수의 예비 기준 전압들 중에서 하나를 선택하여 상기 기준 전압으로서 출력하도록 구성된 다중화기, 및
    상기 복수의 제 1 제어 신호 중에서 일부에 따라 상기 차동 증폭기의 출력을 상기 예비 검출 신호로서 출력하도록 구성된 스위치를 포함하는 전압 생성 회로.
  6. 제 5 항에 있어서,
    상기 복수의 제 1 제어 신호 중에서 일부와 노멀 동작 시 상기 복수의 정류 회로를 활성화시키기 위한 내부 전압 인에이블 신호를 논리합한 결과에 따라 상기 차동 증폭기를 활성화시키도록 구성된 로직 게이트를 더 포함하는 전압 생성 회로.
  7. 제 1 항에 있어서,
    상기 검출 회로는
    상기 예비 검출 신호에 따라 외부 전압에 상응하는 전류를 구동하도록 구성된 드라이버, 및
    기준 전류원에 따른 상기 기준 신호와 상기 드라이버에 의해 구동된 전류를 비교하여 상기 검출 신호를 생성하도록 구성된 비교기를 포함하는 전압 생성 회로.
  8. 복수의 제 1 제어 신호들에 따라 선택적으로 활성화되며, 복수의 제 2 제어 신호들에 따라 독립적으로 조정 가능한 각각의 기준 전압에 따라 내부 전압을 생성하도록 구성된 상기 복수의 정류 회로;
    상기 복수의 정류 회로 각각에서 생성된 예비 검출 신호와 기준 신호를 비교하여 검출 신호를 생성하도록 구성된 검출 회로; 및
    상기 복수의 제 1 제어 신호들의 선택적 활성화 및 상기 복수의 제 2 제어 신호들의 값 조정을 수행하고, 그에 따른 상기 검출 신호의 모니터링을 수행하여 상기 복수의 정류 회로의 출력 오차 보정 완료 시점의 상기 복수의 제 2 제어 신호들의 값을 저장하도록 구성된 스테이트 머신을 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 복수의 제 1 제어 신호들에 따라 상기 복수의 정류 회로들 각각의 출력 라인과 공통 연결된 제 1 노드를 패드와 연결하도록 구성된 스위칭 회로를 더 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 스위칭 회로는
    상기 제 1 노드와 상기 패드 사이에 연결된 스위치, 및
    상기 복수의 제 1 제어 신호들 중에서 어느 하나라도 제 1 로직 레벨이면 상기 스위치를 턴 온 시키도록 구성된 로직 게이트를 포함하는 반도체 장치.
  11. 제 9 항에 있어서,
    상기 복수의 정류 회로의 출력 단 레벨은 상기 패드를 통한 상기 반도체 장치 외부의 전압 포싱(Forcing)에 의해 상기 내부 전압의 목표 레벨과 동일한 전압 레벨로 설정되는 반도체 장치.
  12. 제 8 항에 있어서,
    상기 복수의 정류 회로는
    상기 기준 전압과 피드백 전압을 비교한 결과를 출력하도록 구성된 차동 증폭기,
    상기 차동 증폭기의 출력에 따라 외부 전압을 구동하여 상기 내부 전압을 생성하도록 구성된 드라이버,
    상기 내부 전압을 분배하여 상기 피드백 전압으로서 출력하도록 구성된 분배 저항,
    상기 복수의 제 2 제어 신호 중에서 일부에 따라 복수의 예비 기준 전압들 중에서 하나를 선택하여 상기 기준 전압으로서 출력하도록 구성된 다중화기, 및
    상기 복수의 제 1 제어 신호 중에서 일부에 따라 상기 차동 증폭기의 출력을 상기 예비 검출 신호로서 출력하도록 구성된 스위치를 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 복수의 제 1 제어 신호 중에서 일부와 노멀 동작 시 상기 복수의 정류 회로를 활성화시키기 위한 내부 전압 인에이블 신호를 논리합한 결과에 따라 상기 차동 증폭기를 활성화시키도록 구성된 로직 게이트를 더 포함하는 반도체 장치.
  14. 제 8 항에 있어서,
    상기 검출 회로는
    상기 예비 검출 신호에 따라 외부 전압에 상응하는 전류를 구동하도록 구성된 드라이버, 및
    기준 전류원에 따른 상기 기준 신호와 상기 드라이버에 의해 구동된 전류를 비교하여 상기 검출 신호를 생성하도록 구성된 비교기를 포함하는 반도체 장치.
  15. 제 8 항에 있어서,
    상기 반도체 장치는
    메모리 영역,
    상기 메모리 영역과 외부 시스템과의 데이터 송/수신 동작을 수행하도록 구성된 입/출력 회로 영역, 및
    상기 반도체 장치의 동작과 관련된 각종 기능 들을 수행하기 위한 회로들을 포함하는 기능 회로 영역을 더 포함하며,
    상기 복수의 정류 회로는 상기 기능 회로 영역에 분산 배치되는 반도체 장치.
  16. 내부에 구성된 복수의 정류 회로들을 제어신호들에 따라 동작시켜 생성한 검출 신호를 외부에 출력하도록 구성된 반도체 장치; 및
    상기 제어 신호들을 생성하고, 상기 제어 신호들을 이용하여 상기 복수의 정류 회로들 각각의 기준 전압을 조정함에 따른 상기 검출 신호를 모니터링하여 상기 복수의 정류 회로들 각각의 출력 전압의 오차를 보정하도록 구성된 외부 시스템을 포함하는 전압 오차 보정 시스템.
  17. 제 16 항에 있어서,
    상기 외부 시스템은
    상기 반도체 장치에 전압을 인가하여 상기 복수의 정류 회로들의 출력단 레벨을 내부 전압의 목표 레벨과 동일한 전압 레벨로 만들도록 구성되는 전압 오차 보정 시스템.
  18. 제 16 항에 있어서,
    상기 반도체 장치는
    복수의 제 1 제어 신호들에 따라 선택적으로 활성화되며, 복수의 제 2 제어 신호들에 따라 독립적으로 조정 가능한 상기 각각의 기준 전압에 따라 내부 전압을 생성하도록 구성된 상기 복수의 정류 회로,
    상기 복수의 정류 회로 각각에서 생성된 예비 검출 신호와 기준 신호를 비교하여 검출 신호를 생성하도록 구성된 검출 회로, 및
    상기 외부 시스템에서 제공되는 예비 선택 신호를 저장하고, 저장된 신호를 상기 복수의 제 2 제어 신호들로서 출력하도록 구성된 저장 회로를 포함하는 전압 오차 보정 시스템.
  19. 제 18 항에 있어서,
    상기 복수의 제 1 제어 신호들에 따라 상기 복수의 정류 회로들 각각의 출력 라인과 공통 연결된 제 1 노드를 패드와 연결하도록 구성된 스위칭 회로를 더 포함하는 전압 오차 보정 시스템.
  20. 제 19 항에 있어서,
    상기 스위칭 회로는
    상기 제 1 노드와 상기 패드 사이에 연결된 스위치, 및
    상기 복수의 제 1 제어 신호들 중에서 어느 하나라도 제 1 로직 레벨이면 상기 스위치를 턴 온 시키도록 구성된 로직 게이트를 포함하는 전압 오차 보정 시스템.
  21. 제 18 항에 있어서,
    상기 복수의 정류 회로는
    상기 기준 전압과 피드백 전압을 비교한 결과를 출력하도록 구성된 차동 증폭기,
    상기 차동 증폭기의 출력에 따라 외부 전압을 구동하여 상기 내부 전압을 생성하도록 구성된 드라이버,
    상기 내부 전압을 분배하여 상기 피드백 전압으로서 출력하도록 구성된 분배 저항,
    상기 복수의 제 2 제어 신호 중에서 일부에 따라 복수의 예비 기준 전압들 중에서 하나를 선택하여 상기 기준 전압으로서 출력하도록 구성된 다중화기, 및
    상기 복수의 제 1 제어 신호 중에서 일부에 따라 상기 차동 증폭기의 출력을 상기 예비 검출 신호로서 출력하도록 구성된 스위치를 포함하는 전압 오차 보정 시스템.
  22. 제 21 항에 있어서,
    상기 복수의 제 1 제어 신호 중에서 일부와 노멀 동작 시 상기 복수의 정류 회로를 활성화시키기 위한 내부 전압 인에이블 신호를 논리합한 결과에 따라 상기 차동 증폭기를 활성화시키도록 구성된 로직 게이트를 더 포함하는 전압 오차 보정 시스템.
  23. 제 18 항에 있어서,
    상기 검출 회로는
    상기 예비 검출 신호에 따라 외부 전압에 상응하는 전류를 구동하도록 구성된 드라이버, 및
    기준 전류원에 따른 상기 기준 신호와 상기 드라이버에 의해 구동된 전류를 비교하여 상기 검출 신호를 생성하도록 구성된 비교기를 포함하는 전압 오차 보정 시스템.
  24. 제 18 항에 있어서,
    상기 반도체 장치는
    메모리 영역,
    상기 메모리 영역과 외부 시스템과의 데이터 송/수신 동작을 수행하도록 구성된 입/출력 회로 영역, 및
    상기 반도체 장치의 동작과 관련된 각종 기능 들을 수행하기 위한 회로들을 포함하는 기능 회로 영역을 더 포함하며,
    상기 복수의 정류 회로는 상기 기능 회로 영역에 분산 배치되는 전압 오차 보정 시스템.
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