JP2013141113A - 電圧比較回路 - Google Patents

Abstract

【課題】電源電圧を直接比較する。
【解決手段】ＶＤＤ１とノード１との間に接続された第１のＰＭＯＳトランジスタ１２と、ノード１とＶＳＳとの間に接続された第１のＮＭＯＳトランジスタ１４と、ＶＤＤ２とノード２との間に接続されると共にゲートＧ３に接続されたノード１の電圧に応じて動作する第２のＰＭＯＳトランジスタ１６と、ノード２とＶＳＳとの間に接続された第２のＮＭＯＳトランジスタ２２と、を備え、ノード２の電圧をＣＭＯＳインバータ２６で判定する。
【選択図】図１

Description

本発明は、電圧比較回路、特に様々な電源電圧を直接比較できる電圧比較回路に関するものである。

一般的に、電圧比較回路（コンパレータ）としては、図６に示したようなソースが相互接続されると共に比較対象となる電圧が各々のゲートに入力されるＮＭＯＳトランジスタ７２及び７４を有する差動段６２とソース接地増幅段６４とを組み合わせた電圧比較回路６０が知られている。

しかしながら、図６に示したような電圧比較回路６０は、ＮＭＯＳトランジスタ７２及び７４の各々のゲートが入力端になっているので、ＮＭＯＳトランジスタ７２の閾値電圧又はＮＭＯＳトランジスタ７４の閾値電圧を超える電圧を入力すると、ＮＭＯＳトランジスタ７２又は７４には線形領域が形成され、電圧の比較ができなくなる。従って、電圧比較回路６０には入力可能な電圧の範囲に制限があり、ＶＤＤ等の電源電圧を直接比較できなかった。

電圧比較回路６０によって電源電圧を比較するには、電源電圧を抵抗等によって分圧する、又は電圧比較回路に入力可能な電圧の範囲を拡張する等が必要であった。

電圧を抵抗によって分圧すると、回路全体の面積が大きくなり、抵抗を備えたことにより消費電力が大きくなり、さらには抵抗素子の精度のばらつきの影響を受けやすくなるという問題があった。

電圧比較回路に入力可能な電圧の範囲を拡張するには、レベルシフタ段を設けること、又は電圧比較回路の差動段をフォールテッドカスコード増幅回路にすることが考えられる。

しかしながら、レベルシフタ段を設けるにせよ、差動段をフォールテッドカスコード増幅回路にするにせよ、回路規模は大きくなる。その結果、消費電力が大きくなり、素子のばらつきの影響も大きくなる。また、回路の設計難易度も高くなるという問題があった。

特許文献１には、略３Ｖの電池の電圧を計測し、当該電池の電圧が所定の閾値以上か否かを判定する電池電圧検出回路が開示されている。

特開２０１０−２３０５０８号公報

しかしながら、引用文献１に記載の電池電圧検出回路は、時計に使用される電池から放電される略１．５〜３Ｖという狭い範囲での電圧にのみ対応したものであり、電圧比較回路において、入力可能な電圧に制限があるという問題点は解消されていない。

本発明は、上述した問題を解決するために提案されたものであり、電圧比較回路、特に様々な電源電圧を直接比較できる電圧比較回路を提供することを目的とする。

上記目的を達成するために、請求項１に記載の電圧比較回路は、第１電位供給線と第１ノードとの間に接続された電圧調整手段と、前記第１ノードと固定電位供給線との間に接続された第１定電流源と、第２電位供給線と第２ノードとの間に接続されると共に制御端子に接続された前記第１ノードの電圧に応じて動作するスイッチ素子と、前記第２ノードと前記固定電位供給線との間に接続された第２定電流源と、を備えた。

本発明によれば、ＭＯＳトランジスタのソースに、電圧を測定する電流が入力されるので、様々な電源電圧を直接比較できる電圧比較回路を提供することができる、という効果を奏する。

本発明の第１の実施の形態の電圧比較回路の概略構成の一例を示す回路図である。 本発明の第１の実施の形態の出力結果を示す図である。 本発明の第１の実施の形態の電圧比較回路の変形例を示す回路図である。 本発明の第２の実施の形態の電圧比較回路の概略構成の一例を示す回路図である。 本発明の第２の実施の形態の電圧比較回路の変形例を示す回路図である。 一般に知られている電圧比較回路の概略構成の一例を示す回路図である。

［第１の実施の形態］
以下、図面を参照して、本実施の形態の電圧比較回路について説明する。

本実施の形態の電圧比較回路の概略構成の一例を図１に示す。図１に示した本実施の形態の電圧比較回路１００は、前段に、ソースＳ１が電源電圧がＶＤＤ１である第１の電源に接続されると共に、ドレインＤ１及びゲートＧ１が短絡されることにより、いわゆるダイオード接続されて飽和領域で動作するように構成された第１のＰＭＯＳトランジスタ１２が設けられている。

また、本実施の形態の電圧比較回路１００の前段には、ドレインＤ２が第１のＰＭＯＳトランジスタ１２のドレインＤ１とノード１において接続されると共に、ソースＳ２が接地電位ＶＳＳに接続され、ゲートＧ２にバイアス電圧ＶＢＮ１が供給される第１のＮＭＯＳトランジスタ１４が設けられている。

また、次段には、ソースＳ３が電源電圧がＶＤＤ２である第２の電源に接続され、ゲートＧ３が第１のＰＭＯＳトランジスタ１２のドレインＤ１にノード１において接続され、かつ閾値電圧及び電流能力が第１のＰＭＯＳトランジスタ１２と同じである第２のＰＭＯＳトランジスタ１６が設けられている。

また、上記の次段には、ドレインＤ４が第２のＰＭＯＳトランジスタ１６のドレインＤ３とノード２において接続され、ソースＳ４が接地電位ＶＳＳに接続され、ゲートＧ４にバイアス電圧ＶＢＮ１が供給され、かつ閾値電圧及び電流能力が第１のＮＭＯＳトランジスタ１４と同じである第２のＮＭＯＳトランジスタ２２が設けられている。これら第１のＮＭＯＳトランジスタ１４及び第２のＮＭＯＳトランジスタ２２は、定電流源としての機能を備える。

また、後段は、第２のＰＭＯＳトランジスタ１６のドレインＤ３にゲートＧ５が接続されたインバータＰＭＯＳトランジスタ２８及び第２のＰＭＯＳトランジスタ１６のドレインＤ３にゲートＧ６が接続されたインバータＮＭＯＳトランジスタ３０を有するＣＭＯＳインバータ２６である。

ＣＭＯＳインバータ２６は、ＰＭＯＳトランジスタ２８のソースＳ５にＶＤＤ２が供給され、インバータＮＭＯＳトランジスタ３０のソースＳ６が接地電位ＶＳＳに接続され、かつインバータＰＭＯＳトランジスタ２８のドレインＤ５とインバータＮＭＯＳトランジスタ３０のドレインＤ６とを接続し、当該接続による接続点を出力端３２としている。

本実施の形態の電圧比較回路１００の前段に設けられた第１のＰＭＯＳトランジスタ１２は、ドレインＤ１及びゲートＧ１が短絡されることにより、いわゆるダイオード接続されて飽和領域で動作するように構成されているので、第１のＰＭＯＳトランジスタ１２において、ゲートソース電圧であるＶＧＳ_１２と、ドレインソース電圧であるＶＤＳ_１２は等しい。

また、ダイオード接続された第１のＰＭＯＳトランジスタ１２は、所望のオン抵抗を持つ抵抗素子として動作し、ノード１の電圧を調整する電圧調整手段の機能を備える。

また、本実施の形態の電圧比較回路１００の前段は、第１のＰＭＯＳトランジスタ１２と第１のＮＭＯＳトランジスタ１４とを、相補的に接続している。従って、第１のＰＭＯＳトランジスタ１２及び第１のＮＭＯＳトランジスタ１４に飽和領域が形成されている場合は、第１のＰＭＯＳトランジスタ１２及び第１のＮＭＯＳトランジスタ１４には同じ電流が流れる。

本実施の形態の電圧比較回路１００の次段も、第２のＰＭＯＳトランジスタ１６と第２のＮＭＯＳトランジスタ２２とを相補的に接続しているので、第２のＰＭＯＳトランジスタ１６及び第２のＮＭＯＳトランジスタ２２に飽和領域が形成されている場合は、第２のＰＭＯＳトランジスタ１６及び第２のＮＭＯＳトランジスタ２２には同じ電流が流れる。

本実施の形態では、第１のＰＭＯＳトランジスタ１２のドレインＤ１とゲートＧ１とを短絡しているので、前述のように、ＶＧＳ_１２＝ＶＤＳ_１２である。

従って、第１のＰＭＯＳトランジスタ１２のゲートソース電圧ＶＧＳ_１２は、第１のＰＭＯＳトランジスタ１２のドレインＤ１の電圧をＶＤ_１とした場合、以下の式（１）によって表される。
ＶＧＳ_１２＝ＶＤ_１−ＶＤＤ１ ・・・（１）

第２のＰＭＯＳトランジスタ１６のゲートソース電圧ＶＧＳ_１６は、第２のＰＭＯＳトランジスタ１６のゲートが第１のＰＭＯＳトランジスタ１２のドレインＤ１に接続されているので、以下の式（２）によって表される。
ＶＧＳ_１６＝ＶＤ_１−ＶＤＤ２ ・・・（２）

また、第１のＰＭＯＳトランジスタ１２に流れる電流Ｉｄ_１２は、第１のＰＭＯＳトランジスタ１２の閾値電圧をＶＴとすると、飽和領域では、以下の式（３）及び（４）によって求められる。
Ｉｄ_１２＝Ｋ_ｐＷ／Ｌ（ＶＧＳ_１２−ＶＴ）^２ ・・・（３）
Ｋ_ｐ＝１／２・μ・Ｃｏｓ ・・・（４）

上記式（３）におけるＷは反転層の幅であり、Ｌは反転層の長さであり、式（４）におけるμは電子の移動度、Ｃｏｓは単位面積あたりのゲート酸化膜の容量である。

さらに上記式（１）を上記式（３）に代入すると、以下の式（５）が得られる。
Ｉｄ_１２＝Ｋ_ｐＷ／Ｌ（ＶＤＤ１−ＶＤ_１＋ＶＴ）^２ ・・・（５）

また、第１のＰＭＯＳトランジスタ１２と閾値電圧が同一である第２のＰＭＯＳトランジスタ１６に流れる電流Ｉｄ_１６は、飽和領域では、以下の式（６）によって求められる。
Ｉｄ_１６＝Ｋ_ｐＷ／Ｌ（ＶＧＳ_１６−ＶＴ）^２ ・・・（６）

さらに上記式（２）を上記式（６）に代入すると、以下の式（７）が得られる。
Ｉｄ_１６＝Ｋ_ｐＷ／Ｌ（ＶＤＤ２−ＶＤ_１＋ＶＴ）^２ ・・・（７）

ここで、ＶＤＤ１＞ＶＤＤ２であると、式（５）によって得られるＩｄ_１２は、式（７）によって得られるＩｄ_１６よりも大きくなる。

第２のＰＭＯＳトランジスタ１６には、十分な電流が流れず、その結果、第２のＰＭＯＳトランジスタ１６のドレインＤ３の電圧であるＶＤ_２０を低下させる。

また、ＶＤＤ１＜ＶＤＤ２の場合は、式（７）によって得られるＩｄ_１６が、式（５）によって得られるＩｄ_１２よりも大きくなる。

第２のＰＭＯＳトランジスタ１６には、十分な電流が流れ、その結果、第２のＰＭＯＳトランジスタ１６のドレインＤ３の電圧であるＶＤ_２０が向上する。

さらに、ＶＤ_２０を、ＣＭＯＳインバータ２６に入力することにより、図２示すような出力結果が得られる。

ＶＤ_２０が低下した場合は、インバータＰＭＯＳトランジスタ２８がオンになり、出力端３２にはＶＤＤ２が出力される。

ＶＤ_２０が向上した場合は、インバータＮＭＯＳトランジスタ３０がオンになり、出力端３２には略０Ｖの接地電位ＶＳＳが出力される。

出力端３２の電圧がＶＤＤ２であるか接地電位ＶＳＳであるかを判定することにより、ＶＤＤ１とＶＤＤ２との電圧の比較が可能となる。

本実施の形態に係る電圧比較回路１００は、図６に示した一般的な電圧比較回路に比べて部品点数が少ないので、回路全体の面積を縮小でき、その結果、消費電力の低減、低電圧での動作が可能となる。さらには、部品点数が少ないことから、各素子を接近させて実装することができるので、温度変化による各部品への影響及び各部品の性能のばらつきの影響が図６に示した電圧比較回路６０よりも少なくなる。

また、本実施の形態に係る電圧比較回路１００は、上記式（５）によって算出される第１のＰＭＯＳトランジスタ１２に流れる電流Ｉｄ_１２と、上記式（７）によって算出される第２のＰＭＯＳトランジスタ１６に流れる電流Ｉｄ_１６とに基づいて、ＶＤＤ１とＶＤＤ２との電圧の比較をする回路である。

第１のＰＭＯＳトランジスタ１２及び第２のＰＭＯＳトランジスタ１６の閾値電圧及び電流能力が同一であって、かつ第１のＮＭＯＳトランジスタ１４及び第２のＮＭＯＳトランジスタ２２の閾値電圧及び電流能力が同一であれば、電流Ｉｄ_１２と電流Ｉｄ_１６とに基づく電圧の比較が可能なので、温度変化又は電圧の変動があっても、ＶＤＤ１とＶＤＤ２との電圧の比較を高精度で行うことができる。

本実施の形態では、図１に示した構成としたが、ＶＤＤ１とＶＤＤ２との電圧の比較を高精度で行うためには、第１のＰＭＯＳトランジスタ１２と第２のＰＭＯＳトランジスタ１６とをできるだけ接近させ、かつ第１のＮＭＯＳトランジスタ１４と第２のＮＭＯＳトランジスタ２２とをできるだけ接近させて設けることが望ましい。

また、集積回路に本実施の形態に係る電源比較回路を実装する場合には、ダミーＭＯＳを適宜配置することにより、本実施の形態に係る電源比較回路の各素子のばらつきを抑えることができる。

さらに可能であれば、各素子をコモンセントロイド型の配置にすることで各素子のばらつきを相殺するようにしてもよい。

また、本実施の形態に係る電圧比較回路１００は、ＶＤＤ１及びＶＤＤ２等の電源電圧以外の電圧比較も可能である。

図３は、本実施の形態の電圧比較回路の変形例を示す図である。

図３に示した電圧比較回路１０２では、電圧Ｖ１が、第１のＰＭＯＳトランジスタ１２のドレインＤ１の電圧ＶＤ_１と、第１のＮＭＯＳトランジスタ１４のオーバードライブ電圧ＶＯＶ_１４との和以上であることを要する。

また、第１のＰＭＯＳトランジスタ１２の閾値電圧をＶＴとすると、飽和領域が形成されている第１のＰＭＯＳトランジスタ１２のＶＤ_１は、Ｖ１からＶＴ±α低下した電圧であると考えられる。なお、αは、第３のＮＭＯＳトランジスタ４２に流れる電流の変化に伴う計測上のＶＴの変化である。

従って、電圧Ｖ１は、以下の式（Ａ）を満たすことを要する。
Ｖ１＞（ＶＴ±α）−ＶＯＶ_１４ ・・・（Ａ）

さらに、後段のＣＭＯＳインバータ２６を駆動可能とするために、Ｖ２がＣＭＯＳインバータ２６を駆動可能な電圧以上であることを要する。

なお、ＣＭＯＳインバータ２６を駆動可能な電圧とは、ＣＭＯＳインバータ２６を構成するインバータＰＭＯＳトランジスタ２８及びインバータＮＭＯＳトランジスタ３０の各々の閾値電圧のうち値が大きい方の閾値電圧を超える電圧である。

以上、説明したように、本実施の形態及びその変形例によれば、様々な電源電圧を直接比較できる電圧比較回路を提供することができる。

［第２の実施の形態］
以下、図面を参照して、本実施の形態の電圧比較回路について説明する。

本実施の形態の電圧比較回路の概略構成の一例を図４に示す。図４に示した本実施の形態の電圧比較回路１０４は、第１の実施の形態の電圧比較回路１００を反転した構成となっている。

本実施の形態の電圧比較回路１０４は、前段に、ソースＳ８が接地電位ＶＳＳ１に接続されると共に、ドレインＤ８及びゲートＧ８が短絡されることにより、いわゆるダイオード接続されて飽和領域で動作するように構成された第３のＮＭＯＳトランジスタ４２が設けられている。

また、本実施の形態の電圧比較回路１０４の前段には、ドレインＤ７が第３のＮＭＯＳトランジスタ４２のドレインＤ８にノード１において接続されると共に、ソースＳ７が電源電圧がＶＤＤ１である電源に接続され、ゲートＧ７にバイアス電圧ＶＢＰ１が供給される第３のＰＭＯＳトランジスタ４４が設けられている。

また、次段には、ソースＳ１０が接地電位ＶＳＳ２に接続され、ゲートＧ１０が第３のＮＭＯＳトランジスタ４２のドレインＤ８とノード１において接続され、かつ閾値電圧及び電流能力が第３のＮＭＯＳトランジスタ４２と同じである第４のＮＭＯＳトランジスタ４６が設けられている。

また、上記の次段には、ドレインＤ９が第４のＮＭＯＳトランジスタ４６のドレインＤ１０にノード２において接続され、ソースＳ９が電源電圧がＶＤＤ１である電源に接続され、ゲートＧ９にバイアス電圧ＶＢＰ１が供給され、かつ閾値電圧及び電流能力が第３のＰＭＯＳトランジスタ４４と同じである第４のＰＭＯＳトランジスタ５２が設けられている。

また、後段は、第４のＮＭＯＳトランジスタ４６のドレインＤ１０にゲート１１が接続されたインバータＰＭＯＳトランジスタ２８及び第４のＮＭＯＳトランジスタ４６のドレインＤ１０にゲートＧ１２が接続されたインバータＮＭＯＳトランジスタ３０を有するＣＭＯＳインバータ５６である。

ＣＭＯＳインバータ５６は、インバータＰＭＯＳトランジスタ２８のソースＳ１１が電源電圧がＶＤＤ１である電源に接続され、インバータＮＭＯＳトランジスタ３０のソースＳ１２が接地電位ＶＳＳ２に接続されている以外は、第１の実施の形態の電圧比較回路１００のＣＭＯＳインバータ２６と同様なので、詳細な説明は省略する。

また、本実施の形態の電圧比較回路１０４の前段は、第３のＰＭＯＳトランジスタ４４と第３のＮＭＯＳトランジスタ４２とを、相補的に接続している。従って、第３のＰＭＯＳトランジスタ４４及び第３のＮＭＯＳトランジスタ４２に飽和領域が形成されている場合は、第３のＰＭＯＳトランジスタ４４及び第３のＮＭＯＳトランジスタ４２には同じ電流が流れる。

本実施の形態の電圧比較回路１０４の次段も、第４のＰＭＯＳトランジスタ５２と第４のＮＭＯＳトランジスタ４６とを相補的に接続しているので、第４のＰＭＯＳトランジスタ５２及び第４のＮＭＯＳトランジスタ４６に飽和領域が形成されている場合は、第４のＰＭＯＳトランジスタ５２及び第４のＮＭＯＳトランジスタ４６には同じ電流が流れる。

本実施の形態では、第３のＮＭＯＳトランジスタ４２のドレインＤ８とゲートＧ８とを短絡しているので、第３のＮＭＯＳトランジスタ４２のゲートソース電圧をＶＧＳ_４２、第３のＮＭＯＳトランジスタ４２のドレインソース電圧をＶＤＳ_４２とすると、ＶＧＳ_４２＝ＶＤＳ_４２である。

従って、第３のＮＭＯＳトランジスタ４２のゲートソース電圧ＶＧＳ_４２は、ドレインＤ８の電圧をＶＤ_８とした場合、以下の式（８）によって表される。
ＶＧＳ_４２＝ＶＤ_８−ＶＳＳ１ ・・・（８）

第４のＮＭＯＳトランジスタ４６のゲートソース電圧ＶＧＳ_４６は、第４のＮＭＯＳトランジスタ４６のゲートＧ１０が第３のＮＭＯＳトランジスタ４２のドレインＤ８に接続され、第４のＮＭＯＳトランジスタ４６のソースＳ１０は接地電位ＶＳＳ２に接続されているので、以下の式（９）によって表される。
ＶＧＳ_４６＝ＶＤ_８−ＶＳＳ２ ・・・（９）

また、第３のＮＭＯＳトランジスタ４２及び第４のＮＭＯＳトランジスタ４６の閾値電圧をＶｔとすると、第３のＮＭＯＳトランジスタ４２に流れる電流Ｉｄ_４２は、飽和領域では、以下の式（１０）によって求められる。
Ｉｄ_４２＝Ｋ_ｐＷ／Ｌ（ＶＳＳ１−ＶＤ_８＋Ｖｔ）^２ ・・・（１０）

同様に、第４のＮＭＯＳトランジスタ４６に流れる電流Ｉｄ_４６は、飽和領域では、以下の式（１１）によって求められる。
Ｉｄ_４６＝Ｋ_ｐＷ／Ｌ（ＶＳＳ２−ＶＤ_８＋Ｖｔ）^２ ・・・（１１）

ここで、ＶＳＳ１＜ＶＳＳ２の場合は、式（１１）によって得られるＩｄ_４６が、式（１０）によって得られるＩｄ_４２よりも大きくなる。

第４のＮＭＯＳトランジスタ４６には十分な電流が流れ、第４のＮＭＯＳトランジスタ４６のソースＳ１０からドレインＤ１０に向かって負の電荷を有する電子が移動する。その結果、第４のＮＭＯＳトランジスタ４６のドレインＤ１０の電圧であるＶＤ_１０が低下する。

また、ＶＳＳ１＞ＶＳＳ２であると、式（１０）によって得られるＩｄ_４２は、式（１１）によって得られるＩｄ_４６よりも大きくなる。

第４のＮＭＯＳトランジスタ４６には、十分な電流が流れず、第４のＮＭＯＳトランジスタ４６のソースＳ１０からドレインＤ１０に向かって電子が十分に移動できない。その結果、第４のＮＭＯＳトランジスタ４６のドレインＤ１０の電圧であるＶＤ_１０は、上記のＶＳＳ１＜ＶＳＳ２の場合よりも高くなる。

ドレインＤ１０に出力された電流は、ＣＭＯＳインバータ５６に入力され、ドレインＤ１０の電圧であるＶＤ_１０が高い場合、すなわちＶＳＳ１＞ＶＳＳ２の場合は、出力端３２からＶＳＳ２が出力され、ドレインＤ１０の電圧であるＶＤ_１０が低い場合、すなわちＶＳＳ１＜ＶＳＳ２の場合は、出力端３２からＶＤＤ１が出力される。

以上のように、本実施の形態によれば、異なるＶＳＳの電位の高低も判定できる。

また、本実施の形態に係る電圧比較回路１０４は、ＶＳＳ１及びＶＳＳ２以外の電圧比較も可能である。

図５は、本実施の形態の電圧比較回路の変形例を示す図である。

図５に示した電圧比較回路１０６では、第３のＮＭＯＳトランジスタ４２のドレインＤ８の電圧をＶＤ_８、第３のＰＭＯＳトランジスタ４４のオーバードライブ電圧をＶＯＶ_４４とした場合、ＶＤＤ１−Ｖ１は、ＶＤ_８＋ＶＯＶ_４４以上の電圧であることを要する。

また、第３のＮＭＯＳトランジスタ４２の閾値電圧をＶｔとすると、飽和領域が形成されている第３のＮＭＯＳトランジスタ４２のＶＤ_８は、ＶＤＤ１からＶｔ±α低下した電圧であると考えられる。なお、αは、第３のＮＭＯＳトランジスタ４２に流れる電流の変化に伴う計測上のＶｔの変化である。

以上より、Ｖ１は、以下の式（Ｂ）の関係を満たすことを要する。
Ｖ１＞ＶＤＤ１−（Ｖｔ±α）−ＶＯＶ_４４ ・・・（Ｂ）

さらに、後段のＣＭＯＳインバータ５６を駆動可能とするために、ＶＤＤ１とＶ２の電位差が、後段に設けられたＣＭＯＳインバータ５６を駆動可能な電圧以上であることを要する。

ＣＭＯＳインバータ５６を駆動可能な電圧とは、ＣＭＯＳインバータ５６を構成するインバータＰＭＯＳトランジスタ２８及びインバータＮＭＯＳトランジスタ３０の各々の閾値電圧のうち値が大きい方の閾値電圧を超える電圧である。

従って、ＣＭＯＳインバータ５６を構成するＭＯＳトランジスタの値が大きな方の閾値電圧をＶｔｉとした場合、Ｖ２は以下の式（Ｃ）を満たすことを要する。
Ｖ２＞ＶＤＤ１−Ｖｔｉ ・・・（Ｃ）

以上説明したように、本実施の形態によれば、２つのＶＳＳの電位差を判定し、さらには接地電圧とされる２つの電源の電圧判定をすることができる。

また、本実施の形態で説明した電圧比較回路１００、電圧比較回路１０２、電圧比較回路１０４及び電圧比較回路１０６等の構成、動作等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることは言うまでもない。

例えば、第１の実施の形態及び第２の実施の形態では一般的なＭＯＳを用いているが、各素子でカスコード接続を行うことで、さらに精度向上が見込める。

１、２ ノード
１２ 第１のＰＭＯＳトランジスタ
１４ 第１のＮＭＯＳトランジスタ
１６ 第２のＰＭＯＳトランジスタ
２２ 第２のＮＭＯＳトランジスタ
２６ ＣＭＯＳインバータ
２８ インバータＰＭＯＳトランジスタ
３０ インバータＮＭＯＳトランジスタ
３２ 出力端
４２ 第３のＮＭＯＳトランジスタ
４４ 第３のＰＭＯＳトランジスタ
４６ 第４のＮＭＯＳトランジスタ
５２ 第４のＰＭＯＳトランジスタ
５６ ＣＭＯＳインバータ
６０ 電圧比較回路
１００、１０２、１０４、１０６ 電圧比較回路

Claims (13)

1. 第１電位供給線と第１ノードとの間に接続された電圧調整手段と、
   前記第１ノードと固定電位供給線との間に接続された第１定電流源と、
   第２電位供給線と第２ノードとの間に接続されると共に制御端子に接続された前記第１ノードの電圧に応じて動作するスイッチ素子と、
   前記第２ノードと前記固定電位供給線との間に接続された第２定電流源と、
   を備えた電圧比較回路。
2. 前記電圧調整手段は、前記第１電位供給線が接続されるソースを有し、ドレイン及びゲートが短絡されて飽和領域で動作するように構成された第１のＰＭＯＳトランジスタを備えることを特徴とする請求項１に記載の電圧比較回路。
3. 前記スイッチ素子は、前記第２電位供給線が接続されるソース及び前記第１ノードに接続される前記制御端子としてのゲートを有する第２のＰＭＯＳトランジスタを備えることを特徴とする請求項１又は２に記載の電圧比較回路。
4. 前記電圧調整手段と前記スイッチ素子とは、隣り合って配置されることを特徴とする請求項１〜３の何れかに記載の電圧比較回路。
5. 前記電圧調整手段は第１のＰＭＯＳトランジスタで構成され、前記スイッチ素子は、第２のＰＭＯＳトランジスタで構成されると共に、該第１のＰＭＯＳトランジスタと該第２のＰＭＯＳトランジスタは、閾値電圧及び電流能力が等しくなるように構成されていることを特徴とする請求項１〜４の何れかに記載の電圧比較回路。
6. 前記第１定電流源は、ドレインが前記第１ノードに接続されると共に、接地されるソースを有し、ゲートにバイアス電圧が供給される第１のＮＭＯＳトランジスタを備え、
   前記第２定電流源は、ドレインが前記第２ノードに接続されると共に、接地されるソースを有し、ゲートに前記バイアス電圧が供給される第２のＮＭＯＳトランジスタを備えることを特徴とする請求項１〜４の何れかに記載の電圧比較回路。
7. 前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタは、閾値電圧及び電流能力が等しくなるように構成されていることを特徴とする請求項６に記載の電圧比較回路。
8. 前記電圧調整手段は、前記第１電位供給線が接続されるソースを有し、ドレイン及びゲートが短絡されて飽和領域で動作するように構成された第３のＮＭＯＳトランジスタを備えることを特徴とする請求項１に記載の電圧比較回路。
9. 前記スイッチ素子は、前記第２電位供給線が接続されるソース及び前記第１ノードに接続される前記制御端子としてのゲートを有する第４のＮＭＯＳトランジスタを備えることを特徴とする請求項１又は８に記載の電圧比較回路。
10. 前記電圧調整手段と前記スイッチ素子とは、隣り合って配置されることを特徴とする請求項１、８又は９に記載の電圧比較回路。
11. 前記電圧調整手段は第３のＮＭＯＳトランジスタで構成され、前記スイッチ素子は、第４のＮＭＯＳトランジスタで構成されると共に、該第３のＮＭＯＳトランジスタと該第４のＮＭＯＳトランジスタは、閾値電圧及び電流能力が等しくなるように構成されていることを特徴とする請求項１又は請求項８〜１０の何れかに記載の電圧比較回路。
12. 前記第１定電流源は、ドレインが前記第１ノードに接続されると共に、第３電位供給線が接続されるソースを有し、ゲートにバイアス電圧が供給される第３のＰＭＯＳトランジスタを備え、
    前記第２定電流源は、ドレインが前記第２ノードに接続されると共に、前記第３電位供給線が接続されるソースを有し、ゲートに前記バイアス電圧が供給される第４のＰＭＯＳトランジスタを備えることを特徴とする請求項１又は請求項８〜１０の何れかに記載の電圧比較回路。
13. 前記第３のＰＭＯＳトランジスタと前記第４のＰＭＯＳトランジスタは、閾値電圧及び電流能力が等しくなるように構成されていることを特徴とする請求項１２に記載の電圧比較回路。

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