JP5988777B2

JP5988777B2 - 電圧比較回路

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Publication number: JP5988777B2
Application number: JP2012190250A
Authority: JP
Inventors: 洋助岩佐
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2012-08-30
Filing date: 2012-08-30
Publication date: 2016-09-07
Anticipated expiration: 2032-08-30
Also published as: JP2014049889A

Description

本発明は、電圧比較回路にかかり、特に、様々な電源電圧を直接比較できる電圧比較回路に関する。

一般的に、電圧比較回路は、図７（Ａ）に示すように、２つの入力電圧（＋、−）を比較して比較結果を出力（ＯＵＴ）するようになっている。

例えば、特許文献１では、３Ｖ程度の電池の電圧を計測し、当該電池の電圧が所定の閾値以上か否かを判定する電池電圧検出回路が提案されている。

一方、電圧比較回路の一般的な構成としては、図７（Ｂ）に示すようなソースが相互接続されると共に比較対象となる電圧（＋、−）が各々ゲートに入力されるＮＭＯＳトランジスタ、を有する差動段５０とソース接地増幅段５２とを組み合わせた電圧比較回路が知られている。

特開２０１０−２３０５０８号公報

しかしながら、図７（Ｂ）に示したような電圧比較回路は、２つのＮＭＯＳトランジスタの各々のゲートが入力端になっているので、一方のＮＭＯＳトランジスタの閾値電圧又は他方のＮＭＯＳトランジスタの閾値電圧を超える電圧を入力すると、ＮＭＯＳトランジスタには線形領域が形成され、電圧の比較ができなくなる。従って、図７（Ｂ）に示す電圧比較回路では、入力可能な電圧の範囲に制限があり、電源電圧ＶＤＤ等の電源電圧を直接比較できなかった。

また、比較する電圧の差が小さく、電圧が揺らいでいるような場合には、比較結果がチャタリングしてしまうため、電圧を比較する際にヒステリシス特性を持たせることが望まれる。

ところが、図７（Ｂ）に示したような電圧比較回路をシュミット化するためには（ヒステリシス特性を持たせる）、図８（Ａ）に示すように抵抗を持たせる、または図８（Ｂ）に示すように新たなＭＯＳトランジスタを設ける必要があった。

しかしながら、図８（Ａ）に示すような抵抗を用いてシュミット化した電圧比較回路では、面積が大きくなって消費電力も大きくなると共に、抵抗素子のばらつきの影響を受けるといった問題が発生する。

さらには、抵抗素子を大きくすればするほど、ばらつきや消費電流は減るが、面積が大きくなり、抵抗素子を小さくすれば、面積は小さくなるが、ばらつきや消費電流が増える、といったジレンマに陥る問題があった。

一方、図８（Ｂ）に示すようなＣＭＯＳを用いてシュミット化した電圧比較回路では、差動段の構成を変更するため、電圧比較回路のゲインやスピードが大きく変化してしまう。また、素子が多数あるため、ばらつきの影響が大きくなると共に、膨大な負荷となるＭＯＳを更に付け加えるため、面積が大きくなるといった問題がある。

また、図７（Ｂ）に示したような通常構造の電圧比較回路では、上述したように、入力電圧範囲が制限されてしまうため、電源電圧の比較を行うためには、図９（Ａ）に示すように電源電圧を抵抗等によって分圧する、或いは電圧比較回路に入力可能な電圧の範囲を拡張する必要があった。

電圧を抵抗によって分圧すると、回路全体の面積が大きくなり、抵抗を備えることにより消費電力も大きくなり、さらには抵抗素子の精度のばらつきの影響を受けやすくなるという問題があった。

電圧比較回路に入力する電圧範囲を拡張するためには、レベルシフタ段を設けること、又は電圧比較回路の差動段を図９（Ｂ）に示すようなフォールテッドカスコード増幅回路にすることが考えられるが、レベルシフタ段を設ける場合も、差動段をフォールテッドカスコード増幅回路にする場合も、共に回路規模が大きくなってしまう。その結果、消費電力が大きくなり、素子のばらつきの影響も大きくなる。また、回路の設計難易度も高くなるという問題があった。

本発明は、上記事実を考慮して成されたもので、出力のチャタリングを防止して様々な電源電圧を直接比較できる電圧比較回路を提供することを目的とする。

上記目的を達成するために請求項１に記載の電圧比較回路は、第１電位供給線と第１ノードとの間に接続されて前記第１ノードの電圧を調整する電圧調整手段と、前記第１ノードと固定電位供給線との間に接続された第１定電流源と、第２電位供給線と第２ノードとの間に接続されると共に制御端子を備え、該制御端子に接続された前記第１ノードの電圧に応じて動作する第１スイッチ素子と、前記第２ノードと前記固定電位供給線との間に接続された第２定電流源と、前記第２ノードに接続された第１インバータ、及び前記第１インバータに接続された第２インバータを有するインバータと、前記インバータの出力に応じて前記第１スイッチ素子のバイアス電流を変更することにより、前記第１スイッチ素子の動作閾値を変更する変更手段と、を備え、前記変更手段が、前記第２インバータの出力と前記第１ノードとに接続された第２スイッチ素子と、前記第２スイッチ素子の動作に応じて前記第１スイッチ素子のバイアス電流を変更する電流変更手段と、を有する。
また、請求項２に記載の電圧比較回路は、第１電位供給線と第１ノードとの間に接続されて前記第１ノードの電圧を調整する電圧調整手段と、前記第１ノードと固定電位供給線との間に接続された第１定電流源と、第２電位供給線と第２ノードとの間に接続されると共に制御端子を備え、該制御端子に接続された前記第１ノードの電圧に応じて動作する第１スイッチ素子と、前記第２ノードと前記固定電位供給線との間に接続された第２定電流源と、前記第２ノードに接続された第１インバータ、及び前記第１インバータに接続された第２インバータを有するインバータと、前記インバータの出力に応じて前記第１スイッチ素子のバイアス電流を変更することにより、前記第１スイッチ素子の動作閾値を変更する変更手段と、を備え、前記変更手段が、前記第２インバータの出力と前記第１ノードとに接続された第２スイッチ素子と、前記第２スイッチ素子の動作に応じて前記第１スイッチ素子のバイアス電流を変更する第１電流変更手段と、前記第２インバータの出力と前記第１ノードとに接続された第３スイッチ素子と、前記第３スイッチ素子の動作に応じて前記第１スイッチ素子のバイアス電流を変更する第２電流変更手段と、を有する。
さらに、請求項３に記載の電圧比較回路は、第１電位供給線と第１ノードとの間に接続されて前記第１ノードの電圧を調整する電圧調整手段と、前記第１ノードと固定電位供給線との間に接続された第１定電流源と、第２電位供給線と第２ノードとの間に接続されると共に制御端子を備え、該制御端子に接続された前記第１ノードの電圧に応じて動作する第１スイッチ素子と、前記第２ノードと前記固定電位供給線との間に接続された第２定電流源と、前記第２ノードに接続された第１インバータ、及び前記第１インバータに接続された第２インバータを有するインバータと、前記インバータの出力に応じて前記第１スイッチ素子のバイアス電流を変更することにより、前記第１スイッチ素子の動作閾値を変更する変更手段と、を備え、前記変更手段が、前記第２インバータの出力と前記第１ノードとに接続された第２スイッチ素子と、前記第２スイッチ素子の動作に応じて前記第１スイッチ素子のバイアス電流を変更する第１電流変更手段と、前記第１インバータの出力と前記第２ノードとに接続された第３スイッチ素子と、前記第３スイッチ素子の動作に応じて前記第１スイッチ素子のバイアス電流を変更する第２電流変更手段と、を有する。

以上説明したように本発明によれば、出力のチャタリングを防止して様々な電源電圧を直接比較できる電圧比較回路を提供することができる、という効果がある。

本発明の第１実施形態に係わる電圧比較回路の構成図である。本発明の第１実施形態に係わる電圧比較回路の出力結果を示す図である。本発明の第２実施形態に係わる電圧比較回路の構成図である。本発明の第３実施形態に係わる電圧比較回路の構成図である。本発明の第４実施形態に係わる電圧比較回路の構成図である。本発明の第５実施形態に係わる電圧比較回路の構成図である。（Ａ）は一般的な電圧比較回路を説明するための図であり、（Ｂ）は一般的な電圧比較回路の一例を示す図である。（Ａ）は抵抗を用いてシュミット化した電圧比較回路を示す図であり、（Ｂ）はＭＯＳトランジスタを用いてシュミット化した電圧比較回路の一例を示す図である。（Ａ）は電源電圧を抵抗によって分圧する例を示す図であり、（Ｂ）は差動段をフォールテッドカスコード増幅回路にした例を示す図である。

以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。
（第１実施形態）
図１は、本発明の第１実施形態に係わる電圧比較回路の構成図である。

図１に示すように、本発明の第１実施形態に係わる電圧比較回路１０は、ＰＭＯＳトランジスタＤＩＰ１及びＮＭＯＳトランジスタＣＭＮ１が前段に設けられている。

ＰＭＯＳトランジスタＤＩＰ１は、ソースが予め定めた電源電圧ＶＤＤ１に接続されると共に、ドレイン及びゲートが短絡されることにより、ダイオード接続されて飽和領域で動作するように構成されている。

また、ＮＭＯＳトランジスタＣＭＮ１は、ドレインがＰＭＯＳトランジスタＤＩＰ１のドレインに接続されると共に、ソースが接地電位ＶＳＳに接続されて、ゲートにバイアス電位ＮＢＮ１が供給されように設けられている。なお、以下では、ＰＭＯＳトランジスタＤＩＰ１のドレインとＮＭＯＳトランジスタＣＭＮ１のドレインの接続部分をノードＮＤＤとして説明する。

また、ＰＭＯＳトランジスタＤＩＰ１及びＮＭＯＳトランジスタＣＭＮ１の次段となる中段には、ＰＭＯＳトランジスタＲＰ１及びＮＭＯＳトランジスタＣＭＮ２が設けられている。

ＰＭＯＳトランジスタＲＰ１は、ソースが電源電圧ＶＤＤ１とは異なる電源電圧ＶＤＤ２に接続され、ゲートがノードＮＤＤに接続されている。また、ＰＭＯＳトランジスタＲＰ１は、閾値電圧及び電流能力がＰＭＯＳトランジスタＤＩＰ１と同じものが設けられている。

ＮＭＯＳトランジスタＣＭＮ２は、ドレインがＰＭＯＳトランジスタＲＰ１のドレインに接続されると共に、ソースが接地電位ＶＳＳに接続されて、ゲートにバイアス電位ＮＢＮ１が供給されるように設けられている。また、ＮＭＯＳトランジスタＣＭＮ２は、閾値電圧及び電流能力がＮＭＯトランジスタＣＭＮ１と同じものが設けられている。なお、以下では、ＰＭＯＳトランジスタＲＰ１のドレインとＮＭＯＳトランジスタＣＭＮ２のドレインの接続部分をノードＮＲＤとして説明する。

また、電圧比較回路１０の後段には、ＰＭＯＳトランジスタＩＮＶＰ１及びＮＭＯＳトランジスタＩＮＶＮ１からなるＣＭＯＳインバータが設けられている。

ＣＭＯＳインバータにおけるＰＭＯＳトランジスタＩＮＶＰ１は、ソースが電源電圧ＶＤＤ２に接続されると共に、ゲートがノードＮＲＤに接続されている。

ＣＭＯＳインバータにおけるＮＭＯＳトランジスタＩＮＶＮ１は、ドレインがＰＭＯＳトランジスタＩＮＶＰ１のドレインに接続され、ソースが接地電位ＶＳＳに接続され、ゲートがノードＮＲＤに接続されている。そして、ＣＭＯＳインバータにおけるＰＭＯＳトランジスタＩＮＶＮ１のドレインとＮＭＯＳトランジスタＩＮＶＮ１のドレインの接続点が出力端ＮＯＵＴとされている。

また、本実施形態に係わる電圧比較回路１０では、ヒステリシス特性を持たせるためのシュミット化回路１２が中段と後段の間に設けられている。

シュミット化回路１２は、ＮＭＯＳトランジスタＳＷＮ１及びＮＭＯＳトランジスタＣＭＮ３を有しており、ＰＭＯＳトランジスタＲＰ１の動作閾値を変更する機能を備えている。

ＮＭＯＳトランジスタＳＷＮ１は、ドレインがノードＮＲＤに接続され、ゲートが出力端ＮＯＵＴに接続されている。

ＮＭＯＳトランジスタＣＭＮ３は、ドレインがＮＭＯＳトランジスタＳＷＮ１のソースに接続されると共に、ソースが接地電位ＶＳＳに接続されて、ゲートにバイアス電位ＮＢＮ１が供給されるように設けられている。

続いて、上述のように構成された本実施形態に係わる電圧比較回路１０の動作について説明する。

ＮＭＯＳトランジスタＣＭＮ１、ＣＭＮ２、ＣＭＮ３には、それぞれバイアス電流を常に流している。

ＰＭＯＳトランジスタＤＩＰ１は、飽和領域で動作するようにダイオード接続されているので、ＰＭＯＳトランジスタＤＩＰ１のゲートソース電圧Ｖｇｓ１と、ドレインソース電圧Ｖｄｓ１は等しい。

また、ダイオード接続されたＰＭＯＳトランジスタＤＩＰ１は、所望のオン抵抗を持つ抵抗素子として動作し、ノードＮＤＤの電圧を調整する機能を有する。

また、ＰＭＯＳトランジスタＤＩＰ１とＮＭＯＳトランジスタＣＭＮ１とが相補的に接続されているので、ＰＭＯＳトランジスタＤＩＰ１及びＮＭＯＳトランジスタＣＭＮ１に飽和領域が形成されている場合には、ＰＭＯＳトランジスタＤＩＰ１及びＮＭＯＳトランジスタＣＭＮ１には同じ電流が流れる。そのため、ノードＮＤＤには、ＰＭＯＳトランジスタＤＩＰ１による電源電圧ＶＤＤ１から（Ｖｔ±α）落ちた電圧が現れる。なお、±αは、ＰＭＯＳトランジスタＤＩＰ１に流れる電流の変化に伴う見かけ上の電圧（Ｖｔ）の変化等を意味する。

本実施形態では、ＰＭＯＳトランジスタＤＩＰ１のドレインとゲートとを短絡しているので、上述したように、ＰＭＯＳトランジスタＤＩＰ１のゲートソース電圧Ｖｇｓ１とドレインソース電圧Ｖｄｓ１は等しい。

従って、ＰＭＯＳトランジスタＤＩＰ１のゲートソース電圧Ｖｇｓ１は、ＰＭＯＳトランジスタＤＩＰ１のドレイン電圧をＶＮＤＤとした場合、（ＶＮＤＤ−ＶＤＤ１）となる。

また、ＰＭＯＳトランジスタＲＰ１のゲートソース電圧Ｖｇｓ２は、ＰＭＯＳトランジスタＲＰ１のゲートがＰＭＯＳトランジスタＤＩＰ１のドレインに接続されているので、（ＶＮＤＤ−ＶＤＤ２）となる。

ここで、仮に、ＶＤＤ１＞ＶＤＤ２とすると、ＰＭＯＳトランジスタＤＩＰ１に流れる電流Ｉｄｉは、飽和領域では、以下の（１）式によって求められる。

Ｉｄｉ＝ＫｐＷ／Ｌ（Ｖｇｓ１−Ｖｔ）^２・・・（１）
なお、Ｋｐ＝１／２・μ・Ｃｏｓで表され、Ｗは反転層の幅であり、Ｌは反転層の長さであり、Ｖｇｓ１はＰＭＯＳトランジスタＤＩＰ１のゲートソース電圧、μは電子の移動度、Ｃｏｓは単位面積あたりのゲート酸化膜の容量である。

ＰＭＯＳトランジスタＤＩＰ１のゲートソース電圧Ｖｇｓ１は、上述したように、（ＶＮＤＤ−ＶＤＤ１）であるので、（１）式は以下の（２）式となる。

Ｉｄｉ＝ＫｐＷ／Ｌ（ＶＮＤＤ−ＶＤＤ１−Ｖｔ）^２・・・（２）
また、電圧比較回路１０の中段も、ＰＭＯＳトランジスタＲＰ１とＮＭＯＳトランジスタＣＭＮ２とが相補的に接続されているので、ＰＭＯＳトランジスタＲＰ１及びＮＭＯＳトランジスタＣＭＮ２に飽和領域が形成されている場合には、ＰＭＯＳトランジスタＲＰ１及びＮＭＯＳトランジスタＣＭＮ２には同じ電流が流れる。

ＰＭＯＳトランジスタＲＰ１に流れる電流Ｉｒは、飽和領域では、以下の（３）式によって求められる。

Ｉｒ＝ＫｐＷ／Ｌ（Ｖｇｓ２−Ｖｔ）^２・・・（３）
なお、Ｋｐ＝１／２・μ・Ｃｏｓで表され、Ｗは反転層の幅であり、Ｌは反転層の長さであり、Ｖｇｓ２はＰＭＯＳトランジスタＲＰ１のゲートソース電圧、μは電子の移動度、Ｃｏｓは単位面積あたりのゲート酸化膜の容量である。

ＰＭＯＳトランジスタＲＰ１のゲートソース電圧Ｖｇｓ２は、上述したように、（ＶＮＤＤ−ＶＤＤ２）であるので、（３）式は以下の（４）式となる。

Ｉｒ＝ＫｐＷ／Ｌ（ＶＮＤＤ−ＶＤＤ２−Ｖｔ）^２・・・（４）
ここで、ＶＤＤ１＞ＶＤＤ２であるため、ＮＭＯＳトランジスタＣＭＮ２は多くの電流を流そうとするが、ＰＭＯＳトランジスタＲＰ１側には電流が流しきれず、ノードＮＲＤの電圧は大きく低下する。

逆に、ＶＤＤ１＜ＶＤＤ２でも、ＰＭＯＳトランジスタＤＩＰ１に流れる電流Ｉｄｉは、上記同様に（２）式となる。

ＶＤＤ１＜ＶＤＤ２のため、ＰＭＯＳトランジスタＲＰ１は、多くの電流を流そうとするが、ＮＭＯＳトランジスタＣＭＮ２は流しきれず、ノードＮＲＤの電圧は大きくなる。

従って、ノードＮＲＤの電圧ＶＮＲＤをモニタすれば、電源電圧ＶＤＤ１と電源電圧ＶＤＤ２のどちらが高いか判断することができる。

ノードＮＲＤの電圧ＶＮＲＤの電圧が低い時にはＣＭＯＳインバータを通じて出力端ＮＯＵＴの電圧は高くなり、逆にノードＮＲＤの電圧ＶＮＲＤの電圧が高いときには出力端ＮＯＵＴの電圧は低くなる。

ここで、出力端ＮＯＵＴの電圧が高いと仮定すると、シュミット化回路１２のＮＭＯＳトランジスタＳＷＮ１はオンして、ＮＭＯＳトランジスタＣＭＮ３によりＰＭＯＳトランジスタＲＰ１に流れるバイアス電流が追加される。一方、出力端ＮＯＵＴの電圧が低いときには、ＮＭＯＳトランジスタＳＷＮ１はオフして、ＮＭＯＳトランジスタＣＭＮ３は遮断されてしまうため、ＰＭＯＳトランジスタＲＰ１に流れるバイアス電流はＮＭＯＳトランジスタＣＭＮ２からのみとなる。

仮に、出力端ＮＯＵＴが高い電圧Ｈを出力しているとすると、この場合、ＮＭＯＳトランジスタＳＷＮ１はフルオンするため、ＰＭＯＳトランジスタＲＰ１は、ＮＭＯＳトランジスタＣＭＮ３の分、見かけ上の電圧Ｖｔが高い状態となる。（一般的に、ＭＯＳに流す電流が大きくなると、オンするための閾値電圧は高くなる。その関係は、Ｖｇｓ−Ｖｔ＝√（ＩｄｓＬ／ＫｐＷ）からなる。ドレインソース電流Ｉｄｓが大きくなると、１／２上でＶｇｓ−Ｖｔ（オンするために必要な電圧を意味する）が大きくなる。）。

出力端ＮＯＵＴが高いときに、ＰＭＯＳトランジスタＲＰ１はＮＭＯＳトランジスタＣＭＮ２でのバイアス電流を流しきれずにいるため、ノードＮＲＤは低電圧となっている。

ノードＮＲＤが低電圧のときには、ＮＭＯＳトランジスタＳＷＮ１の効果によってバイアス電流が相乗されるので、ＰＭＯＳトランジスタＲＰ１に電流を流しきれない状態が作られる。

ここから、復帰させるためには電源電圧ＶＤＤ１と電源電圧ＶＤＤ２の電圧差を大きく設定する必要がでてくる。すなわち、ＮＭＯＳトランジスタＳＷＮ１及びＮＭＯＳトランジスタＣＭＮ３からなるシュミット化回路１２がない状態のときは、ＶＤＤ１≧ＶＤＤ２のときに出力端ＮＯＵＴは高い電圧（Ｈ：ハイレベル）になり、ＶＤＤ１＜ＶＤＤ２のときには出力端ＮＯＵＴは低い電圧（Ｌ：ローレベル）になっていた。それをＮＭＯＳトランジスタＳＷＮ１及びＮＭＯＳトランジスタＣＭＮ３からなるシュミット化回路１２を追加することにより、ＶＤＤ１＞ＶＤＤ２−αのときに出力端ＮＯＵＴがＨになり、ＶＤＤ１≦ＶＤＤ２のときには出力端ＮＯＵＴがＬになるようにしたため、−α分シュミット化したことになる。図２に出力端ＮＯＵＴの出力電圧の一例を示す。

これにより、電源電圧ＶＤＤ１と電源電圧ＶＤＤ２との差が小さく、電源電圧が揺れているような場合の電圧比較回路１０における判定のチャタリングを抑制することができる。

本発明の第１実施形態に係わる電圧比較回路１０は、常にＰＭＯＳトランジスタＤＩＰ１とＰＭＯＳトランジスタＲＰ１が流せる電流を比較する回路である。すなわち、それぞれのＰＭＯＳトランジスタに流れる電流の相対値を見る回路である。そのため、ＭＯＳトランジスタの電圧Ｖｔや電流能力がばらついたとしても、ＰＭＯＳトランジスタＤＩＰ１とＰＭＯＳトランジスタＲＰ１、及びＮＭＯＳトランジスタＣＭＮ１とＮＭＯＳトランジスタＣＭＮ２が同様にできていれば、高精度な測定が可能となる。また、ＰＭＯＳトランジスタＤＩＰ１とＰＭＯＳトランジスタＲＰ１及びＮＭＯＳトランジスタＣＭＮ１とＮＭＯＳトランジスタＣＭＮ２の能力を同様にすることで、ばらつき（例えば、プロセスによるバラツキや仕上がりバラツキ等）や温度特性依存、電圧特性依存等に非常に強い回路にすることができる。

ＰＭＯＳトランジスタＤＩＰ１とＰＭＯＳトランジスタＲＰ１、及びＮＭＯＳトランジスタＣＭＮ１とＮＭＯＳトランジスタＣＭＮ２を同様の能力にするためには、レイアウト上、次の配置とすることが好ましい。必要な処置がある。具体的には、各々の素子をできるだけ近づける（特に、ＰＭＯＳトランジスタ同士を近づける。ＮＭＯＳトランジスタ同士を近づける。）と好ましい。また、できればコモンセントロイド構成を取る。或いは、ダミーＭＯＳを端に配置する等が好ましい。

この回路を用いた場合には、電圧比較を行うだけなので、チューニングが非常に簡単になる。また、これまでの電圧比較回路よりも部品を減らすことができ、面積縮小が可能となる。また、超低消費動作、かつ超低電圧動作でシュミット化が可能となると共に、超高性能でかつ温度特性を無視した電圧比較が可能となる。

さらには、電源電圧の比較だけではなく、電源電圧以外の電圧も測定することが可能である。なお、測定条件としては、Ｖ１の電圧（電源電圧ＶＤＤ１の代わりの一方の比較対象電圧）がＰＭＯＳトランジスタＤＩＰ１の電圧（Ｖｔ±α）とＮＭＯＳトランジスタＣＭＮ１の飽和領域（強反転飽和領域若しくは弱反転飽和領域）のオーバードライブ電圧ΔＶｄｓの和以上の電圧、かつＶ２の電圧（電源電圧ＶＤＤ２の代わりの他方の比較対象電圧）が次段の駆動電圧（通常、インバータ等の場合Ｖｔ＋α）以上であれば動作可能である。すなわち、Ｖ１＞Ｖｔ±α（ＤＩＰ１）＋ΔＶｄｓ（ＣＭＮ１）、かつＶ２＜Ｖｔ＋αを満たせば動作可能である。

なお、本実施形態において、シュミット化回路１２によるシュミット化の幅は、ＮＭＯＳトランジスタＣＭＮ３のディメンジョンをＷ若しくはＭを大きくすること、或いは、Ｌを小さくすることによってシュミット化の幅を大きくすることが可能である。
（第２実施形態）
続いて、本発明の第２実施形態に係わる電圧比較回路について説明する。図３は、本発明の第２実施形態に係わる電圧比較回路の構成図である。

第２実施形態に係わる電圧比較回路１４は、第１実施形態に係わる電圧比較回路１０を、ＮＭＯＳ電流源としたＰＭＯＳ駆動から、ＰＭＯＳ電流源としてＮＭＯＳ駆動に反転した構成とされている。

本実施形態の電圧比較回路１４は、ＮＭＯＳトランジスタＤＩＮ１及びＰＭＯＳトランジスタＣＭＰ１が前段に設けられている。

ＮＭＯＳトランジスタＤＩＮ１は、ソースが予め定めた接地電位ＶＳＳ１に接続されると共に、ドレイン及びゲートが短絡されることにより、ダイオード接続されて飽和領域で動作するように構成されている。

また、ＰＭＯＳトランジスタＣＭＰ１は、ドレインがＮＭＯＳトランジスタＤＩＮ１のドレインに接続されると共に、ソースが電源電圧ＶＤＤに接続されて、ゲートにバイアス電位ＮＢＰ１が供給されように設けられている。なお、以下では、ＮＭＯＳトランジスタＤＩＮ１のドレインとＰＭＯＳトランジスタＣＭＰ１のドレインの接続部分をノードＮＤＤとして説明する。

また、ＮＭＯＳトランジスタＤＩＮ１及びＰＭＯＳトランジスタＣＭＰ１の次段となる中段には、ＮＭＯＳトランジスタＲＮ１及びＰＭＯＳトランジスタＣＭＰ２が設けられている。

ＮＭＯＳトランジスタＲＮ１は、ソースが接地電位ＶＳＳ１とは異なる接地電位ＶＳＳ２に接続され、ゲートがノードＮＤＤに接続されている。また、ＮＭＯＳトランジスタＲＮ１は、閾値電圧及び電流能力がＰＭＯＳトランジスタＤＩＰ１と同じものが設けられている。

ＮＭＯＳトランジスタＣＭＰ２は、ドレインがＮＭＯＳトランジスタＲＮ１のドレインに接続されると共に、ソースが電源電圧ＶＤＤに接続されて、ゲートにバイアス電位ＮＢＰ１が供給されるように設けられている。また、ＰＭＯＳトランジスタＣＭＰ２は、閾値電圧及び電流能力がＰＭＯトランジスタＣＭＰ１と同じものが設けられている。なお、以下では、ＮＭＯＳトランジスタＲＮ１のドレインとＰＭＯＳトランジスタＣＭＰ２のドレインの接続部分をノードＮＲＤとして説明する。

また、電圧比較回路１４の後段には、ＰＭＯＳトランジスタＩＮＶＰ１及びＮＭＯＳトランジスタＩＮＶＮ１からなるＣＭＯＳインバータが設けられている。なお、ＣＭＯＳインバータ回路は、第１実施形態と同一であるため、詳細な説明を省略する
ＣＭＯＳインバータにおけるＰＭＯＳトランジスタＩＮＶＰ１は、ソースが電源電圧ＶＤＤに接続されると共に、ゲートがノードＮＲＤに接続されている。

ＣＭＯＳインバータにおけるＮＭＯＳトランジスタＩＮＶＮ１は、ドレインがＰＭＯＳトランジスタＩＮＶＰ１のドレインに接続され、ソースが接地電位ＶＳＳ２に接続され、ゲートがノードＮＲＤに接続されている。そして、ＣＭＯＳインバータにおけるＰＭＯＳトランジスタＩＮＶＮ１のドレインとＮＭＯＳトランジスタＩＮＶＮ１のドレインの接続点が出力端ＮＯＵＴとされている。

また、本実施形態に係わる電圧比較回路１４においても、ヒステリシス特性を持たせるためのシュミット化回路１２が中段と後段の間に設けられている。

シュミット化回路１２は、ＰＭＯＳトランジスタＳＷＰ１及びＰＭＯＳトランジスタＣＭＰ３を有しており、ＮＭＯＳトランジスタＲＮ１の動作閾値を変更する機能を備えている。

ＰＭＯＳトランジスタＳＷＰ１は、ドレインがノードＮＲＤに接続され、ゲートが出力端ＮＯＵＴに接続されている。

ＰＭＯＳトランジスタＣＭＰ３は、ドレインがＰＭＯＳトランジスタＳＷＰ１のソースに接続されると共に、ソースが電源電圧ＶＤＤに接続されて、ゲートにバイアス電位ＮＢＰ１が供給されるように設けられている。

続いて、上述のように構成された本実施形態に係わる電圧比較回路１４の動作について説明する。

第２実施形態に係わる電圧比較回路１４の動作は、基本的には第１実施形態の電圧比較回路１０と同様に動作する。

ＰＭＯＳトランジスタＣＭＰ１、ＣＭＰ２、ＣＭＰ３には、それぞれバイアス電流を常に流している。

ＮＭＯＳトランジスタＤＩＮ１とＰＭＯＳトランジスタＣＭＰ１とが相補的に接続されているので、ＮＭＯＳトランジスタＤＩＮ１及びＰＭＯＳトランジスタＣＭＰ１に飽和領域が形成されている場合には、ＮＭＯＳトランジスタＤＩＮ１及びＰＭＯＳトランジスタＣＭＰ１には同じ電流が流れる。

また、電圧比較回路１４の中段も、ＮＭＯＳトランジスタＲＮ１とＰＭＯＳトランジスタＣＭＰ２とが相補的に接続されているので、ＮＭＯＳトランジスタＲＮ１及びＰＭＯＳトランジスタＣＭＰ２に飽和領域が形成されている場合には、ＮＭＯＳトランジスタＲＮ１及びＰＭＯＳトランジスタＣＭＰ２には同じ電流が流れる。

本実施形態では、ＮＭＯＳトランジスタＤＩＮ１のドレインとゲートとを短絡しているので、ＮＭＯＳトランジスタＤＩＮ１のゲートソース電圧Ｖｇｓ１とドレインソース電圧Ｖｄｓ１は等しい。

従って、ＮＭＯＳトランジスタＤＩＮ１のゲートソース電圧Ｖｇｓ１は、ＮＭＯＳトランジスタＤＩＮ１のドレイン電圧をＶＮＤＤとした場合、（ＶＮＤＤ−ＶＳＳ１）となる。

また、ＮＭＯＳトランジスタＲＮ１のゲートソース電圧Ｖｇｓ２は、ＮＭＯＳトランジスタＲＮ１のゲートがＮＭＯＳトランジスタＤＩＮ１のドレインに接続されているので、（ＶＮＤＤ−ＶＳＳ２）となる。

ＮＭＯＳトランジスタＤＩＮ１に流れる電流Ｉｄｉを求めると、飽和領域では（５）式となる。

Ｉｄｉ＝ＫｐＷ／Ｌ（ＶＮＤＤ−ＶＳＳ１−Ｖｔ）^２・・・（５）
また、ＮＭＯＳトランジスタＲＮ１に流れる電流Ｉｒを求めると、飽和領域では（６）式となる。

Ｉｒ＝ＫｐＷ／Ｌ（ＶＮＤＤ−ＶＳＳ２−Ｖｔ）^２・・・（６）
ここで、ＶＳＳ１＜ＶＳＳ２の場合は、ＮＭＯＳトランジスタＲＮ１に流れる電流Ｉｒが、ＮＭＯＳトランジスタＤＩＮ１に流れる電流Ｉｄｉよりも大きくなる。その結果、ノードＮＲＤの電圧ＶＮＲＤが低下する。

また、ＶＳＳ１＞ＶＳＳ２の場合には、ＮＭＯＳトランジスタＤＩＮ１に流れる電流Ｉｄｉが、ＮＭＯＳトランジスタＲＮ１に流れる電流Ｉｒよりも大きくなる。その結果、ノードＮＲＤの電圧ＶＮＲＤがＶＳＳ１＜ＶＳＳ２の場合よりも高くなる。

従って、本実施形態においても、ノードＮＲＤの電圧ＶＮＲＤをモニタすれば、接地電位ＶＳＳ１と接地電位ＶＳＳ２のどちらが高いか判断することができる。

本実施形態においても、ノードＮＲＤの電圧ＶＮＲＤの電圧が低い時にはＣＭＯＳインバータを通じて出力端ＮＯＵＴの電圧は高くなり、逆にノードＮＲＤの電圧ＶＮＲＤの電圧が高いときには出力端ＮＯＵＴの電圧は低くなる。

そして、出力端ＮＯＵＴが高いときには、ＰＭＯＳトランジスタＳＷＰ１がオフしてしまうため、ＮＭＯＳトランジスタＲＮ１に流れる電流は、ＰＭＯＳトランジスタＣＭＰ２のバイアス電流のみとなり、出力端ＮＯＵＴが低いときには、ＰＭＯＳトランジスタＳＷＰ１がオンするため、ＮＭＯＳトランジスタＲＮ１には、ＰＭＯＳトランジスタＣＭＰ１ＣＭＰ２のそれぞれの和のバイアス電流が流れる。これによって、電圧比較回路をシュミット化することが可能となり、第１実施形態と同様の効果を得ることができる。また、本実施形態では、グラウンド付近を測定することができる。

なお、本実施形態において、シュミット化回路１２によるシュミット化の幅は、ＰＭＯＳトランジスタＣＭＰ３のディメンジョンをＷ若しくはＭを大きくすること、或いは、Ｌを小さくすることによってシュミット化の幅を大きくすることが可能である。
（第３実施形態）
続いて、本発明の第３実施形態に係わる電圧比較回路について説明する。図４は、本発明の第３実施形態に係わる電圧比較回路の構成図である。なお、第１実施形態と同一構成については同一符号を付して説明する。

第１実施形態及び第２実施形態では、電圧比較回路の中段と後段の間にシュミット化回路１２を設けた例を説明したが、本実施形態では、前段と中段の間にシュミット化回路１２を設けた例を説明する。

図４に示すように、本発明の第３実施形態に係わる電圧比較回路１６も第１実施形態と同様に、ＰＭＯＳトランジスタＤＩＰ１及びＮＭＯＳトランジスタＣＭＮ１が前段に設けられている。

ＰＭＯＳトランジスタＤＩＰ１は、第１実施形態と同様に、ソースが電源電圧ＶＤＤ１に接続されると共に、ドレイン及びゲートが短絡されることにより、ダイオード接続されて飽和領域で動作するように構成されている。

ＰＭＯＳトランジスタＲＰ１は、ソースが電源電圧ＶＤＤ２に接続され、ゲートがノードＮＤＤに接続されている。また、ＰＭＯＳトランジスタＲＰ１は、閾値電圧及び電流能力がＰＭＯＳトランジスタＤＩＰ１と同じものが設けられている。

また、電圧比較回路１６の後段には、ＣＭＯＳインバータが設けられている。本実施形態では、２つのＣＭＯＳインバータが設けられており、ＰＭＯＳトランジスタＩＮＶＰ１及びＮＭＯＳトランジスタＩＮＶＮ１からなるＣＭＯＳインバータと、ＰＭＯＳトランジスタＩＮＶＰ２及びＮＭＯＳトランジスタＩＮＶＮ２からなるＣＭＯＳインバータの２段構成とされている。

ＣＭＯＳインバータにおけるＮＭＯＳトランジスタＩＮＶＮ１は、ドレインがＰＭＯＳトランジスタＩＮＶＰ１のドレインに接続され、ソースが接地電位ＶＳＳに接続され、ゲートがノードＮＲＤに接続されている。そして、ＣＭＯＳインバータにおけるＰＭＯＳトランジスタＩＮＶＮ１のドレインとＮＭＯＳトランジスタＩＮＶＮ１のドレインの接続点が次段のＣＭＯＳインバータに接続されている。

次段のＣＭＯＳインバータにおけるＮＭＯＳトランジスタＩＮＶＮ２は、ドレインがＰＭＯＳトランジスタＩＮＶＰ２のドレインに接続され、ソースが接地電位ＶＳＳに接続され、ゲートが前段のＣＭＯＳインバータに接続されている。そして、ＣＭＯＳインバータにおけるＰＭＯＳトランジスタＩＮＶＮ２のドレインとＮＭＯＳトランジスタＩＮＶＮ２のドレインの接続点が出力端ＮＯＵＴとされている。

そして、本実施形態に係わる電圧比較回路１６では、ヒステリシス特性を持たせるためのシュミット化回路１２が前段と中段の間に設けられている。

ＮＭＯＳトランジスタＳＷＮ１は、ドレインがノードＮＤＤに接続され、ゲートが出力端ＮＯＵＴに接続されている。

続いて、上述のように構成された本実施形態に係わる電圧比較回路１６の動作について説明する。

本実施形態では、電源電圧ＶＤＤ１＞ＶＤＤ２においては、ＰＭＯＳトランジスタＲＰ１はオフするため、ノードＮＲＤは０Ｖ（Ｌ：ローレベル）になる。ノードＮＲＤが０Ｖなので、２つのＣＭＯＳインバータの出力端ＮＯＵＴもまた、０Ｖ（Ｌ：ローレベル）となる。

また、出力端ＮＯＵＴが０Ｖ（Ｌ：ローレベル）であるため、出力端ＮＯＵＴが入力されるＮＭＯＳトランジスタＳＷＮ１はオフする。そのため、ＮＭＯＳトランジスタＣＭＮ３は動作しない。従って、ＰＭＯＳトランジスタＤＩＰ１はＮＭＯＳトランジスタＣＭＮ１で流される電流のみで駆動されることになり、ＰＭＯＳトランジスタＲＰ１はＮＭＯＳトランジスタＣＭＮ１と同一電流を流すＮＭＯＳトランジスタＣＭＮ２で駆動する。この段階では、ＰＭＯＳトランジスタＲＰ１はオンしていないが、閾値付近ではオンし始める。従って、ＰＭＯＳトランジスタＤＩＰ１がＮＭＯＳトランジスタＣＭＮ２で駆動され、ＰＭＯＳトランジスタＲＰ１がＮＭＯＳトランジスタＣＭＮ２で駆動され、それぞれ全く同じ条件で駆動されるため、このときの電圧比較回路１６の閾値は、ＶＤＤ１＝ＶＤＤ２になると言える。

また、電源電圧ＶＤＤ１＜ＶＤＤ２においては、ＰＭＯＳトンラジスタＲＰ１がオンするため、ＰＭＯＳトランジスタＲＰ１はＮＭＯＳトランジスタＣＭＮ２よりも多くの電流をノードＮＲＤへ供給し、ノードＮＲＤは電源電圧ＶＤＤ２、すなわちＨ（ハイレベル）となる。そのため、２つのＣＭＯＳインバータの出力端ＮＯＵＴはＨ（ハイレベル）となる。出力端ＮＯＵＴがＨ（ハイレベル）なので、出力端ＮＯＵＴを入力するＮＭＯＳトランジスタＳＷＮ１がオンする。これによって、ＰＭＯＳトランジスタＤＩＰ１はＮＭＯＳトランジスタＣＭＮ１とＮＭＯＳトランジスタＣＭＮ３で駆動されるため、ノードＮＤＤの電圧は先ほどよりも低下する。

ノードＮＤＤを入力するＰＭＯＳトランジスタＲＰ１は、ノードＮＤＤの低下により更に強くオンされる。すなわち、ＰＭＯＳトランジスタＤＩＰ１がＮＭＯＳトランジスタＣＭＮ１とＮＭＯＳトランジスタＣＭＮ３で駆動され、ＰＭＯＳトランジスタＲＰ１がＮＭＯＳトランジスタＣＭＮ２で駆動され、先ほどの電源電圧ＶＤＤ１＞ＶＤＤ２に比べて閾値が深くなっている。換言すれば、電圧比較回路の閾値は、電源電圧ＶＤＤ１＝電源電圧ＶＤＤ２−α（ＶＤＤ２がＶＤＤ１よりもα分低下しないと反転しない）となり、シュミット効果が生じたと言える。
（第４実施形態）
続いて、本発明の第４実施形態に係わる電圧比較回路について説明する。図５は、本発明の第４実施形態に係わる電圧比較回路の構成図である。なお、第３実施形態と同一構成については同一符号を付して説明する。

本実施形態では、第３実施形態の変形例であり、第３実施形態に対してさらにもう１つシュミット化回路を前段と中段の間に設けたものである。なお、本実施形態に係わる電圧比較回路の前段、中段、及び後段の構成は、第３実施形態と同一であるため、詳細な説明を省略する。

本実施形態では、図５に示すように、ヒステリシス特性を持たせるためのシュミット化回路１２、１３が前段と中段の間に２つ設けられている。

一方のシュミット化回路１２は、第３実施形態と同様に、ＮＭＯＳトランジスタＳＷＮ１及びＮＭＯＳトランジスタＣＭＮ３を有している。

また、他方のシュミット化回路１３は、ＰＭＯＳトランジスタＤＩＰ２及びＰＭＯＳトランジスタＳＷＰ１を有している。

ＰＭＯＳトランジスタＤＩＰ２は、ソースが電源電圧ＶＤＤ１に接続され、ゲートがノードＮＤＤに接続されている。

ＰＭＯＳトランジスタＳＷＰ１は、ドレインがＰＭＯＳトランジスタＤＩＰ２のドレインに接続されると共に、ソースがノードＮＤＤに接続されて、ゲートが出力端ＮＯＵＴに接続されている。

続いて、上述のように構成された本実施形態に係わる電圧比較回路１８の動作について説明する。

本実施形態においても、電源電圧ＶＤＤ１＞ＶＤＤ２においては、ＰＭＯＳトランジスタＲＰ１はオフするため、ノードＮＲＤは０Ｖ（Ｌ：ローレベル）になる。ノードＮＲＤが０Ｖなので、２つのＣＭＯＳインバータの出力端ＮＯＵＴもまた、０Ｖ（Ｌ：ローレベル）となる。

また、出力端ＮＯＵＴが０Ｖなので、ＮＭＯＳトランジスタＣＭＮ３はオフし、ＰＭＯＳトランジスタＤＩＰ２はオンする。すなわち、ＰＭＯＳトランジスタＤＩＰ１及びＰＭＯＳトランジスタＤＩＰ２をＮＭＯＳトランジスタＣＭＮ１だけで駆動する形となるため、ＰＭＯＳトランジスタＲＰ１にはＰＭＯＳトランジスタＤＩＰ１一個のときよりも高い電圧が入力され、ＰＭＯＳトランジスタＲＰ１はさらに深くオフする（オンするための閾値電圧が上がる）。従って、電圧比較回路の閾値は、電源電圧ＶＤＤ２＋α分高くしないと電圧比較回路が反転しないので、電源電圧ＶＤＤ１＝電源電圧ＶＤＤ２＋αと言える。

また、電源電圧ＶＤＤ１＜ＶＤＤ２においては、ＰＭＯＳトランジスタＲＰ１がオンするため、ノードＮＲＤはＨ（ハイレベル）となり、出力端ＮＯＵＴはＨ（ハイレベル）となる。

また、出力端ＮＯＵＴがＨ（ハイレベル）であるため、ＮＭＯＳトランジスタＳＷＮ１はオンし、ＰＭＯＳトランジスタＳＷＰ１はオフする。このとき、ＰＭＯＳトランジスタＤＩＰ１をＮＭＯＳトランジスタＣＭＮ１及びＮＭＯＳトランジスタＣＭＮ３で駆動する形となるため、ＰＭＯＳトランジスタＲＰ１には、ＮＭＯＳトランジスタＣＭＮ１一個のときよりも低い電圧が入力される。そのため、ＰＭＯＳトランジスタＲＰ１はさらに深くオンすると言える。すなわち、このときの電圧比較回路１８の閾値は、電源電圧ＶＤＤ２をα分低くしないと電圧比較回路が反転しないので、電源電圧ＶＤＤ１＝電源電圧ＶＤＤ２−αと言える。

従って、電源電圧ＶＤＤ１＞ＶＤＤ２のときの閾値が電源電圧ＶＤＤ１＝電源電圧ＶＤＤ２＋αであり、電源電圧ＶＤＤ１＜ＶＤＤ２のときの閾値が電源電圧ＶＤＤ１＝電源電圧ＶＤＤ２−αであるため、第１〜３実施形態よりも大きなシュミット化の効果を得ることができる。
（第５実施形態）
続いて、本発明の第５実施形態に係わる電圧比較回路について説明する。図６は、本発明の第５実施形態に係わる電圧比較回路の構成図である。なお、第１実施形態と同一構成については同一符号を付して説明する。

本実施形態も、第３実施形態の変形例であり、第３実施形態に対してさらにもう１つシュミット化回路を中段と後段の間に設けたものである。なお、本実施形態に係わる電圧比較回路の前段、中段、及び後段の構成は、第３実施形態と同一であるため、詳細な説明を省略する。

本実施形態では、図６に示すように、ヒステリシス特性を持たせるためのシュミット化回路１２、１３が前段と中段の間、及び中段と後段の間の２カ所に設けられている。

前段と中段の間に設けられた一方のシュミット化回路１２は、第３実施形態と同様に、ＮＭＯＳトランジスタＳＷＮ１及びＮＭＯＳトランジスタＣＭＮ３を有している。

また、中段と後段の間に設けられた他方のシュミット化回路１３は、ＰＭＯＳトランジスタＲＰ２及びＰＭＯＳトランジスタＳＷＰ１を有している。

ＰＭＯＳトランジスタＲＰ２は、ソースが電源電圧ＶＤＤ２に接続され、ゲートがノードＮＤＤに接続されている。

ＰＭＯＳトランジスタＳＷＰ１は、ドレインがＰＭＯＳトランジスタＲＰ２のドレインに接続されると共に、ソースがノードＮＲＤに接続されて、ゲートが２つのＣＭＯＳインバータの接続点ＩＯＵＴに接続されている。

続いて、上述のように構成された本実施形態に係わる電圧比較回路２０の動作について説明する。

本実施形態においても、電源電圧ＶＤＤ１＞ＶＤＤ２においては、ＰＭＯＳトランジスタＲＰ１はオフするため、ノードＮＲＤは０Ｖ（Ｌ：ローレベル）になる。ノードＮＲＤが０Ｖなので、２つのＣＭＯＳインバータの接続点ＩＯＵＴはＨ（ハイレベル）となり、出力端ＮＯＵＴがＬ（ローレベル）となる。

接続点ＩＯＵＴがＨ（ハイレベル）であるため、ＰＭＯＳトランジスタＳＷＰ１はオフする。また、出力端ＮＯＵＴがＬ（ローレベル）であるため、ＮＭＯＳトランジスタＳＷＮ１もオフする。すなわち、ＰＭＯＳトランジスタＤＩＰ１をＮＭＯＳトランジスタＣＭＮ１で駆動する形となり、ＰＭＯＳトランジスタＲＰ１はＮＭＯＳトランジスタＣＭＮ２で駆動する形となるため、電圧比較回路の閾値は電源電圧ＶＤＤ１＝電源電圧ＶＤＤ２となる。

また、電源電圧ＶＤＤ１＜ＶＤＤ２においては、ＰＭＯＳトランジスタＲＰ１がオンするため、ノードＮＲＤはＨ（ハイレベル）となり、２つのＣＭＯインバータの接続点ＩＯＵＴはＬ（ローレベル）となり、出力端ＮＯＵＴはＨ（ハイレベル）となる。

接続点ＩＯＵＴがＬ（ローレベル）であるため、ＰＭＯＳトランジスタＳＷＰ１はオンする。また、出力端ＮＯＵＴがＨ（ハイレベル）であるため、ＮＭＯＳトランジスタＳＷＮ１もオンする。このとき、ＰＭＯＳトランジスタＤＩＰ１をＮＭＯＳトランジスタＣＭＮ１及びＮＭＯＳトランジスタＣＭＮ３で駆動する形となるため、ＰＭＯＳトランジスタＲＰ１には、ＮＭＯＳトランジスタＣＭＮ１一個のときよりも低い電圧が入力される。

さらに、ＰＭＯＳトランジスタＲＰ１及びＰＭＯＳトランジスタＲＰ２をＮＭＯＳトランジスタＣＭＮ２が駆動する形となるため、ノードＮＲＤはさらに高い電圧になる。そのため、このときの電圧比較回路の閾値は、電源電圧ＶＤＤ２を２α分低くしないと電圧比較回路が反転しないので、電源電圧ＶＤＤ１＝電源電圧ＶＤＤ２−２αと言える。

従って、電源電圧ＶＤＤ１＞ＶＤＤ２のときの閾値が電源電圧ＶＤＤ１＝電源電圧ＶＤＤ２であり、電源電圧ＶＤＤ１＜ＶＤＤ２のときの閾値が電源電圧ＶＤＤ１＝電源電圧ＶＤＤ２−２αであるため、第１〜３実施形態よりも大きなシュミット化の効果を得ることができる。

なお、上記の各実施形態は、それぞれ複合させてもよい。また、第３〜５実施形態はそれぞれ、グラウンドレベルを計るために、第２実施形態のように、ＮＭＯＳ電流源としたＰＭＯＳ駆動から、ＰＭＯＳ電流源としてＮＭＯＳ駆動に反転した構成としてもよい。

また、上記の各実施形態は、一般的なＭＯＳを用いた例を説明したが、各素子でカスコード接続を行うことで、さらに精度向上が見込める。

１０、１４、１６、１８、２０電圧比較回路
１２、１３シュミット化回路
VDD1,VDD2,VDD 電源電圧
VSS,VSS1,VSS2 接地電位
DIP1,RP1,INVP1,INVP2,CMP1,CMP2,SWP1 ＰＭＯＳトランジスタ
CMN1〜CMN3,SWN1,INVN1,INVN2 ＮＭＯＳトランジスタ
NDD,NRD ノード
NOUT 出力端
IOUT 接続点

Claims

第１電位供給線と第１ノードとの間に接続されて前記第１ノードの電圧を調整する電圧調整手段と、
前記第１ノードと固定電位供給線との間に接続された第１定電流源と、
第２電位供給線と第２ノードとの間に接続されると共に制御端子を備え、該制御端子に接続された前記第１ノードの電圧に応じて動作する第１スイッチ素子と、
前記第２ノードと前記固定電位供給線との間に接続された第２定電流源と、
前記第２ノードに接続された第１インバータ、及び前記第１インバータに接続された第２インバータを有するインバータと、
前記インバータの出力に応じて前記第１スイッチ素子のバイアス電流を変更することにより、前記第１スイッチ素子の動作閾値を変更する変更手段と、
を備え、
前記変更手段が、前記第２インバータの出力と前記第１ノードとに接続された第２スイッチ素子と、前記第２スイッチ素子の動作に応じて前記第１スイッチ素子のバイアス電流を変更する電流変更手段と、を有する電圧比較回路。
第１電位供給線と第１ノードとの間に接続されて前記第１ノードの電圧を調整する電圧調整手段と、
前記第１ノードと固定電位供給線との間に接続された第１定電流源と、
第２電位供給線と第２ノードとの間に接続されると共に制御端子を備え、該制御端子に接続された前記第１ノードの電圧に応じて動作する第１スイッチ素子と、
前記第２ノードと前記固定電位供給線との間に接続された第２定電流源と、
前記第２ノードに接続された第１インバータ、及び前記第１インバータに接続された第２インバータを有するインバータと、
前記インバータの出力に応じて前記第１スイッチ素子のバイアス電流を変更することにより、前記第１スイッチ素子の動作閾値を変更する変更手段と、
を備え、
前記変更手段が、前記第２インバータの出力と前記第１ノードとに接続された第２スイッチ素子と、前記第２スイッチ素子の動作に応じて前記第１スイッチ素子のバイアス電流を変更する第１電流変更手段と、前記第２インバータの出力と前記第１ノードとに接続された第３スイッチ素子と、前記第３スイッチ素子の動作に応じて前記第１スイッチ素子のバイアス電流を変更する第２電流変更手段と、を有する電圧比較回路。
第１電位供給線と第１ノードとの間に接続されて前記第１ノードの電圧を調整する電圧調整手段と、
前記第１ノードと固定電位供給線との間に接続された第１定電流源と、
第２電位供給線と第２ノードとの間に接続されると共に制御端子を備え、該制御端子に接続された前記第１ノードの電圧に応じて動作する第１スイッチ素子と、
前記第２ノードと前記固定電位供給線との間に接続された第２定電流源と、
前記第２ノードに接続された第１インバータ、及び前記第１インバータに接続された第２インバータを有するインバータと、
前記インバータの出力に応じて前記第１スイッチ素子のバイアス電流を変更することにより、前記第１スイッチ素子の動作閾値を変更する変更手段と、
を備え、
前記変更手段が、前記第２インバータの出力と前記第１ノードとに接続された第２スイッチ素子と、前記第２スイッチ素子の動作に応じて前記第１スイッチ素子のバイアス電流を変更する第１電流変更手段と、前記第１インバータの出力と前記第２ノードとに接続された第３スイッチ素子と、前記第３スイッチ素子の動作に応じて前記第１スイッチ素子のバイアス電流を変更する第２電流変更手段と、を有する電圧比較回路。