TWI419130B - 系統重置電路及延遲電路 - Google Patents

Description

系統重置電路及延遲電路

本發明是有關於一種延遲電路，且特別是有關於一種防止系統由於雜訊影響而重置的重置電路，並且重置電路具有延遲電路。

液晶顯示器(liquid crystal display,LCD)包括顯示面板及至少一源極驅動器。源極驅動器依據所接收到的視訊信號輸出顯示電壓至顯示面板。顯示面板包括多個用以顯示影像的畫素，並且各個畫素具有一儲存電容。所有畫素的儲存電容依據顯示電壓分別進行充電，以顯示色彩。

源極驅動器可能故障於操作電壓未穩定的時候，例如於液晶顯示器開啟或關閉的時候。因此，須有一重置電路來確保源極驅動器的功能。

從另一個例子來看，當液晶顯示器關閉時，重置操作可以使用讓所有畫素的儲存電容進行放電，以避免發生殘影。殘影會影響液晶顯示器的視覺效果，或者降低畫素的可靠性。消除殘影的傳統方法為偵測液晶顯示器的操作電壓的變化量。在電源關閉時，操作電壓會逐漸減少。當操作電壓低於臨界電壓時，會判斷液晶顯示器已經關閉電源，接著執行重置操作。例如，藉由導通耦接至畫素資料線及掃描線，各儲存電容的兩端為電性連接至一共同電壓而具有相同電位，並且殘影會被消除。

某些時候，雜訊會產生於液晶顯示器的電源或其他裝置。在偵測操作電壓的變化量的期間，雜訊會造成上述方法執行不正確的重置動作。

本發明提供一種重置電路及延遲電路，藉以防止系統由於雜訊影響而重置。

本發明提出一種重置電路。重置電路包括電源偵測模組及脈波寬度判斷模組。電源偵測模組偵測電源是否低於臨界電壓，並據此輸出第一重置信號。脈波寬度判斷模組耦接電源偵測模組，用以判斷第一重置信號的脈波寬度是否夠寬，並據此輸出第二重置信號以重置系統。脈波寬度判斷模組包括延遲電路及邏輯電路。延遲電路將第一重置信號延遲一個臨界時間，以輸出延遲重置信號。邏輯電路耦接延遲電路及電源偵測模組，並且對第一重置信號及延遲重置信號進行邏輯及閘運算，以輸出第二重置信號。延遲電路包括第一阻抗模組、第二阻抗模組、開關模組及電容模組。第一阻抗模組提供第一電阻值，其中第一阻抗模組的第一端耦接第一電壓。第二阻抗模組提供第二電阻值，其中第二阻抗模組的第一端耦接第二電壓。開關模組具有控制端、第一端、第二端及第三端，開關模組的控制端耦接電源偵測模組，開關模組的第一端耦接該邏輯電路，開關模組的第二端耦接第一阻抗模組的第二端，開關模組的第三端耦接第二阻抗模組的第二端，其中開關模組的第一端依據其控制端選擇性地連接至開關模組的第二端或第三端。電容模組耦接於開關模組的第一端與第二電壓之間。

本發明提出一種延遲電路，其包括第一阻抗模組、第二阻抗模組、開關模組及電容模組。第一阻抗模組提供第一電阻值，其中第一阻抗模組的第一端耦接第一電壓。第二阻抗模組提供第二電阻值，其中第二阻抗模組的第一端耦接第二電壓。開關模組具有控制端、第一端、第二端及第三端，開關模組的控制端作為延遲電路的輸入端，開關模組的第一端作為延遲電路的輸出端，開關模組的第二端耦接第一阻抗模組的第二端，開關模組的第三端耦接第二阻抗模組的第二端，其中開關模組的第一端依據其控制端選擇性地連接至開關模組的第二端或第三端。電容模組耦接於開關模組的第一端與第二電壓之間。

當第一重置信號的脈波寬度不大於臨界時間時，脈波寬度判斷模組判斷電源的輸出電壓遭遇雜訊。當第一重置信號的脈波寬度大於臨界時間時，脈波寬度判斷模組輸出第二重置信號到系統。藉此，可以預防由雜訊所造成的系統重置。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

以下的敘述將伴隨著實施例的圖示，來詳細對本發明所提出之實施例進行說明。在各圖示中所使用相同或相似的參考標號，是用來敘述相同或相似的部份。

圖1繪示依據本發明一實施例的重置電路100的功能圖。請參照圖1，重置電路100包括電源偵測模組101及脈波寬度判斷模組103。重置電路100適用於以電源作為電力的系統，並且電源偵測模組101偵測電源的電壓V_DD 的變化。在本發明的本實施例中，電源偵測模組101包括電壓比較器105，其中電壓比較器105在此以運算放大器為例。電壓比較器105的非反相輸入端標示為”+”，並且耦接臨界電壓V_TH 。電壓比較器105的反相輸入端標示為”-”，並且耦接並偵測電源的電壓V_DD 。當電源的電壓V_DD 低於臨界電壓V_TH 時，電壓比較器105會決定系統進入重置狀態。此時，電源偵測模組101對應地輸出第一重置信號S₁ 。值得注意的是，本發明並不限於上述實施例，並且本領域具有通常知識者可以利用任何方式實現電源偵測模組101，例如利用由國家半導體所製造的專用電壓比較晶片LM339。

脈波寬度判斷模組130耦接電源偵測模組101，用以接收第一重置信號S₁ 。脈波寬度判斷模組103判斷第一重置信號S₁ 的脈波寬度是否大於臨界時間。在本實施例中，脈波寬度判斷模組103包括延遲電路107及邏輯電路109。延遲電路107耦接電源偵測模組101，用以接收第一重置信號S₁ ，並且將第一重置信號S₁ 延遲一個臨界時間後輸出延遲重置信號S₁ ’。邏輯電路109耦接電源偵測模組101及延遲電路107。邏輯電路109接收電源偵測模組101的第一重置信號S₁ 及延遲電路101的延遲重置信號S₁ ’，用以對第一重置信號S₁ 及延遲重置信號S₁ ’進行邏輯及閘運算，並據此輸出第二重置信號S₂ 。當第一重置信號S₁ 及延遲重置信號S₁ ’同時致能時，被致能的第二重置信號S₂ 會產生以使系統重置。

在本實施例中，延遲電路107可以利用RC電路來實現，但本發明並不限於此。在RC電路中，依據電容的電容值及電阻的電阻值，電容的充電時間或放電時間可以被決定。換言之，臨界時間為RC電路的充電時間或放電時間。圖2為依據本發明一實施例的延遲電路107的電路圖。請參照圖2，延遲電路107包括第一阻抗模組111、第二阻抗模組113、開關模組115及電容模組117。第一阻抗模組111提供第一電阻值，並且第一阻抗模組111的第一端耦接第一電壓V_DD 。第二阻抗模組111提供第二電阻值，並且第二阻抗模組111的第一端耦接第二電壓V_SS 。

第一阻抗模組111包括第一偏壓電路119及第一電晶體模組121。第一偏壓電路119包括n通道電晶體Q₂ 。電晶體Q₂ 具有閘極、汲極及源極，電晶體Q₂ 的閘極及汲極耦接至第一電壓V_DD 。第一電晶體模組121具有控制端、第一端及第二端，第一電晶體模組121的第一端耦接第一電壓V_DD ，第一電晶體模組121的第二端耦接開關模組115的第二端。第一電晶體模組121包括第一p通道電晶體P₁ 及一第二p通道電晶體P₂ 。電晶體P₁ 具有閘極、源極及汲極，電晶體P₁ 的閘極為第一電晶體模組121的控制端，電晶體P₁ 的源極為第一電晶體模組121的第一端。電晶體P₂ 具有閘極、源極及汲極，電晶體P₂ 的閘極耦接電晶體P₁ 的閘極，電晶體P₂ 的源極耦接電晶體P₁ 的汲極，電晶體P₂ 的汲極為第一電晶體模組121的第二端。第一電壓V_DD 導通電晶體Q₂ ，並且電晶體Q₂ 透過其源極提供第一偏壓V_B1 。第一偏壓V_B1 輸出至第一電晶體模組121的控制端。電晶體P₁ 及P₂ 藉由第一偏壓V_B1 而處於偏壓狀態，並且其操作類似電阻以提供第一電阻值。換言之，電晶體P₁ 及P₂ 在此作為壓控電阻。

第二阻抗模組113包括第二偏壓電路123及第二電晶體模組125。第二偏壓電路123包括p通道電晶體Q₃ 。電晶體Q₃ 具有閘極、汲極及源極，電晶體Q₃ 的閘極耦接第二電壓V_SS ，電晶體Q₃ 的汲極耦接第二電壓V_SS 。第二電晶體模組125具有控制端、第一端及第二端，第二電晶體模組125的第一端耦接第二電壓V_SS ，第二電晶體模組125的第二端耦接開關模組115的第三端。第二電晶體模組125包括第一n通道電晶體N₁ 及第二N通道電晶體N₂ 。電晶體N₁ 具有閘極、汲極及源極，電晶體N₁ 的閘極為第二電晶體模組125的控制端，電晶體N₁ 的源極為第二電晶體模組125的第一端。電晶體N₂ 具有閘極、汲極及源極，電晶體N₂ 的閘極耦接電晶體N₁ 的閘極，電晶體N₂ 的汲極為第二電晶體模組125的第二端，電晶體N₂ 的源極耦接電晶體N₁ 的汲極。第二電壓V_SS 導通電晶體Q₃ ，並且電晶體Q₃ 透過其源極提供第二偏壓V_B2 。第二偏壓V_B2 輸出至第二電晶體模組125的控制端。電晶體N₁ 及N₂ 藉由第二偏壓V_B2 而處於偏壓狀態，並且其操作類似電阻以提供第二電阻值。換言之，電晶體N₁ 及N₂ 在此作為壓控電阻。

開關模組115包括控制端、第一端、第二端及第三端，開關模組115的控制端耦接電源偵測模組101，開關模組115的第二端耦接第一阻抗模組111的第二端，開關模組115的第三端耘接第二阻抗模組113的第二端。在本實施例中，開關模組115包括第五p通道電晶體P₅ 及第三n通道電晶體N₃ 。電晶體P₅ 具有閘極、源極及汲極，電晶體P₅ 的閘極為開關模組115的控制端，電晶體P₅ 的源極為開關模組115的第二端，電晶體P₅ 的汲極為開關模組115的第一端。電晶體N₃ 具有閘極、源極及汲極，電晶體N₃ 的閘極耦接電晶體P₅ 的閘極，電晶體N₃ 的源極為開關模組115的第三端，電晶體N₃ 的汲極耦接電晶體P₅ 的汲極。電容模組117耦接於開關模組115的第一端與第二電壓V_SS 之間。開關模組115的控制端接收來自電源偵測模組101的第一重置信號S₁ 。當第一重置信號S₁ 為非致能時，電晶體P₅ 會導通以形成充電路徑，並且電容模組117會進行充電。當第一重置信號S₁ 為致能時，電晶體N₃ 會導通以形成放電路徑，並且電容模組117會進行放電。藉此，第一重置信號S₁ 會延遲一個臨界時間，並且延遲重置信號S₁ ’會輸出自延遲電路107。

電容模組117可以利用n通道電晶體Q₁ 來實現。電晶體Q₁ 在此則相同於電容。電晶體Q₁ 具有閘極、源極及汲極，電晶體Q₁ 的閘極為電容模組117的第一端，電晶體Q₁ 的源極為電容模組117的第二端，電晶體Q₁ 的汲極耦接其源極。電晶體Q₁ 的閘極耦接開關模組115的第一端，並且電晶體Q₁ 的源極耦接第二電壓V_SS 。此外，本實施例分別利用PMOS電晶體及NMOS電晶體作為p通道電晶體及n通道電晶體，但本發明不限於此，並且本領域具有通常知識者可利用大致上具有相同功能的電晶體來實現，例如絕緣閘雙極電晶體(Insulated Gate Bipolar Transistor,IGBT)或雙載子接面電晶體(Bipolar Junction Transistor,BJT)。

邏輯電路109包括及閘(AND)151。及閘151具有第一輸入端、第二輸入端及輸出端，及閘151的第一輸入端耦接延遲電路107以接收延遲重置信號S₁ ’，及閘151的第二輸入端耦接電源偵測模組101以接收重置信號S₁ ，及閘151的輸出端輸出第二重置信號S2。但於第一重置信號S₁ 為致能/非致能時，延遲重置信號S₁ ’會由於電容模組117進行放電/充電而為非致能/致能。換言之，延遲重置信號S₁ ’相對於第一重置信號S₁ 具有反相邏輯準位。因此，在本實施例中，及閘151的第一輸入端應為一反相輸入端，用以對延遲重置信號S₁ ’的邏輯準位進行反相。

由於基體效應(body effect)的關係，NMOS電晶體的臨界電壓會大於PMOS電晶體的臨界電壓。因此，第二電阻值會大於第一電阻值，並且電容模組117的放電動作會慢於電容模組117的充電動作。圖3為圖2的第二偏壓電路123的電路圖。請參照圖3，在本實施例中，第二偏壓電路123包括第三p通道電晶體P₃ 及第四p通道電晶體P₄ 。電晶體P₃ 具有閘極、汲極及源極，電晶體P₃ 的閘極及汲極耦接第二電壓V_SS 。電晶體P₄ 具有閘極、汲極及源極，電晶體P₄ 的閘極及汲極耦接電晶體P₃ 的源極，電晶體P₄ 的源極耦接第二電晶體模組125的控制端。例如，由電晶體P₃ 及電晶體P₄ 所提供的偏壓V_B2 ’的大小為第二偏壓V_B2 的兩倍。因此第二電阻值會減少，以致於加速電容模組117的放電時間。

此外，當第一重置信號S₁ 為非致能時，電容模組117可以進行充電。若第一重置信號S₁ 的脈波寬度小於臨界時間，電容模組117的充電不會完成，因此第一重置信號S₁ 可以當作雜訊，並且由電容模組117過濾。當第一重置信號致能時，電容模組117可以進行放電。若第一重置信號S₁ 的脈波寬度小於臨界時間，電容模組117的放電不會完成，因此第一重置信號S₁ 可以當作雜訊，並且由電容模組117過濾。

圖4為依據本發明一實施例的延遲電路107的電路圖。請參照圖2及圖4，其不同之處於第一偏壓電路119及第二偏壓電路123。在本實施例中，請參照圖4，第一偏壓電路119包括反相閘(NOT)127。反相閘127具有輸入端及輸出端，反相閘127的輸入端耦接開關模組115的第一端，反相閘127的輸出端耦接第一電晶體模組121的控制端。當第一重置信號S₁ 為非致能時，電晶體P₅ 會導通，並且來自第一電晶體模組121的峰值電流會對電容模組117進行充電。此時，當電容模組117的電壓大於反相閘127的臨界電壓時，反相閘127會輸出低電壓(亦即第一偏壓V_B1 )以導通第一電晶體模組121。在電容模組117充電完成時，延遲重置信號S₁ ’會輸出自延遲電路107。

第二偏壓電路123包括反相閘129。反相閘129具有輸入端及輸出端，反相閘127的輸入端耦接開關模組115的第一端，反相閘127的輸出端耦接第二電晶體模組125的控制端。當第一重置信號S₁ 為致能時，電晶體N₃ 會導通，並且電容模組117會由於峰值電流流經第二電晶體模組121至第二電壓V_SS 而進行放電。此時，當電容模組117的電壓小於反相閘129的臨界電壓時，反相閘129會輸出高電壓(亦即第二偏壓V_B2 )以導通第二電晶體模組125，並且電容模組117會完成放電。

圖5為依據本發明一實施例的延遲電路107的電路圖。請參照圖5，第一阻抗模組111包括第一偏壓電路116、第一電晶體模組121、第六p通道電晶體P₆ 及第七p通道電晶體P₇ 。電晶體P₆ 具有閘極、汲極及源極，電晶體P₆ 的源極耦接第一電壓V_DD 。電晶體P₇ 具有閘極、汲極及源極，電晶體P₇ 的源極耦接電晶體P₆ 的閘極及汲極，電晶體P₇ 的閘極耦接開關模組115的第一端，電晶體P₇ 的汲極耦接開關模組115的第二端。第一電晶體模組121包括p通道電晶體Q₄ 。電晶體Q₄ 具有閘極、汲極及源極，電晶體Q₄ 的源極為第一電晶體模組121的第一端，電晶體Q₄ 的閘極為第一電晶體模組121的控制端，電晶體Q₄ 的汲極為第一電體模組121的第二端，其中電晶體Q₄ 的汲極透過端點T₁ 耦接至電晶體P₅ 的源極，電晶體Q₄ 的閘極透過端點T₂ 耦接至反相閘127的輸出端。圖6為圖5的第一阻抗模組111的時序圖。請參照圖5及圖6，當第一重置信號S₁ 由致能改變至非致能時，電晶體P₆ 及P₇ 會導通以提供電流流過開關模組115的第一端，並且電容模組117會利用電流進行充電。接著，電容模組117的電壓會逐漸上升，並且端點T₁ 及延遲重置信號S₁ ’的電壓亦會上升。此時，由於電容模組117的電壓上升，來自電晶體P₆ 及P₇ 的電流會對應的降低。在電容模組117的電壓大於反相閘127的臨界電壓之後，反相閘127會輸出低電壓。換言之，端點T2的電壓會拉低至V_LOW 。此時，電晶體Q₄ 會導通，接著電容模組117的電壓會拉高至V_HIGH 以完成充電。

第二阻抗模組113包括第二偏壓電路123、第二電晶體模組125、第四n通道電晶體N₄ 及第五n通道電晶體N₅ 。電晶體N₄ 具有閘極、汲極及源極，電晶體N₄ 的源極耦接第二電壓V_SS 。電晶體N₅ 具有閘極、汲極及源極，電晶體N₅ 的源極耦接電晶體N₄ 的閘極及汲極，電晶體N₅ 的閘極耦接開關模組115的第一端，電晶體N₅ 的汲極耦接開關模組115的第三端。第二電晶體模組125包括n通道電晶體Q₅ 。電晶體Q₅ 具有閘極、汲極及源極，電晶體Q₅ 的源極為第二電晶體模組125的第一端，電晶體Q₅ 的閘極為第二電晶體模組125的控制端，電晶體Q₅ 的汲極為第二電體模組125的第二端，其中電晶體Q₅ 的汲極透過端點T₃ 耦接至電晶體N₃ 的源極，電晶體Q₅ 的閘極透過端點T₄ 耦接至反相閘129的輸出端。當第一重置信號S₁ 由非致能改變至致能時，電晶體N₄ 及N₅ 會導通，電容模組117會進行放電以提供電流經由電晶體N₄ 及N₅ 流到第二電壓V_SS 。接著，電容模組117的電壓會逐漸下降，並且端點T₃ 及延遲重置信號S₁ ’的電壓亦會逐漸下降。此時，由於電容模組117的電壓下降，流經電晶體N₄ 及N₅ 的電流會對應的降低。在電容模組117的電壓小於反相閘129的臨界電壓之後，反相閘129會輸出高電壓。換言之，端點T₄ 的電壓會拉高至V_HIGH 。此時，電晶體Q₅ 會導通，接著電容模組117的電壓會拉低至V_LOW 以完成放電。

依據上述延遲電路107的說明，圖7至圖9繪示依據本發明一實施例的延遲電路107的電路示意圖。請參照圖7，第一電晶體模組121包括n通道電晶體Q₆ 。電晶體Q₆ 具有閘極、汲極及源極，電晶體Q₆ 的閘極耦接開關模組115的第一端，電晶體Q₆ 的汲極耦接第一電壓V_DD ，電晶體Q₆ 的源極耦接開關模組115的第二端。第一偏壓電路119包括電晶體P₆ 、電晶體P₇ 、及反相閘127，其中反相閘127的輸出端耦接電晶體P₇ 的閘極。當第一重置信號S₁ 由致能改變至非致能時，峰值電流會從電晶體Q₆ 流進電容模組117。在電容模組117逐漸充電的同時，電容模組117提供了第一偏壓V_B1 以導通電晶體Q₆ 。在電容模組117的電壓大於反相閘127的臨界電壓時，反相閘127會輸出低電壓以導通電晶體P₇ 。因此，電流會流經電晶體P₆ 及P₇ 以對電容模組117進行充電。

第二電晶體模組125包括p通道電晶體Q₇ 。電晶體Q₇ 有閘極、汲極及源極，電晶體Q₇ 的閘極耦接開關模組115的第一端，電晶體Q₇ 的汲極耦接第二電壓V_SS ，電晶體Q₇ 的源極耦接開關模組115的第三端。第二偏壓電路123包括電晶體N₄ 、電晶體N₅ 及反相閘129，其中反相閘129的輸出端耦接電晶體N₅ 的閘極。當第一重置信號S₁ 由非致能改變至致能時，電容模組117會進行放電，並且峰值電流會流經電晶體Q₇ 。在電容模組117逐漸放電的同時，電容模組117提供了第二偏壓V_B2 以導通電晶體Q₇ 。在電容模組117的電壓小於反相閘129的臨界電壓時，反相閘129會輸出高電壓以導通電晶體N₅ 。電晶體N₄ 及N₅ 會形成放電路徑，藉此電容模組117的放電會完成。

請參照圖8，第一阻抗模組111包括第一電晶體模組121。第一電晶體模組121包括n通道電晶體Q₆ ，其中電晶體Q₆ 的閘極耦接開關模組115的第一端。當第一重置信號S₁ 非致能時，峰值電流流經電晶體Q₆ 以對電容模組117進行充電。電容模組117逐漸上升的電壓在此作為第一偏壓V_B1 以導通電晶體Q₆ ，接著電容模組117的充電會完成。第二阻抗模組113包括第二電晶體模組125。第二電晶體模組123包括電晶體Q₇ ，其中電晶體Q₇ 的閘極耦接開關模組115的第一端。當第一重置信號S₁ 為致能時，電容模組117會放電，並且峰值電流會流經電晶體Q₇ 。電容模組117逐漸下降的電壓在此作為第二偏壓V_B2 以導通電晶體Q₇ ，接著電容模組117的放電會完成。

請參照圖9，第一偏壓電路119包括電晶體P₆ 及電晶體P₇ 。電晶體Q₆ 的閘極耦接開關模組115的第一端。當第一重置信號S₁ 由致能改變至非致能時，電晶體P₇ 會由於電容模組117的低電壓而導通，並且電流會流經電晶體P₆ 及P₇ 以對電容模組117進行充電。電容模組117逐漸上升的電壓在此作為第一偏壓V_B1 以導通電晶體Q₆ ，接著電容模組117的充電會完成。

第二偏壓電路123包括電晶體N₄ 及電晶體N₅ 。電晶體Q₇ 的閘極耦接開關模組115的第一端。當第一重置信號S₁ 由非致能改變至致能時，電晶體N₅ 會由於電容模組117的高電壓而導通，並且電流會由於電容模組117進行放電而流經電晶體N₄ 及N₅ 。電容模組117逐漸下降的電壓在此作為第二偏壓V_B2 以導通電晶體Q₇ ，接著電容模組117的放電會完成。

圖10為依據本發明一實施例的重置方法的流程圖。請參照圖10，重置方法如下列所述。在步驟S801中，會偵測電源是否低於臨界電壓。當電源的電壓小於臨界電壓時，步驟S803會執行，反之則會回到步驟S801。在步驟S803中，輸出第一重置信號。接著，步驟S805會執行以判斷第一重置信號的脈波寬度是否大於臨界時間。當第一重置信號的脈波寬度大於臨界時間時，步驟S807會執行以輸出第二重置信號，反之則會回到步驟S801。

圖11為依據本發明一實施例的重置方法的流程圖。請參照圖11，在步驟S901中，提供電壓比較器以比較電源的電壓及臨界電壓。在步驟S903中，依據比較結果判斷電源的電壓是否小於臨界電壓。換言之，當電源的電壓小於臨界電壓時，步驟S803會執行，反之則回到步驟S901。在步驟S803中，電壓比較器輸出第一重置信號。接著，步驟905會執行以延遲第一重置信號一個臨界時間以提供延遲重置信號。第一重置信號會在其脈波寬度小於臨界時間時被常作雜訊並過濾掉。步驟S907為執行以對第一重置號及延遲重置信號進行邏輯及閘運算。當第一重置信號及延遲重置信號同時致能時，步驟S807會執行，反之則回到步驟S901。步驟S807為執行以依據邏輯及閘運算輸出第二重置信號。

綜上所述，電源偵測模組101偵測電壓是否小於臨界電壓V_TH 。當電壓小於臨界電壓V_TH 時，電源偵測模組101對應地輸出第一重置信號S₁ 。第一偏壓電路119提供第一偏壓V_B1 以使第一電晶體模組121為偏壓狀態，進而提供第一電阻值。第二偏壓電路123提供第二偏壓V_B2 以使第二電晶體模組125為偏壓狀態，進而提供第二電阻值。開關模組115依據第一重置信號S₁ 選擇性地連接電容模組117與第一阻抗模組111或第二阻抗模組113，並且電容模組117會對應地進行充電或放電以輸出延遲重置信號S₁ ’。當第一重置信號S1的脈波寬度小於臨界時間時，第一重置信號S₁ 可能被當作雜訊並且被電容模組117過濾掉。邏輯電路109對第一重置信號S₁ 及延遲重置信號S₁ ’進行邏輯及閘運算，並且邏輯及閘運算提供第二重置信號S₂ 。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．重置電路

103．．．脈波寬度判斷模組

105．．．電壓比較器

107．．．延遲電路

109．．．邏輯電路

111、113．．．阻抗模組

115．．．開關模組

117．．．電容模組

119、123．．．偏壓電路

121、125．．．電晶體模組

127、129．．．反相閘

151．．．及閘

S₁ 、S₂ 、S₁ ’．．．重置信號

V_DD ．．．第一電壓

V_SS ．．．第二電壓

V_TH ．．．臨界電壓

V_HlGH ．．．高電壓

V_LOW ．．．低電壓

V_B1 、V_B2 、V_B2 ’．．．偏壓

Q₁ ~Q₇ 、P₁ ~P₇ 、N₁ ~N₅ ．．．電晶體

T_l ~T₄ ．．．端點

S801、S803、S805、S807、S901、S903、S905、S907．．．依據本發明一實施例的重置方法的各步驟

圖1為依據本發明一實施例的重置電路100的功能圖。

圖2為依據本發明一實施例的延遲電路的電路圖。

圖3為圖2的第二偏壓電路的電路圖。

圖4為依據本發明一實施例的延遲電路的電路圖。

圖5為依據本發明一實施例的延遲電路的電路圖。

圖6為圖5的第一阻抗模組111的時序圖。

圖7至圖9為依據本發明一實施例的延遲電路107的電路圖。

圖10為依據本發明一實施例的重置方法的流程圖。

圖11為依據本發明一實施例的重置方法的流程圖。

100．．．重置電路

103．．．脈波寬度判斷模組

105．．．電壓比較器

107．．．延遲電路

109．．．邏輯電路

151．．．及閘

S₁ 、S₂ 、S₁ ’．．．重置信號

V_DD ．．．第一電壓

V_TH ．．．臨界電壓

Claims (18)

1. 一種重置電路，包括：一電源偵測模組，偵測一電源的一電壓是否小於一臨界電壓，並對應地輸出一第一重置信號；以及一脈波寬度判斷模組，耦接該電源偵測模組，判斷該第一重置信號的一脈波寬度是否夠寬，並且對應地輸出第二重置信號以重置一系統，該脈波寬度判斷模組包括：一延遲電路，延遲該第一重置信號一臨界時間以輸出一延遲重置信號，該延遲電路包括：一第一阻抗模組，提供一第一電阻值，其中該第一阻抗模組的一第一端耦接一第一電壓；一第二阻抗模組，提供一第二電阻值，其中該第二阻抗模組的一第一端耦接一第二電壓；一開關模組，具有一控制端、一第一端、一第二端及一第三端，該開關模組的該控制端耦接該電源偵測模組，該開關模組的該第二端耦接該第一阻抗模組的一第二端，該開關模組的該第三端耦接該第二阻抗模組的一第二端，其中該開關模組的該第一端依據其控制端選擇性地連接該開關模組的該第二端或該第三端；以及一電容模組，耦接於該開關模組的該第一端及該第二電壓之間；以及一邏輯電路，耦接該延遲電路的該開關模組的該第一端及該電源偵測模組，並且對該第一重置信號及該延遲重置信號進行邏輯及閘運算以輸出該第二重置信號。
2. 如申請專利範圍第1項所述之重置電路，其中該電源偵測模組包括：一電壓比較器，比該電源的該電壓與該臨界電壓，並依據一比較結果對應地輸出該第一重置信號。
3. 如申請專利範圍第1項所述之重置電路，其中該邏輯電路包括一及閘，該及閘具有一第一輸入端、一第二輸入端及一輸出端，該及閘的該第一輸入端耦接該延遲電路，該及閘的該第二輸入端耦接該電源偵測模組，該及閘的該輸出端輸出該第二重置信號。
4. 一種延遲電路，包括：一第一阻抗模組，提供一第一電阻值，其中該第一阻抗模組的一第一端耦接一第一電壓；一第二阻抗模組，提供一第二電阻值，其中該第二阻抗模組的一第一端耦接一第二電壓；一開關模組，具有一控制端、一第一端、一第二端及一第三端，該開關模組的該控制端作為該延遲電路的一輸入端，該開關模組的該第一端作為該延遲電路的一輸出端，該開關模組的該第二端耦接該第一阻抗模組的一第二端，該開關模組的該第三點耦接該第二阻抗模組的一第二端；以及一電容模組，耦接於該開關模組的該第一端與該第二電壓之間。
5. 如申請專利範圍第4項所述之延遲電路，其中該第一阻抗模組包括： 一第一電晶體模組，具有一控制端、一第一端及一第二端，該第一電晶體模組的該控制端耦接該開關模組的該第一端，該第一電晶體模組的該第一端耦接該第一電壓，該第一電晶體模組的該第二端耦接該開關模組的該第二端。
6. 如申請專利範圍第4項所述之延遲電路，其中該第二阻抗模組包括：一第二電晶體模組，具有一控制端、一第一端及一第二端，該第二電晶體模組的該控制端耦接該開關模組的該第一端，該第二電晶體模組的該第一端耦接該第二電壓，該第二電晶體模組的該第二端耦接該開關模組的該第三端。
7. 如申請專利範圍第4項所述之延遲電路，其中該第一阻抗模組包括：一第一偏壓電路，提供一第一偏壓；以及一第一電晶體模組，具有一控制端、一第一端及一第二端，該第一電晶體模組的該控制端接收該第一偏壓，該第一電晶體模組的該第一端耦接該第一電壓，該第一電晶體模組的該第二端耦接該開關模組的該第二端。
8. 如申請專利範圍第7項所述之延遲電路，其中該第一偏壓電路包括一n通道電晶體，該n通道電晶體具有一閘極、一汲極及一源極，該n通道電晶體的該閘極及該汲極耦接該第一電壓，該n通道電晶體的該源極提供該第一偏壓至該第一電晶體模組的該控制端。
9. 如申請專利範圍第7項所述之延遲電路，其中該第一偏壓電路包括一反相閘，該反相閘具有一輸入端及一輸出端，該反相閘的該輸入端耦接該開關模組的該第一端，該反相閘的該輸出端提供該第一偏壓至該第一電晶體模組的該控制端。
10. 如申請專利範圍第7項所述之延遲電路，其中該第一電晶體模組包括：一第一p通道電晶體，具有一閘極、一汲極及一源極，該第一p通道電晶體的該閘極為該第一電晶體模組的該控制端，該第一p通道電晶體的該源極為該第一電晶體模組的該第一端；以及一第二p通道電晶體，具有一閘極、一汲極及一源極，該第二p通道電晶體的該閘極耦接該第一p通道電晶體的該閘極，該第二p通道電晶體的該源極耦接該第一p通道電晶體的該汲極，該第二p通道電晶體的該汲極作為該第一電晶體模組的該第二端。
11. 如申請專利範圍第4項所述之延遲電路，其中該第二阻抗模組包括：一第二偏壓電路，提供一第二偏壓；以及一第二電晶體模組，具有一控制端、一第一端及一第二端，該第二電晶體模組的該控制端接收該第二偏壓，該第二電晶體模組的該第一端耦接該第二電壓，該第二電晶體模組的該第二端耦接該開關模組的該第三端。
12. 如申請專利範圍第11項所述之延遲電路，其中該 第二偏壓電路包括一p通道電晶體，該p通道電晶體具有一閘極、一汲極及一源極，該p通道電晶體的該閘極及該汲極耦接該第二電壓，該p通道電晶體的該源極提供該第二偏壓至該第二電晶體模組的該控制端。
13. 如申請專利範圍第11項所述之延遲電路，其中該第二偏壓電路包括：一第三p通道電晶體，具有一閘極、一汲極及一源極，該第三p通道電晶體的該閘極及該汲極耦接該第二電壓；以及一第四p通道電晶體，具有一閘極、一汲極及一源極，該第四p通道電晶體的該閘極耦接該第三p通道電晶體的該源極，該第四p通道電晶體的該汲極耦接該第三p通道電晶體的該源極，該第四p通道電晶體的該源極提供該第二偏壓至該第二電晶體模組的該控制端。
14. 如申請專利範圍第11項所述之延遲電路，其中該第二偏壓電路包括一反相閘，該反相閘具有一輸入端及一輸出端，該反相閘的該輸入端耦接該開關模組的該第一端，該反相閘的該輸出端提供該第二偏壓至該第二電晶體模組的該控制端。
15. 如申請專利範圍第11項所述之延遲電路，其中該第二電晶體模組包括：一第一n通道電晶體，具有一閘極、一汲極及一源極，該第一n通道電晶體的該閘極為該第二電晶體模組的該控制端，該第一n通道電晶體的該源極為該第二電晶體模組 的該第一端；以及一第二n通道電晶體，具有一閘極、一汲極及一源極，該第二n通道電晶體的該閘極耦接該第一n通道電晶體的該閘極，該第二n通道電晶體的該汲極為該第二電晶體模組的該第二端，該第二n通道電晶體的該源極耦接該第一n通道電晶體的該汲極。
16. 如申請專利範圍第4項所述之延遲電路，其中該開關模組包括：一第五p通道電晶體，具有一閘極、一汲極及一源極，該第五p通道電晶體的該閘極為該開關模組的該控制端，該第五p通道電晶體的該源極為該開關模組的該第二端，該第五p通道電晶體的該汲極為該開關模組的該第一端；以及一第三n通道電晶體，具有一閘極、一汲極及一源極，該第三n通道電晶體的該閘極耦接第五p通道電晶體的該閘極，該第三n通道電晶體的該源極為該開關模組的該第三端，該第三n通道電晶體的該汲耦接該第五p通道電晶體的該汲極。
17. 如申請專利範圍第4項所述之延遲電路，更包括：一第六p通道電晶體，具有一閘極、一汲極及一源極，該第六p通道電晶體的該源極耦接該第一電壓；以及一第七p通道電晶體，具有一閘極、一汲極及一源極，該第七p通道電晶體的該源極耦接該第六p通道電晶體的該閘極及該汲極，該第七p通道電晶體的該閘極耦接該開 關模組的該第一端，該第七p通道電晶體的該汲極耦接該開關模組的該第二端。
18. 如申請專利範圍第4項所述之延遲電路，更包括：一第四n通道電晶體，具有一閘極、一汲極及一源極，該第四n通道電晶體的該源極耦接該第二電壓；以及一第五n通道電晶體，具有一閘極、一汲極及一源極，該第五n通道電晶體的該源極耦接該第四n通道電晶體的該閘極及該汲極，該第五n通道電晶體的該閘極耦接該開關模組的該第一端，該五n通道電晶體的該汲極耦接該開關模組的該第三端。