JP2010166108A

JP2010166108A - 遅延回路

Info

Publication number: JP2010166108A
Application number: JP2009004271A
Authority: JP
Inventors: Atsushi Igarashi; 敦史五十嵐; Shoichi Sugiura; 正一杉浦
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2009-01-13
Filing date: 2009-01-13
Publication date: 2010-07-29
Also published as: KR101293845B1; TW201039557A; CN101867358A; US20100176854A1; US8063675B2; CN101867358B; KR20100083738A

Abstract

【課題】遅延時間が電源電圧に依存せず、入力信号がローからハイになる時とハイからローになる時との遅延時間が等しい遅延回路を提供する。
【解決手段】容量１７の電圧（内部電圧Ｖａ）が接地電圧ＶＳＳから定電流インバータ１９の反転閾値電圧（ＮＭＯＳ１６の閾値電圧Ｖｔｎ）よりも高い電圧になるまでの時間が遅延時間になるので、遅延時間は接地電圧ＶＳＳを基準にして決まる。また、内部遅延回路２０でも同様である。入力信号Ｖｉｎがハイになると、遅延回路は内部遅延回路１０による遅延時間を使用し、入力信号Ｖｉｎがローになると、遅延回路は内部遅延回路２０による遅延時間を使用し、これらの内部遅延回路１０及び内部遅延回路２０は同一である。
【選択図】図１

Description

本発明は、入力信号を遅延させて出力する遅延回路に関する。

従来の遅延回路について説明する。図７は、従来の遅延回路を示す図である。図８は、従来の遅延時間を示すタイムチャートである。

入力信号Ｖｉｎがローからハイになる時（ＬｔｏＨ時）、インバータ９１により、ＰＭＯＳトランジスタ（ＰＭＯＳ）９２及びＮＭＯＳトランジスタ（ＮＭＯＳ）９５のゲート電圧がローになり、ＰＭＯＳ９２がオンし、ＮＭＯＳ９５がオフする。すると、ＰＭＯＳ９２によって容量９６が充電されるので、内部電圧Ｖｘが徐々に高くなる。入力信号ＶｉｎがハイになってからＬｔｏＨ時の遅延時間Ｔｘが経過し、内部電圧Ｖｘがバッファ９７の反転閾値電圧Ｖｔｉよりも高くなると、出力信号Ｖｏｕｔがハイになる。

また、入力信号Ｖｉｎがハイからローになる時（ＨｔｏＬ時）、インバータ９１により、ＰＭＯＳトランジスタ（ＰＭＯＳ）９２及びＮＭＯＳトランジスタ（ＮＭＯＳ）９５のゲート電圧がハイになり、ＰＭＯＳ９２がオフし、ＮＭＯＳ９５がオンする。すると、ＰＭＯＳ９２によって容量９６が放電するので、内部電圧Ｖｘが徐々に低くなる。入力信号ＶｉｎがローになってからＨｔｏＬ時の遅延時間Ｔｙが経過し、内部電圧Ｖｘがバッファ９７の反転閾値電圧Ｖｔｉよりも低くなると、出力信号Ｖｏｕｔがローになる（例えば、特許文献１参照）。

特開２００７−０９６６６１号公報（図５）

しかし、従来の技術では、電源電圧ＶＤＤが変化すると、インバータ（図示せず）等で構成されるバッファ９７の反転閾値電圧Ｖｔｉも変化してしまう。すると、ＬｔｏＨ時の遅延時間Ｔｘ及びＨｔｏＬ時の遅延時間Ｔｙも変化してしまう。

また、バッファ９７のＰＭＯＳ（図示せず）及びＮＭＯＳ（図示せず）の製造ばらつきにより、反転閾値電圧Ｖｔｉが電圧（ＶＤＤ／２）にならなくなってしまう危険性がある。すると、ＬｔｏＨ時の遅延時間ＴｘとＨｔｏＬ時の遅延時間Ｔｙとが異なってしまう。

本発明は、上記課題に鑑みてなされ、遅延時間が電源電圧に依存せず、入力信号がローからハイになる時とハイからローになる時との遅延時間が等しい遅延回路を提供する。

本発明は、上記課題を解決するため、入力信号を遅延させて出力する遅延回路において、接地端子に設けられる容量と、前記入力信号に基づいてオンして第一電流源によって前記容量を充電させる充電用スイッチ、及び、前記入力信号に基づいてオンして前記容量を放電させる放電用スイッチを有する第一インバータと、第二電流源及びＮＭＯＳトランジスタを有し、前記充電用スイッチがオンしてから遅延時間が経過することによって前記容量が充電され、前記容量の電圧が前記ＮＭＯＳトランジスタの閾値電圧に基づいた反転閾値電圧よりも高くなると、ローの出力信号を出力する定電流インバータと、を有する第一〜第二内部遅延回路と、前記第一〜第二内部遅延回路の各出力信号に基づき、出力信号を出力する選択回路と、を備え、前記入力信号がハイになって前記遅延時間が経過すると、前記第一内部遅延回路の前記定電流インバータの出力信号がローになり、前記入力信号がローになって前記遅延時間が経過すると、前記第二内部遅延回路の前記定電流インバータの出力信号がローになることを特徴とする遅延回路を提供する。

本発明では、容量の電圧が接地電圧からＮＭＯＳトランジスタの閾値電圧に基づいた反転閾値電圧よりも高い電圧になるまでの時間が遅延時間になるので、遅延時間は接地電圧を基準にして決まる。よって、遅延時間は電源電圧に依存しない。

また、入力信号がハイになると、遅延回路は第一内部遅延回路による遅延時間を使用し、入力信号がローになると、遅延回路は第二内部遅延回路による遅延時間を使用し、これらの第一〜第二内部遅延回路は同一である。よって、入力信号がハイになる時とローになる時との遅延時間は等しくなる。

遅延回路を示す図である。遅延時間を示すタイムチャートである。内部電圧を示すタイムチャートである。遅延回路を示す図である。遅延時間を示すタイムチャートである。内部電圧を示すタイムチャートである。従来の遅延回路を示す図である。従来の遅延時間を示すタイムチャートである。

以下、本発明の実施形態を、図面を参照して説明する。

＜第一実施形態＞まず、遅延回路の構成について説明する。図１は、遅延回路を示す図である。

ここで、内部遅延回路１０と内部遅延回路２０とは、図中異なる符号を持つが、等しい構成になっている。

［要素］遅延回路は、インバータ４０、内部遅延回路１０、内部遅延回路２０及び選択回路３０を備える。内部遅延回路１０は、電流源１１、インバータ１１ａ、容量１７、定電流インバータ１９及びインバータ１８を有する。インバータ１１ａは、ＰＭＯＳトランジスタ（ＰＭＯＳ）１４及びＮＭＯＳトランジスタ（ＮＭＯＳ）１５を有する。定電流インバータ１９は、電流源１３及びＮＭＯＳ１６を有する。選択回路３０は、ラッチ３１を有する。

［要素の接続関係］遅延回路の入力端子と内部遅延回路１０の入力端子とはインバータ４０を介して接続する。遅延回路の入力端子と内部遅延回路２０の入力端子とは接続する。内部遅延回路１０の出力端子と選択回路３０の第一入力端子とは接続する。内部遅延回路２０の出力端子と選択回路３０の第二入力端子とは接続する。選択回路３０の出力端子と遅延回路の出力端子とは接続する。

遅延回路の入力端子は、インバータ４０を介してＰＭＯＳ１４及びＮＭＯＳ１５のゲートに接続され、ＰＭＯＳ２４及びＮＭＯＳ２５のゲートに接続される。ＮＭＯＳ１５は、ソースを接地端子に接続される。ＰＭＯＳ１４は、ソースを電源端子に電流源１１を介して接続される。容量１７は、ＰＭＯＳ１４のドレイン及びＮＭＯＳ１５のドレインの接続点と接地端子との間に設けられる。ＮＭＯＳ１６は、ゲートをＰＭＯＳ１４のドレイン及びＮＭＯＳ１５のドレインの接続点に接続され、ソースを接地端子に接続され、ドレインを電源端子に電流源１３を介して接続される。インバータ１８は、入力端子を電流源１３とＮＭＯＳ１６のドレインとの接続点に接続され、出力端子をラッチ３１のセット端子Ｓに接続される。ここで、内部遅延回路１０と内部遅延回路２０とで、インバータ１８及びインバータ２８の入力端子の接続先が異なり、インバータ１８及びインバータ２８の出力端子の接続先が異なる。インバータ２８は、出力端子をラッチ３１のリセット端子Ｒに接続される。ラッチ３１は、出力端子Ｑを遅延回路の出力端子に接続される。

［要素の機能］入力信号Ｖｉｎがハイになってインバータ４０の出力信号がローになると、ＰＭＯＳ１４はオンして電流源１１によって容量１７を充電させる。入力信号Ｖｉｎがハイになると、ＮＭＯＳ２５はオンして容量２７を放電させる。また、入力信号Ｖｉｎがローになってインバータ４０の出力信号がハイになると、ＮＭＯＳ１５はオンして容量１７を放電させる。入力信号Ｖｉｎがローになると、ＰＭＯＳ２４はオンして電流源２１によって容量２７を充電させる。

ＰＭＯＳ１４がオンしてから遅延時間が経過することによって容量１７が充電され、内部電圧Ｖａが定電流インバータ１９の反転閾値電圧（ＮＭＯＳ１６の閾値電圧Ｖｔｎ）よりも高くなると、定電流インバータ１９はローの出力信号を出力する。この時、インバータ１８はハイの出力信号を出力する。また、内部遅延回路２０でも同様である。

つまり、入力信号Ｖｉｎがハイになってインバータ４０の出力信号がローになって遅延時間が経過すると、定電流インバータ１９の出力信号がローになり、内部電圧Ｖｂがハイになる。また、入力信号Ｖｉｎがローになって遅延時間が経過すると、定電流インバータ２９の出力信号がローになり、内部電圧Ｖｄがハイになる。内部電圧Ｖｂ及び内部電圧Ｖｄに基づき、ラッチ３１は出力信号Ｖｏｕｔを出力する。

次に、遅延回路の動作について説明する。図２は、遅延時間を示すタイムチャートである。

［ｔ１≦ｔ＜ｔ２の時の動作］入力信号Ｖｉｎがハイになると、インバータ４０の出力信号はローになり、ＰＭＯＳ１４がオンし、ＮＭＯＳ１５がオフする。すると、電流源１１が容量１７を充電するので、内部電圧Ｖａが緩やかに高くなる。ここで、内部電圧Ｖａは定電流インバータ１９の反転閾値電圧（ＮＭＯＳ１６の閾値電圧Ｖｔｎ）よりも低いので、ＮＭＯＳ１６はオフし、ＮＭＯＳ１６のドレイン電圧（定電流インバータ１９の出力信号）はハイになり、内部電圧Ｖｂはローになる。

また、ＰＭＯＳ２４がオフし、ＮＭＯＳ２５がオンする。すると、内部電圧Ｖｃは急峻にローになる。よって、ＮＭＯＳ２６がオフし、ＮＭＯＳ２６のドレイン電圧がハイになり、内部電圧Ｖｄはローになる。

［ｔ２≦ｔ＜ｔ３の時の動作］内部電圧Ｖａが定電流インバータ１９の反転閾値電圧（ＮＭＯＳ１６の閾値電圧Ｖｔｎ）よりも高くなると、ＮＭＯＳ１６はオンし、ＮＭＯＳ１６のドレイン電圧（定電流インバータ１９の出力信号）はローになり、内部電圧Ｖｂはハイになる。この時、ラッチ３１では、セット端子Ｓがハイになるので、出力端子Ｑ（出力信号Ｖｏｕｔ）もハイになる。ここで、入力信号Ｖｉｎがハイになってから出力信号Ｖｏｕｔがハイになるまでの間に、遅延時間Ｔａが存在する。この遅延時間Ｔａは、電流源１１と容量１７と定電流インバータ１９の反転閾値電圧（ＮＭＯＳ１６の閾値電圧Ｖｔｎ）とによって決まる。

［ｔ３≦ｔ＜ｔ４の時の動作］入力信号Ｖｉｎがローになると、ＰＭＯＳ２４がオンし、ＮＭＯＳ２５がオフする。すると、電流源２１が容量２７を充電するので、内部電圧Ｖｃが緩やかに高くなる。ここで、内部電圧Ｖｃは定電流インバータ２９の反転閾値電圧（ＮＭＯＳ２６の閾値電圧Ｖｔｎ）よりも低いので、ＮＭＯＳ２６はオフし、ＮＭＯＳ２６のドレイン電圧（定電流インバータ２９の出力信号）はハイになり、内部電圧Ｖｄはローになる。

また、インバータ４０の出力信号はハイになり、ＰＭＯＳ１４がオフし、ＮＭＯＳ１５がオンする。すると、内部電圧Ｖａは急峻にローになる。よって、ＮＭＯＳ１６がオフし、ＮＭＯＳ１６のドレイン電圧がハイになり、内部電圧Ｖｂはローになる。

［ｔ４≦ｔの時の動作］内部電圧Ｖｃが定電流インバータ２９の反転閾値電圧（ＮＭＯＳ２６の閾値電圧Ｖｔｎ）よりも高くなると、ＮＭＯＳ２６はオンし、ＮＭＯＳ２６のドレイン電圧（定電流インバータ２９の出力信号）はローになり、内部電圧Ｖｄはハイになる。この時、ラッチ３１では、リセット端子Ｒがハイになるので、出力端子Ｑ（出力信号Ｖｏｕｔ）はローになる。ここで、入力信号Ｖｉｎがローになってから出力信号Ｖｏｕｔがローになるまでの間に、遅延時間Ｔａが存在する。

ここで、入力電圧Ｖｉｎがハイからローになって直後にローからハイになる時における内部電圧Ｖａについて説明する。図３は、内部電圧を示すタイムチャートである。

［ｔ１１≦ｔ＜ｔ１２の時の動作］入力信号Ｖｉｎがハイになると、前述のように、内部電圧Ｖａは緩やかに高くなる。

［ｔ１２≦ｔ＜ｔ１３の時の動作］入力信号Ｖｉｎがローになると、前述のように、内部電圧Ｖａは急峻にローになる。

［ｔ１３≦ｔ＜ｔ１４の時の動作］入力信号Ｖｉｎがハイになると、前述のように、内部電圧Ｖａが緩やかに高くなる。

［ｔ１４≦ｔの時の動作］内部電圧Ｖａが定電流インバータ１９の反転閾値電圧（ＮＭＯＳ１６の閾値電圧Ｖｔｎ）よりも高くなると、前述のように、出力端子Ｑ（出力信号Ｖｏｕｔ）がハイになる。ここで、入力信号Ｖｉｎがハイになってから出力信号Ｖｏｕｔがハイになるまでの間に、遅延時間Ｔａ（Ｔａ＝ｔ１４−ｔ１３）が存在する。

［効果］このようにすると、容量１７の電圧（内部電圧Ｖａ）が接地電圧ＶＳＳから定電流インバータ１９の反転閾値電圧（ＮＭＯＳ１６の閾値電圧Ｖｔｎ）よりも高い電圧になるまでの時間が遅延時間Ｔａになるので、遅延時間Ｔａは接地電圧ＶＳＳを基準にして決まる。よって、遅延時間Ｔａは電源電圧ＶＤＤに依存しない。また、内部遅延回路２０でも同様である。

また、入力信号Ｖｉｎがハイになると、遅延回路は内部遅延回路１０による遅延時間Ｔａを使用し、入力信号Ｖｉｎがローになると、遅延回路は内部遅延回路２０による遅延時間Ｔａを使用し、これらの内部遅延回路１０及び内部遅延回路２０は同一である。よって、入力信号Ｖｉｎがハイになる時とローになる時との遅延時間は等しくなる。

また、入力信号Ｖｉｎがハイからローになる場合、遅延時間Ｔａが直ちにリセットされる。よって、その後における入力信号Ｖｉｎがローからハイになる時の遅延時間Ｔａが正確である。入力信号Ｖｉｎがローからハイになる場合も同様である。

［補足］なお、選択回路３０はラッチ３１であるが、図示しないが、これに限定されない。選択回路３０は、内部電圧Ｖｂと内部電圧Ｖｄとを選択して出力する回路であれば良い。

＜第二実施形態＞まず、遅延回路の構成について説明する。図４は、遅延回路を示す図である。

［要素］第二実施形態の遅延回路では、第一実施形態と比較すると、電流源１２が追加される。

［要素の接続関係］第二実施形態の遅延回路では、第一実施形態と比較すると、電流源１２はＮＭＯＳ１５のソースと接地端子との間に設けられる。

［要素の機能］入力信号Ｖｉｎがハイになってインバータ４０の出力信号がローになると、ＰＭＯＳ１４はオンして電流源１１によって容量１７を充電させる。入力信号Ｖｉｎがハイになると、ＮＭＯＳ２５はオンして電流源２２によって容量２７を放電させる。また、入力信号Ｖｉｎがローになってインバータ４０の出力信号がハイになると、ＮＭＯＳ１５はオンして電流源１２によって容量１７を放電させる。入力信号Ｖｉｎがローになると、ＰＭＯＳ２４はオンして電流源２１によって容量２７を充電させる。

次に、遅延回路の動作について説明する。図５は、遅延時間を示すタイムチャートである。

［ｔ１≦ｔ＜ｔ３の時の動作］ここで、図２では、入力信号Ｖｉｎがハイになると、ＰＭＯＳ２４がオフし、ＮＭＯＳ２５がオンし、内部電圧Ｖｃは急峻にローになっている。しかし、図５中のＡに示すように、電流源２２の放電により、内部電圧Ｖｃは緩やかに低くなる。

これに伴い、図２では、内部電圧Ｖｄも急峻にローになっているが、図５中のＢに示すように、電流源２２の放電により、内部電圧Ｖｃが電源電圧ＶＤＤから反転閾値電圧Ｖｔｎよりも低い電圧になり、つまり、所定時間が経過することが必要になり、その後、内部電圧Ｖｄが急峻にローになる。

［ｔ３≦ｔの時の動作］ここで、図２では、入力信号Ｖｉｎがローになると、インバータ４０の出力信号はハイになり、ＰＭＯＳ１４がオフし、ＮＭＯＳ１５がオンし、内部電圧Ｖａは急峻にローになっている。しかし、図５中のＣに示すように、電流源１２の放電により、内部電圧Ｖａは緩やかに低くなる。なお、ここでの所定時間は遅延時間として使用されない。

これに伴い、図２では、内部電圧Ｖｂも急峻にローになっているが、図５中のＤに示すように、電流源１２の放電により、内部電圧Ｖａが電源電圧ＶＤＤから反転閾値電圧Ｖｔｎよりも低い電圧になり、つまり、所定時間が経過することが必要になり、その後、内部電圧Ｖｂが急峻にローになる。なお、ここでの所定時間は遅延時間として使用されない。

ここで、入力電圧Ｖｉｎがハイからローになって直後にローからハイになる時における内部電圧Ｖａについて説明する。図６は、内部電圧を示すタイムチャートである。

［ｔ１２≦ｔ＜ｔ１３の時の動作］入力信号Ｖｉｎがローになると、前述のように、内部電圧Ｖａは緩やかに低くなる。

［効果］また、入力信号Ｖｉｎがハイからローになる場合、遅延時間Ｔａが直ちにリセットされないで緩やかにリセットされる。よって、ノイズ等によって入力信号Ｖｉｎがハイからローになり、その後、入力信号Ｖｉｎがハイになる場合、遅延時間Ｔａが０から再カウントされなくなる。入力信号Ｖｉｎがローからハイになる場合も同様である。

１０、２０内部遅延回路
１１、２１電流源
１１ａ、１８、２１ａ、２８インバータ
１３、２３電流源
１４、２４ＰＭＯＳトランジスタ（ＰＭＯＳ）
１５〜１６、２５〜２６ＮＭＯＳトランジスタ（ＮＭＯＳ）
１７、２７容量
１９、２９定電流インバータ
３０選択回路
３１ラッチ
４０インバータ

Claims

入力信号を遅延させて出力する遅延回路において、
接地端子に設けられる容量と、前記入力信号に基づいてオンして第一電流源によって前記容量を充電させる充電用スイッチ、及び、前記入力信号に基づいてオンして前記容量を放電させる放電用スイッチを有する第一インバータと、第二電流源及びＮＭＯＳトランジスタを有し、前記充電用スイッチがオンしてから遅延時間が経過することによって前記容量が充電され、前記容量の電圧が前記ＮＭＯＳトランジスタの閾値電圧に基づいた反転閾値電圧よりも高くなると、ローの出力信号を出力する定電流インバータと、を有する第一〜第二内部遅延回路と、
前記第一〜第二内部遅延回路の各出力信号に基づき、出力信号を出力する選択回路と、
を備え、
前記入力信号がハイになって前記遅延時間が経過すると、前記第一内部遅延回路の前記定電流インバータの出力信号がローになり、前記入力信号がローになって前記遅延時間が経過すると、前記第二内部遅延回路の前記定電流インバータの出力信号がローになることを特徴とする遅延回路。
前記遅延回路は、前記遅延回路の入力端子と前記第一内部遅延回路の入力端子との間に設けられる第二インバータをさらに備え、
前記第一〜第二内部遅延回路は、前記定電流インバータの出力端子に設けられる第三インバータをそれぞれさらに有する、
ことを特徴とする請求項１記載の遅延回路。
前記定電流インバータは、
電源端子と前記定電流インバータの出力端子との間に設けられる前記第二電流源と、
ゲートを前記定電流インバータの入力端子に接続され、ソースを接地端子に接続され、ドレインを前記定電流インバータの出力端子に接続される前記ＮＭＯＳトランジスタと、
を有することを特徴とする請求項１記載の遅延回路。
前記選択回路は、セット端子を前記第一内部遅延回路の出力端子に接続され、リセット端子を前記第二内部遅延回路の出力端子に接続され、出力端子を前記遅延回路の出力端子に接続されるラッチであることを特徴とする請求項１記載の遅延回路。
前記第一インバータは、前記充電用スイッチ及び前記入力信号に基づいてオンして第三電流源によって前記容量を放電させる前記放電用スイッチを有することを特徴とする請求項１記載の遅延回路。