JP2004153689A - レベルシフタ - Google Patents
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Abstract
【解決手段】レベルシフタは、各ソースに電源電圧Vddが印加され、各ドレインが相手方のゲートに接続されたトランジスタMP1,MP2と、各ゲートに信号Vin、VinBが印加され、各ドレインがトランジスタMP1、MP2のドレインに接続され、そのソースが接地されたトランジスタMN1、MN2を有する第1レベルシフタ1と、各ソースが接地され、各ドレインが相手方のゲートに接続されたトランジスタMN3、MN4と、各ソースに電源電圧Vddが印加され、各ゲートに信号Vin、VinBが印加され、各ドレインがトランジスタMN3、MN4のドレインに接続されたトランジスタMP3、MP4MP6とを有する第2レベルシフタ2とを備え、トランジスタMP1、MN3のドレイン同士を接続し、トランジスタMP2、MN4のドレイン同士を接続して構成される。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、入力された信号のレベルを変換して出力するレベルシフタに関し、特に、入力された高レベルの信号を低レベルの信号にレベル変換するレベルシフタに関する。
【0002】
【従来の技術】
近年、コンピュータのマザーボートに、ASIC、マイクロプロセッサ、メモリ、周辺回路等のデバイスが多数搭載されて、所望の機能を満たすよう設計されるマイクロコンピュータが増加している。特に、ASICやマイクロプロセッサでは、消費電力の低減及び高周波数での動作を要求されるため、内部で使用されている電源電圧の振幅が小さくなるように設計されている。例えば、内部電源電圧が2.5Vであり、この電圧は将来的に1.8V、1.5V、1.2Vと低下して行く傾向がある。
【0003】
これに対して、JEDECシステムインターフェース規格等により、各デバイス間でのデータの入出力は3.3Vで行なわれ、周辺回路等のデバイスは、3.3Vで動作するものが多い。このため、周辺回路と、ASICやマイクロプロセッサとは、異なる電圧で動作する状況が多くなってきている。したがって、ASICやマイクロプロセッサは、内部と外部との電圧差をレベルシフトするために入出力バッファを備えている。
【0004】
このような、入出力バッファには、第1の従来技術として図3に示すように、インバータを複数個直列に接続してレベルシフトを行なうものが一般的に知られている(例えば、特許文献1参照)。
【0005】
図3に示される、高い電圧を低い電圧にレベルシフトするこのレベルシフト回路は、VDD(1.2V)とGNDとの間に接続されると共に、ゲートが入力端子に共通に接続された3.3V耐圧のP型MOSトランジスタとN型MOSトランジスタとにより構成される第1のインバータ回路と、P型MOSトランジスタとN型トランジスタのドレインにゲートが共通に接続されると共に、VDD(1.2V)とGNDとの間に接続された1.2V耐圧のP型MOSトランジスタとN型MOSトランジスタとにより構成される第2のインバータ回路によって構成され、レベルシフト回路としての出力は、第2のインバータ回路を構成するトランジスタのドレインから取り出されている。
【0006】
このような構成により、第1のインバータで3.3V振幅の入力信号を1.2V振幅の反転信号として出力し、第2のインバータで反転信号を更に反転して入力信号と同相の信号として出力することを可能としている。
【0007】
また、別のレベルシフト回路として、第2の従来技術として図6に示すように、CMOSインバータINV11と電流ミラーフリップフロップラッチ回路MP13、14、MN13、14とを備えたものもある(例えば、特許文献2参照)。
【0008】
【特許文献1】
特開平3−125515号公報
【特許文献2】
特開平11−239051号公報
【0009】
【発明が解決しようとする課題】
しかしながら、このような2つのインバータによってレベルシフタ回路を構成した場合、図4(a)〜(f)に示すように、第1のインバータのP型MOSトランジスタのソース電圧が低くなって行くに従って、入力信号Vinに対して出力信号Voutのデューティ比が変化する。
【0010】
以下、N型MOSトランジスタのしきい値電圧はVtn=0.5V、P型MOSトランジスタのしきい値電圧はVtp=0.5V、入力信号Vinの振幅は3.3V、Vddは1.2Vとして第1のインバータの動作について説明する。
【0011】
第1のインバータの入出力の電圧波形は、図5に示すように、入力電圧Vinが0Vから3.3Vに向かって変化する場合、N型MOSトランジスタのしきい値が0.5Vのため、Vinが0.5Vになった時点でN型MOSトランジスタMN11がオンし、第1のインバータの出力信号Vmidは1.2Vから0Vに向けて変化する。これに対し、Vinが3.3Vから0Vに向かって変化する場合には、3.3Vの電圧が0.7V(P型MOSトランジスタのしきい値が0.5Vで、ソースがVdd=1.2Vに接続されている為、1.2V−0.5V=0.7V)になった時点でP型MOSトランジスタMP11がオンし、第1のインバータの出力信号Vmidは、0Vから1.2Vに向けて変化をする。このように、P型MOSトランジスタのソースにはVdd=1.2Vしか供給されていない為、Vinが0Vから立ち上がる際のNチャネルトランジスタがオンするまでにかかる時間T1とVinが3.3Vから立ち下がる際のPチャネルトランジスタのオンするまでにかかる時間T2とが異なる。したがって、第1のインバータの出力信号Vmidのデューティ比が入力信号Vinのデューティ比と異なるという問題が生じる。
【0012】
第2の従来技術においては、Vinが3.3Vから立ち下がる場合、インバータINV11がVinを反転して伝達することによりN型MOSトランジスタMN14がオンし、出力信号Voutの電圧が0Vになるが、Vinが0Vから立ち上がる場合、N型MOSトランジスタMN13がオンし、P型MOSトランジスタ14のゲートの電荷を引き抜くことによって出力信号Voutの電圧が1.2Vになる。上述のとおり、出力信号Voutは、いずれかのN型MOSトランジスタMN13、14のゲート電圧が3.3Vになることによって決定するが、出力電圧Voutが0Vになる場合は、N型MOSトランジスタMN14がオンになるだけ、すなわちゲート一段分で出力が変化するのに対し、出力電圧Voutが1.2Vになる場合は、N型MOSトランジスタMN13がオンした後にP型MOSトランジスタMP14がオンするため、ゲート二段分で出力が変化する。したがって、出力電圧Voutが立ち上がる場合と、立ち下がる場合とでタイミングが異なり、第1の従来技術と同様に出力電圧Voutのデューティ比が入力信号と異なるという問題が生じる。なお、インバータINV11は3.3V振幅で動作するため実質的な遅延は無いものとする。
【0013】
このような第1及び第2の従来技術の問題は、信号が高周波になればなるほどまた、入力信号と出力信号の振幅差が大きければ大きいほど顕著になる。
【0014】
したがって、本発明は、入力信号と出力信号の振幅差が大きくともデューティ比の変化が小さく、入力信号が高周波になっても安定した出力信号を供給することができるレベルシフト回路を提供することを目的とする。
【0015】
【課題を解決するための手段】
本発明のレベルシフタは、第1の電源ラインと出力ノードとの間に接続された第1のトランジスタと、前記出力ノードと第2の電源ラインとの間に接続された第2のトランジスタと、前記第1の電源ラインと前記出力ノードとの間に接続された第3のトランジスタと、前記出力ノードと前記第2の電源ラインとの間に接続された第4のトランジスタと、入力信号が第1のレベルの時に前記第2のトランジスタを導通させると共に前記第4のトランジスタを導通させ、前記入力信号が第2のレベルの時に前記第3のトランジスタを導通させると共に前記第1のトランジスタを導通させる制御回路とを備え、前記第1のトランジスタのゲート耐圧は前記第3のトランジスタのゲート耐圧よりも小さく、前記第4のトランジスタのゲート耐圧は前記第2のトランジスタのゲート耐圧よりも小さいことを特徴とする。
【0016】
本発明の第2のレベルシフタは、第1の電源ラインと第1のノードとの間に接続されゲートに入力信号を受ける第1のゲート耐圧を有する一導電型の第1のトランジスタと、第2の電源ラインと第2のノードとの間に接続されゲートが前記第1のノードに接続された前記第1のゲート耐圧よりも小さい第2のゲート耐圧を有する第二導電型の第2のトランジスタと、前記第2のノードと前記第1の電源ラインとの間に接続されゲートに前記入力信号の反転入力信号を受ける前記第1のゲート耐圧を有する前記一導電型の第3のトランジスタと、前記第2の電源ラインと第3のノードとの間に接続されゲートに前記入力信号を受ける前記第1の耐圧を有する前記第二導電型の第4のトランジスタと、前記第2の電源ラインと前記第2のノードとの間に接続されゲートに前記反転入力信号を受ける前記第2のゲート耐圧を有する前記第二導電型の第5のトランジスタと、前記第2のノードと前記第1の電源ラインとの間に接続されゲートが前記第3のノードに接続された前記第2のゲート耐圧を有する前記一導電型の第6のトランジスタとを備えることを特徴とする。
【0017】
本発明の第3のレベルシフタは、第1の電源ラインと第1のノードとの間に接続され制御端子が第2のノードに接続された一導電型の第1のトランジスタと、前記第1の電源ラインと前記第2のノードとの間に接続され制御端子が前記第1のノードに接続された前記一導電型の第2のトランジスタと、前記第1のノードと第2の電源ラインとの間に接続され制御端子に入力信号を受ける第二導電型の第3のトランジスタと、前記第2のノードと前記第2の電源ラインとの間に接続され制御端子に前記入力信号の反転入力信号を受ける前記第二導電型の第4のトランジスタと、前記第1の電源ラインと前記第2のノードとの間に接続され制御端子に前記反転入力信号を受ける前記一導電型の第5のトランジスタと、前記第2のノードと前記第2の電源ラインとの間に接続され制御端子が第3のノードに接続された前記第二導電型の第6のトランジスタと、前記第1の電源ラインと前記第3のノードとの間に接続され制御端子に前記入力信号を受ける前記一導電型の第7のトランジスタと、前記第3のノードと前記第2の電源ラインとの間に接続され制御端子が前記第2のノードに接続された第二導電型の第8のトランジスタとを備え、前記第1、第2、第6、第8のトランジスタは、前記入力信号のレベルに応答して飽和領域で動作し、前記第3、第4、第5、第7のトランジスタは、前記入力信号のレベルにかかわらず非飽和領域で動作することを特徴とする。
【0018】
上述のような構成により、出力信号の立ち上がり及び立ち下がりが入力信号の変化から同一のタイミングで起るため、出力信号のデューティ比が変化しない。
【0019】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
【0020】
【実施例】
本発明の実施例について、図1を参照しながら説明する。
【0021】
ここでは、3.3Vの入力信号Vinを1.2Vの出力信号Voutにレベルシフトする場合のレベルシフタについて説明する。
【0022】
まず本発明のレベルシフタ回路は、第1のレベルシフト回路1と、第2のレベルシフト回路2から構成されている。
【0023】
第1のレベルシフト回路1は、P型MOSトランジスタMP1及びMP2と、N型MOSトランジスタNM1及びMN2とから構成される。P型MOSトランジスタMP1は、1.2Vのゲート耐圧を有するトランジスタにより構成され、ソースがVdd(1.2V)に接続されている。P型MOSトランジスタMP2は、P型MOSトランジスタMP1と同様に1.2Vのゲート耐圧を有するトランジスタにより構成され、ソースがVdd(1.2V)に、ドレインがP型MOSトランジスタMP1のゲートに、ゲートがP型MOSトランジスタMP1のドレインにそれぞれ接続されている。N型MOSトランジスタMN1は、3.3Vのゲート耐圧を有するトランジスタにより構成され、ソースがGNDに、ドレインがP型MOSトランジスタMP1のドレインに接続され、ゲートは入力信号Vinを受ける。N型MOSトランジスタMN2は、N型MOSトランジスタMN1と同様に3.3Vのゲート耐圧を有するトランジスタにより構成され、ソースがGNDに、ドレインがP型MOSトランジスタMP2のドレインに接続され、ゲートに入力信号Vinの反転信号VinBを受ける。
【0024】
第2のレベルシフト回路は、P型MOSトランジスタMP3及びMP4と、N型MOSトランジスタMN3及びMN4とから構成される。
【0025】
P型MOSトランジスタMP3は、3.3Vのゲート耐圧を有するトランジスタにより構成され、ソースがVdd(1.2V)に接続され、ゲートに入力信号Vinを受ける。P型MOSトランジスタMP4は、P型MOSトランジスタMP3と同様に、3.3Vのゲート耐圧を有するトランジスタにより構成され、ソースがVdd(1.2V)に接続され、ゲートに反転信号VinBを受ける。N型MOSトランジスタMN3は、1.2Vのゲート耐圧を有するトランジスタにより構成され、ソースがGNDに、ドレインがP型MOSトランジスタMP3のドレインに、ゲートがP型MOSトランジスタMP4のドレインに接続されている。N型MOSトランジスタMN4は、N型MOSトランジスタMN3と同様に、1.2Vのゲート耐圧を有するトランジスタにより構成され、ソースがGNDに、ドレインがP型MOSトランジスタMP4のドレインに、ゲートがP型MOSトランジスタMP3のドレインに接続されている。
【0026】
なお、第1のレベルシフト回路を構成するP型MOSトランジスタMP1とN型MOSトランジスタMN1との接続点は、第2のレベルシフト回路を構成するP型MOSトランジスタMP3とN型MOSトランジスタMN3との接続点と接続され、入力信号に対する負論理の出力信号(振幅1.2V)を取り出すことができる(負論理出力ノード)。同様に、第1のレベルシフト回路を構成するP型MOSトランジスタMP2とN型MOSトランジスタMN2との接続点は、第2のレベルシフト回路を構成するP型MOSトランジスタMP4とN型MOSトランジスタMN4との接続点と接続され、入力信号に対する正論理の出力信号(振幅1.2V)Voutを取り出すことができる(正論理出力ノード)。
【0027】
次に、本発明のレベルシフト回路の動作について、入力信号Vinが3.3Vから0Vに変化する場合と、0Vから3.3Vに変化する場合とに分けて説明する。ここで、反転入力信号VinBを生成しているインバータINV1は、飽和領域で動作するように設計されているため、その遅延時間については無視できるものとして説明する。
【0028】
入力信号Vinが3.3Vから0Vに変化する場合、すなわち、立ち下がる場合、第1のレベルシフト回路1内において、N型MOSトランジスタMN1は、入力信号Vinが0Vに変化することによってオフ状態、N型MOSトランジスタMN2は、反転信号VinBが3.3Vに変化するためオン状態となる。N型MOSトランジスタMN2がオンしたことにより、出力端子の電位及びP型MOSトランジスタMP1のゲートの電位が低下するため、P型MOSトランジスタMP1はオン状態となり、P型MOSトランジスタMP2のゲートの電位が上昇し、P型MOSトランジスタMP2はオフ状態となる。その結果、負論理出力ノードの電位は、P型MOSトランジスタMP1により上昇し、正論理出力ノードの電位は、N型MOSトランジスタMN2により下降する。この時、正論理出力ノード(出力端子)の電荷はN型MOSトランジスタMN2によって引き抜かれているが、3.3V耐圧のトランジスタのソース・ドレイン間に1.2Vの電圧しかかかっていないため、N型MOSトランジスタMN2は非飽和領域で動作をすることになる。そのため、N型MOSトランジスタの電流引き抜き能力(ソース・ドレイン間電流)は、飽和領域で動作する場合に比較して低下し、出力端子を0Vにするために時間がかかる。
【0029】
第1のレベルシフト回路1と同様に、第2のレベルシフト回路2内では、入力信号Vinが立ち下がったことに応答してP型MOSトランジスタMP3がオン状態、反転信号VinBに応答してP型MOSトランジスタMP4がオフ状態となる。P型MOSトランジスタMP3がオンしたことにより、N型MOSトランジスタMN4のゲート電位が上昇してオン状態となり、P型MOSトランジスタMP4がオフしたことによりP型MOSトランジスタMP4はオフ状態となる。その結果、負論理出力ノードの電位は、P型MOSトランジスタMP3により上昇し、正論理出力ノードの電位は、N型MOSトランジスタMN4により下降する。この時、N型MOSトランジスタMN4はP型MOSトランジスタMP3によりオン状態にされるため、N型MOSトランジスタMN2に比べてゲート一段分動作が遅れるが、N型MOSトランジスタは1.2V耐圧のトランジスタで構成されているため、飽和領域で動作し高速に出力端子の電位を低下させることができる。
【0030】
このように、N型MOSトランジスタMN2が最初にオン状態となり出力端子の電荷を引きぬくと共にN型MOSトランジスタMN4がゲート一段分遅れてオン状態となり出力端子の電荷を引きぬくため、入力信号がOVに変化したことに応答して出力信号が変化し始めるまでの時間を3.3V耐圧の非飽和領域で動作するN型MOSトランジスタMN2で決定することができると共に、出力信号Voutが1.2Vから0Vに変化する期間を1.2V耐圧の飽和領域で動作するN型MOSトランジスタMN4で短くすることができる。
【0031】
次に、入力信号Vinが0Vから3.3Vに変化する場合、すなわち、立ち上がる場合、第2のレベルシフト回路内では、P型MOSトランジスタMP3は、入力信号Vinが3.3Vのためオフ状態となり、P型MOSトランジスタMP4は、反転入力信号Vinbが0Vのためオン状態となる。P型MOSトランジスタMP4がオン状態のため、出力端子及びゲートの電位が上昇しN型MOSトランジスタMN3はオン状態、P型MOSトランジスタMP3がオフ状態のため、ゲートの電位が低下しN型MOSトランジスタMN4はオフ状態となる。その結果、正論理出力ノードの電位は、P型MOSトランジスタMP4により上昇し、負論理出力ノードの電位は、N型MOSトランジスタMN3により下降する。
【0032】
この時、正論理出力ノード(出力端子)は、P型MOSトランジスタMP4によって充電されているが、3.3V耐圧のトランジスタのソース・ドレイン間に1.2Vの電圧しかかかっていないため、P型MOSトランジスタMP4は非飽和領域で動作することになる。そのため、P型MOSトランジスタMP4の電流供給能力は、飽和領域で動作する場合に比較して低下しており、出力端子の電位を1.2Vまで上昇させるのに時間がかかる。
【0033】
第1のレベルシフト回路1内において、N型MOSトランジスタMN1は、入力信号Vinが3.3Vのためオン状態、N型MOSトランジスタMN2は、反転入力信号VinBが0Vのためオフ状態となる。N型MOSトランジスタMN1がオン状態となりP型MOSトランジスタMP2のゲートの電位が低下するためP型MOSトランジスタMP2はオン状態となり、N型MOSトランジスタMN2がオフ状態となりP型MOSトランジスタMP2がオン状態のためP型MOSトランジスタMP1はオフ状態となる。その結果、正論理出力ノードの電位は、P型MOSトランジスタMP2により上昇し、負論理出力ノードの電位は、N型MOSトランジスタMN1により下降する。この時、P型MOSトランジスタMP2はN型MOSトランジスタMN1によりオン状態にされるため、P型MOSトランジスタMP4に比べてゲート一段分(N型MOSトランジスタMN1の分)動作が遅れるが、P型MOSトランジスタMP2は1.2V耐圧のトランジスタで構成されているため、飽和領域で動作し高速に出力端子の電荷を引き抜くことができる。
【0034】
このように、P型MOSトランジスタMP4が最初にオン状態となり出力端子を充電し始めると共にP型MOSトランジスタMP2がゲート一段分遅れてオン状態となり出力端子の電荷を引きぬくため、入力信号が3.3Vに変化したことに応答して出力信号が変化し始めるまでの時間を3.3V耐圧の非飽和領域で動作するP型MOSトランジスタMP4で決定することができると共に、出力信号Voutが0Vから3.3Vに変化する期間を1.2V耐圧の飽和領域で動作するP型MOSトランジスタMP2で短くすることができる。
【0035】
このように、出力端子Voutの電位が0Vおよび1.2Vに変化するいずれの場合も、非飽和領域で動作するゲート耐圧の高いトランジスタにより電位の変化を開始させ、続いて飽和領域で動作するゲート耐圧の低いトランジスタにより高速に電位を変化させることによって、殆どデューティ比を変化させること無く高い電圧から低い電圧へのレベルシフトを行うことができる。なお、正論理出力ノード側(出力端子側)の電位変化について説明をしたが、負論理出力ノード側(反転出力端子側)でも同様の動作原理により、逆の電位変化が起っている。
【0036】
本発明を適用したレベルシフト回路のシミュレーション結果を、図2(a)〜(f)に示す。入力信号を3.3V振幅、出力信号を1.3Vから0.8V振幅まで0.1V刻みで変化させたものについてシミュレーションを行なったが、入力信号の半分以下の電圧である1.3Vにレベルシフトしてもデューティ比は変化せず、さらに0.8Vに低下させてもデューティが変化しないことがわかる。
【0037】
なお、上記実施例では、3.3V耐圧のトランジスタにより構成されたインバータINV1がレベルシフト回路1及び2に含まれるように図示したが、ASICやマイクロプロセッサ等が2電源の場合には含めても良いが、単一電源の場合には、外部から入力信号と、反転信号とを供給する構成が良い。
【0038】
また、上記実施例では、3.3V耐圧のN型MOSトランジスタMN2及びP型MOSトランジスタMP4が出力端子の電位変化の開始点を決めているが、充放電の期間は1.2V耐圧のP型MOSトランジスタMP2及び1.2V耐圧のN型MOSトランジスタMN4の電流供給能力によって決定される。したがって、P型MOSトランジスタMP2の電流供給能力をP型MOSトランジスタMP1よりも大きく、N型MOSトランジスタMN4の電流供給能力をN型MOSトランジスタMN3よりも大きくすることが好ましい。さらに、これら1.2V耐圧のP型MOSトランジスタMP2及びN型MOSトランジスタMN4を早くオン状態にするために、3.3V耐圧のN型MOSトランジスタMN1の電流供給能力をN型MOSトランジスタMN2よりも大きく、3.3V耐圧のP型MOSトランジスタMP3の電流供給能力をP型MOSトランジスタMP4よりも大きくすることが好ましい。
【0039】
また、上記実施例では、3.3V振幅の入力信号を1.2V振幅の出力信号にレベルシフトするレベルシフト回路について説明したが、大きい振幅の入力信号を小さい振幅の出力信号に変換するものであれば、入力信号と出力信号の振幅とを適宜設定することができる。
【0040】
【発明の効果】
以上説明したように、第1のレベルシフタ及び第2のレベルシフタの正論理出力ノード及び負論理出力ノードを接続することにより、入力信号に対して出力信号が立ち上がる場合及び立ち下がる場合のタイミングが変わらず、入力信号に対して出力信号のデューティ比が変化しない。したがって、入力信号と出力信号の振幅レベルの差が大きくなった場合にもデューティ比の変化しないレベルシフト回路を提供することができる。
【図面の簡単な説明】
【図1】この発明の実施例であるレベルシフタの構成を示す回路図。
【図2】入力信号と出力信号の波形を示す図。
【図3】第1の従来のレベルシフタを示す回路図。
【図4】第1の従来のレベルシフタ回路の入力信号と出力信号の波形を示す図。
【図5】第1の従来のレベルシフタの一段目のインバータの入力と出力の関係を示す図。
【図6】第2の従来のレベルシフタを示す回路図
【符号の説明】
1 第1レベルシフタ
2 第2レベルシフタ
MP1、2 1.2V耐圧P型MOSトランジスタ
MN1、2 3.3V耐圧N型MOSトランジスタ
MP3,4 3.3V耐圧P型MOSトランジスタ
MN3.4 1.2V耐圧N型MOSトランジスタ
Claims (15)
- 第1の電源ラインと出力ノードとの間に接続された第1のトランジスタと、
前記出力ノードと第2の電源ラインとの間に接続された第2のトランジスタと、
前記第1の電源ラインと前記出力ノードとの間に接続された第3のトランジスタと、
前記出力ノードと前記第2の電源ラインとの間に接続された第4のトランジスタと、
入力信号が第1のレベルの時に前記第2のトランジスタを導通させると共に前記第4のトランジスタを導通させ、前記入力信号が第2のレベルの時に前記第3のトランジスタを導通させると共に前記第1のトランジスタを導通させる制御回路とを備え、
前記第1のトランジスタのゲート耐圧は前記第3のトランジスタのゲート耐圧よりも小さく、前記第4のトランジスタのゲート耐圧は前記第2のトランジスタのゲート耐圧よりも小さいことを特徴とするレベルシフタ。 - 前記制御回路は、前記第1の電源ラインと第1のノードとの間に接続されゲートが前記出力ノードに接続された第5のトランジスタと、前記第1のノードと前記第2の電源ラインとの間に接続されゲートに前記入力信号を受ける第6のトランジスタと、前記第1の電源ライン及び第2のノードとの間に接続されゲートに前記入力信号を受ける第7のトランジスタと、前記第2のノードと前記第2の電源ラインとの間に接続されゲートが前記出力ノードに接続された第8のトランジスタとを備えることを特徴とする請求項1記載のレベルシフタ。
- 前記制御回路は、前記入力信号の極性を反転した反転入力信号を生成して前記第2のトランジスタ及び前記第3のトランジスタのゲートに供給する反転回路を更に備えることを特徴とする請求項2記載のレベルシフタ。
- 前記第1、第4、第5、第8のトランジスタは第1のゲート耐圧を有し、前記第2、第3、第6、第7のトランジスタは第2のゲート耐圧を有することを特徴とする請求項2記載のレベルシフタ。
- 前記第2、第3のトランジスタは非飽和領域で動作することを特徴とする請求項1記載のレベルシフタ。
- 前記制御回路は、前記入力信号が前記第1のレベルの時には前記第1のトランジスタを導通させる前に前記第3のトランジスタを導通させ、前記入力信号が前記第2のレベルの時には前記第4のトランジスタを導通させる前に前記第2のトランジスタを導通させることを特徴とする請求項1記載のレベルシフタ。
- 前記第1のトランジスタの電流供給能力は前記第3のトランジスタの電流供給能力よりも大きく、前記第4のトランジスタの電流供給能力は前記第2のトランジスタの電流供給能力よりも大きいことを特徴とする請求項1記載のレベルシフタ。
- 前記第1のトランジスタのゲート耐圧及び前記第4のトランジスタのゲート耐圧は、前記出力ノードに出力される出力信号の電圧振幅と同じであることを特徴とする請求項1記載のレベルシフタ。
- 前記2のトランジスタのゲート耐圧及び前記第3のトランジスタのゲート耐圧は、前記入力信号の電圧振幅と同じであることを特徴とする請求項1記載のレベルシフタ。
- 前記第1のノードと前記第2のノードとは電気的に接続されていることを特徴とする請求項2記載のレベルシフト回路。
- 前記第1のトランジスタ及び前記第4のトランジスタは、飽和領域で動作する高速且つ高い電流供給能力をもつトランジスタにより構成され、前記第2のトランジスタ及び前記第3のトランジスタは、非飽和領域で動作する低速且つ低い電流供給能力をもつトランジスタにより構成されていることを特徴とする請求項1記載のレベルシフタ。
- 第1の電源ラインと第1のノードとの間に接続されゲートに入力信号を受ける第1のゲート耐圧を有する一導電型の第1のトランジスタと、
第2の電源ラインと第2のノードとの間に接続されゲートが前記第1のノードに接続された前記第1のゲート耐圧よりも小さい第2のゲート耐圧を有する第二導電型の第2のトランジスタと、
前記第2のノードと前記第1の電源ラインとの間に接続されゲートに前記入力信号の反転入力信号を受ける前記第1のゲート耐圧を有する前記一導電型の第3のトランジスタと、
前記第2の電源ラインと第3のノードとの間に接続されゲートに前記入力信号を受ける前記第1の耐圧を有する前記第二導電型の第4のトランジスタと、
前記第2の電源ラインと前記第2のノードとの間に接続されゲートに前記反転入力信号を受ける前記第2のゲート耐圧を有する前記第二導電型の第5のトランジスタと、
前記第2のノードと前記第1の電源ラインとの間に接続されゲートが前記第3のノードに接続された前記第2のゲート耐圧を有する前記一導電型の第6のトランジスタとを備えることを特徴とするレベルシフタ。 - 前記第1のノードと前記第2の電源ラインとの間に接続されゲートが前記第2のノードに接続された前記第2のゲート耐圧を有する前記第二導電型の第7のトランジスタと、
前記第3のノードと前記第1の電源ラインとの間に接続されゲートが前記第2のノードに接続された前記第2のゲート耐圧を有する前記一導電型の第8のトランジスタとを備えることを特徴とする請求項12記載のレベルシフタ。 - 前記第1のノードと前記第3のノードとは電気的に接続されていることを特徴とする請求項13記載のレベルシフタ。
- 第1の電源ラインと第1のノードとの間に接続され制御端子が第2のノードに接続された一導電型の第1のトランジスタと、
前記第1の電源ラインと前記第2のノードとの間に接続され制御端子が前記第1のノードに接続された前記一導電型の第2のトランジスタと、
前記第1のノードと第2の電源ラインとの間に接続され制御端子に入力信号を受ける第二導電型の第3のトランジスタと、
前記第2のノードと前記第2の電源ラインとの間に接続され制御端子に前記入力信号の反転入力信号を受ける前記第二導電型の第4のトランジスタと、
前記第1の電源ラインと前記第2のノードとの間に接続され制御端子に前記反転入力信号を受ける前記一導電型の第5のトランジスタと、
前記第2のノードと前記第2の電源ラインとの間に接続され制御端子が第3のノードに接続された前記第二導電型の第6のトランジスタと、
前記第1の電源ラインと前記第3のノードとの間に接続され制御端子に前記入力信号を受ける前記一導電型の第7のトランジスタと、
前記第3のノードと前記第2の電源ラインとの間に接続され制御端子が前記第2のノードに接続された第二導電型の第8のトランジスタとを備え、
前記第1、第2、第6、第8のトランジスタは、前記入力信号のレベルに応答して飽和領域で動作し、前記第3、第4、第5、第7のトランジスタは、前記入力信号のレベルにかかわらず非飽和領域で動作することを特徴とするレベルシフタ。
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