KR101314808B1 - 안정적인 클록 신호를 생성할 수 있는 오실레이터 - Google Patents

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Abstract

여기에 개시된 오실레이터는 소정의 기준 전압을 발생하는 기준 전압 발생부, 그리고 상보적으로 천이되는 제 1 및 제 2 입력 신호 및 상기 기준 전압에 응답해서 상보적인 제 1 및 제 2 클록 신호를 발생하는 논리 조합 회로를 포함하고, 상기 제 1 및 제 2 입력 신호 중, 로우-하이로 천이되는 입력 신호는 하이-로우로 천이되는 입력 신호보다 먼저 상기 논리 조합 회로에 제공된다.

Description

안정적인 클록 신호를 생성할 수 있는 오실레이터{OSCILLATOR CAPABLE OF GENERATING STEADY CLOCK SIGNAL}
본 발명은 오실레이터에 관한 것으로, 좀더 구체적으로는 안정적인 클록 신호를 생성할 수 있는 오실레이터에 관한 것이다.
일반적으로, 오실레이터는 펄스 신호를 필요로 하는 다양한 종류의 반도체 장치들에서 사용된다. 오실레이터를 사용하는 장치들 중 대표적인 예로서 반도체 메모리 장치가 있다. 예를 들어, 반도체 메모리 장치에서 오실레이터는 펌프나 타이머의 기준 클럭을 생성하는데 사용된다.
일반적인 오실레이터는 내부의 커패시터의 충/방전에 따라서 결정된 전압 및 기준전압의 비교 결과에 따라서 클록 신호를 생성한다. 오실레이터에서 발생된 클록 신호는 전원전압의 변화에 영향을 받는다. 예를들어, 오실레이터는 내부의 커패시터의 충/방전에 따라서 결정된 전압 및 기준전압의 비교를 위해 비교기(또는, 차동 증폭 회로)를 포함한다. 비교기는 인에이블 신호를 인가받아 활성화되며, 활성화된 비교기는 커패시터의 충/방전에 따라서 결정된 전압 및 기준전압을 비교한다. 비교기는 전원 전압의 레벨이 낮을수록 출력의 로우-하이 천이가 느려지는 특성을 갖는다.
오실레이터의 비교기 출력의 로우-하이 천이가 느려질 경우, 정상적인 클록 신호가 생성되지 않을 수 있다. 즉, 오실레이터는 전원 전압이 낮아질 경우, 정상적인 클록 신호를 생성하지 못할 수 있다. 오실레이터의 비교기 출력의 로우-하이 천이가 느려질 경우, 정상적인 클록 신호가 생성되지 않을 수 있다. 즉, 오실레이터는 전원 전압이 낮아질 경우, 정상적인 클록 신호를 생성하지 못할 수 있다. 최근 반도체 장치들은 저전력을 지향하므로, 오실레이터의 클록 신호 발생이 문제가 될 수 있다.
도 1은 일반적인 비교기의 회로도이다. 도 1을 참조하면, 일반적인 비교기(10)는 복수의 PMOS 트랜지스터들(MP1,MP2,MP3) 및 복수의 NMOS 트랜지스터들(MN1,MN2,MN3)을 포함한다. 전원 전압(Vcc)의 레벨이 낮을수록 출력의 로우-하이 천이가 느려지는 비교기(10)의 동작을 설명하면 다음과 같다.
PMOS 트랜지스터(MP1) 및 NMOS 트랜지스터(MN1)는 인에이블바 신호(/En) 및 인에이블 신호(En)를 인가받아 비교기(10)를 활성화시킨다.
활성화된 비교기(10)는 NMOS 트랜지스터(MN2) 및 NMOS 트랜지스터(MN3)을 통해 인가받는 두 개의 전압(V1,V2)을 비교하고, 비교 결과를 출력한다.
전압(V1)이 전압(V2)보다 크면 비교기(10)는 하이(H) 레벨 신호를, 그리고 전압(V1)이 전압(V2)보다 작으면 비교기(10)는 로우(L) 레벨 신호를 출력한다. 비교기(10)의 출력은 내부 PMOS 트랜지스터(MP3)의 전류 구동 능력에 따라서 결정된다. 이때, PMOS 트랜지스터(MP3)는 노드(a)의 전위에 따라서 전류 구동 능력이 달 라진다. 노드(a)가 접지 레벨일 경우, NMOS 트랜지스터(MN2)의 소스는 턴온된 NMOS 트랜지스터(MN1)에 의해 접지 전압에 연결되어 있으므로, NMOS 트랜지스터(MN2)의 드레인-소스의 전위차는 없게 된다. 따라서, NMOS 트랜지스터(MN2)를 통해 전류는 흐르지 않는다. 이러한 이유로, 일반적으로 비교기(10)의 노드(a)는 접지 레벨이 되지 않으며, PMOS 트랜지스터들(MP2,MP3)을 턴 온 시킬 수 있는 레벨로 설정된다.
비교기(10)가 비 활성화될 경우, 출력단(OUT)은 로우(L) 레벨로 초기화된다고 가정한다. 비교기(10)가 활성화되고, 전압(V1)이 전압(V2)보다 크면 비교기(10)의 출력은 로우-하이로 천이한다. 이때, 전원 전압(Vcc)이 낮아지면, PMOS 트랜지스터(MP3)의 소스-게이트의 전위차는 낮아진다. 따라서, PMOS 트랜지스터(MP3)의 전류 구동능력은 낮아진다. PMOS 트랜지스터(MP3)의 전류 구동능력이 낮아지므로, 비교기(10)의 출력의 로우-하이 천이시간은 길어진다.
일반적인 오실레이터는 전원 전압이 낮아질 경우, 정상적인 클록 신호가 생성되지 않을 수 있는 문제점을 갖는다.
본 발명의 특징에 따른 오실레이터는 소정의 기준 전압을 발생하는 기준 전압 발생부; 그리고 상보적으로 천이되는 제 1 및 제 2 입력 신호 및 상기 기준 전압에 응답해서 상보적인 제 1 및 제 2 클록 신호를 발생하는 논리 조합 회로를 포함하고, 상기 제 1 및 제 2 입력 신호 중, 로우-하이로 천이되는 입력 신호는 하이-로우로 천이되는 입력 신호보다 먼저 상기 논리 조합 회로에 제공된다.
이 실시 예에 있어서, 기준 전압을 발생하는 기준 전압 발생부; 상기 기준 전압 및 제 2 클록신호에 응답해서 하이-로우 또는 로우-하이로 천이되는 제 1 입력 신호를 발생하는 제 1 입력 신호 발생부; 상기 기준 전압 및 제 1 클록 신호에 응답해서 상기 제 1 입력 신호와 상보적으로 천이되는 제 2 입력 신호를 발생하는 제 2 입력 신호 발생부; 그리고 상기 제 1 및 제 2 입력신호를 논리 조합하고, 상기 논리 조합 결과에 따라서 상보적인 상기 제 1 및 제 2 클록 신호를 발생하는 논리 조합회로를 포함하고, 상기 제 1 및 제 2 입력 신호 중, 로우-하이로 천이되는 입력 신호는 하이-로우로 천이되는 입력 신호보다 먼저 상기 논리 조합 회로에 제공된다.
이 실시 예에 있어서, 상기 제 1 입력 신호 발생부는 상기 제 2 클록 신호에 응답하여 제 1 전압을 발생하는 제 1 전압 발생부; 상기 기준 전압 및 상기 제 1 전압을 비교하고, 상기 비교 결과로서 상기 제 1 입력 신호를 출력하는 제 1 비교기; 및 상기 제 2 출력 신호에 응답하여 상기 제 1 비교기의 출력을 풀업 시키는 제 1 풀업 회로를 포함하고, 상기 제 2 입력 신호 발생부는 상기 제 1 출력 신호에 응답하여 제 2 전압을 발생하는 제 2 전압 발생부; 상기 기준 전압 및 상기 제 2 전압을 비교하고, 상기 비교 결과로서 상기 제 2 입력 신호를 출력하는 제 2 비교기; 및 상기 제 1 출력 신호에 응답하여 상기 제 2 비교기의 출력을 풀업 시키는 제 2 풀업 회로를 포함하고, 상기 제 1 및 제 2 비교기 중 출력을 로우-하이로 천이하는 비교기의 출력은 대응되는 풀업 회로에 의해 풀업되며, 상기 풀업된 비교기의 출력이 먼저 상기 논리 조합회로에 제공된다.
이 실시 예에 있어서,상기 제 1 입력 전압 발생부는 상기 제 1 비교기의 출력을 초기화시키는 제 1 초기화 회로를 더 포함하고, 상기 제 2 입력 전압 발생부는 상기 제 2 비교기의 출력을 초기화시키는 제 2 초기화 회로를 더 포함한다.
이 실시 예에 있어서, 상기 제 1 및 제 2 비교기의 출력은 상기 제 1 및 제 2 초기화 회로에 의해 상호 반대 레벨로 초기화된다.
이 실시 예에 있어서, 상기 제 1 및 제 2 비교기의 출력이 상기 제 1 및 제 2 초기화 회로에 의해 초기화될 경우, 상기 제 1 및 제 2 풀업 회로는 전원 전압을 공급받지 않는다.
이 실시 예에 있어서, 상기 제 1 및 제 2 전압 발생부는 각각 대응되는 상기 제 1 및 제 2 전압을 하이 레벨로 초기화시킨다.
이 실시 예에 있어서, 상기 논리 조합 회로의 제 1 및 제 2 클록 신호에 응답해서 상기 제 1 및 제 2 풀업 회로는 상기 제 1 및 제 2 비교기를 교대로 풀업시킨다.
이 실시 예에 있어서, 상기 논리 조합 회로의 제 1 및 제 2 클록 신호에 응답해서 상기 제 1 및 제 2 전압 발생부는 충전 및 방전 동작을 교대로 수행한다.
이 실시 예에 있어서, 상기 제 1 및 제 2 전압 발생부는 각각 충전 또는 방전 동작을 통해 상기 제 1 전압 또는 상기 제 2 전압을 발생한다.
이 실시 예에 있어서, 상기 제 1 및 제 2 비교기 중 상기 충전 동작에 의해 발생된 전압 및 상기 기준 전압을 비교하는 비교기의 출력은 로우-하이로 천이되고, 대응되는 풀업 회로에 의해 풀업된다.
이 실시 예에 있어서, 상기 제 1 및 제 2 비교기 중 상기 방전 동작에 의해 발생된 전압 및 상기 기준 전압을 비교하는 비교기의 출력은 하이-로우로 천이되고, 대응되는 풀업 회로는 차단된다.
이 실시 예에 있어서, 상기 제 1 초기화 회로는 NMOS 트랜지스터, 그리고 상기 제 2 초기화 회로는 PMOS 트랜지스터로 구성된다.
이 실시 예에 있어서, 상기 제 1 및 제 2 풀업 회로는 각각 PMOS 트랜지스터로 구성된다.
이 실시 예에 있어서, 상기 논리 조합 회로는 SR 래치로 구성된다.
본 발명에 따른 오실레이터는 안정적인 클록 신호를 생성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대하여 상세히 설명한다.
도 2는 본 발명의 실시 예에 따른 오실레이터의 회로도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 오실레이터(100)는 기준 전압 발생부(110), 제 1 입력 신호 발생부(120), 제 2 입력 신호 발생부(130), 그리고 논리 조합 회로(140)를 포함한다.
기준 전압 발생부(110)는 기준 전압(Vref)을 발생하고, 발생된 기준 전압(Vref)을 제 1 및 제 2 입력 신호 발생부(120,130)에 제공한다. 제 1 입력 신호 발생부(120)는 기준 전압(Vref) 및 논리 조합 회로(140)에서 발생되는 제 2 출력신호를 제공받고, 제공받은 기준 전압(Vref) 및 제 2 출력신호에 응답해서 하이-로우 또는 로우-하이로 천이되는 제 1 입력 신호를 발생한다. 제 2 입력 신호 발생부(130)는 기준 전압(Vref) 및 논리 조합 회로(140)에서 발생되는 제 1 출력신호를 제공받고, 제공받은 기준 전압(Vref) 및 제 1 출력신호에 응답해서 하이-로우 또는 로우-하이로 천이되는 제 1 입력 신호를 발생한다. 제 1 및 제 2 입력 신호 중, 로우-하이로 천이되는 입력 신호는 하이-로우로 천이되는 입력 신호보다 먼저 논리 조합 회로(140)에 제공된다.
논리 조합회로(140)는 제 1 및 제 2 입력 신호 발생부(120,130)로부터 제 1 및 제 2 입력신호를 제공받고, 제공받은 제 1 및 제 2 입력 신호를 논리 조합한다. 논리 조합회로(140)는 제 1 및 제 2 입력 신호의 논리 조합하고, 상기 논리 조합 결과에 따라서 제 1 출력 신호 및 제 2 출력 신호를 생성한다. 제 1 및 제 2 출력 신호는 각각 상보적으로 천이되는 클록 신호이다. 즉, 제 1 및 제 2 출력 신호는 제 1 및 제 2 클록 신호와 같은 의미이다.
제 1 입력 신호 발생부(120)는 제 1 초기화 회로(121), 제 1 풀업 회로(122) 제 1 전압 발생부(123), 및 제 1 비교기(124)를 포함한다. 제 2 입력 신호 발생부(130)는 제 2 초기화 회로(131), 제 2 풀업 회로(132), 제 2 전압 발생부(133), 및 제 2 비교기(134)를 포함한다.
도 2에 도시된 바와 같이, 제 1 초기화 회로(121)는 NMOS 트랜지스터(MN61)를 포함한다. 제 1 풀업 회로(122)는 PMOS 트랜지스터(MP41)를 포함한다. 제 1 전압 발생부(123)는 제 1 커패시터(C1), PMOS 트랜지스터(MP21), NMOS 트랜지스터들(MN21,MN31)을 포함한다. 제 2 초기화 회로(131)는 PMOS 트랜지스터(MP62)를 포함한다. 제 2 풀업 회로(132)는 PMOS 트랜지스터(MP42)를 포함한다. 제 2 전압 발생부(133)는 제 2 커패시터(C2), PMOS 트랜지스터(MP22), 및 NMOS 트랜지스터들(MN22,MN23,MN32)을 포함한다. 논리 조합회로(140)는 낸드 게이트들(NAND 51, NAND 52)을 포함한다. 또한, 논리 조합회로(140)는 SR래치로 구성될 수 있다.
제 1 비교기(124)의 출력단은 NMOS 트랜지스터(MN61)의 드레인, PMOS 트랜지스터(MP41)의 드레인, 및 낸드 게이트(NAND 51)의 제 1 입력단에 연결된다. NMOS 트랜지스터(MN61)의 게이트는 인에이블바 신호(/En)를 인가받고, 소스는 접지(GND)에 연결된다. PMOS 트랜지스터(MP41)의 소스는 비교기(124)에 연결되고(이하, 도 3, 참조), 게이트는 낸드 게이트(NAND52)의 출력단, PMOS 트랜지스터(MP21) 및 NMOS 트랜지스터(MN21)의 각 게이트에 연결된다. PMOS 트랜지스터(MP21)의 소스는 전원 전압(VCC)을 인가받고, 드레인은 노드(Q1)를 통해 NMOS 트랜지스터(MN21)의 드레인, 커패시터(C1)의 한쪽단, 및 제 1 비교기(124)의 정 입력단(+)에 연결된다. 커패시터(C1)의 다른쪽 단은 접지에 연결된다. NMOS 트랜지스터(MN21)의 소스는 NMOS 트랜지스터(MN31)의 드레인에 연결된다. NMOS 트랜지스터(MN31)의 게이트는 기준 전압(Vref)을 인가받고, 소스는 접지에 연결된다. 제 1 비교기(124)의 부 입력단(-)은 기준 전압 발생부(110)로부터 발생된 기준전압(Vref)을 제공받는다.
제 2 비교기(134)의 출력단은 PMOS 트랜지스터(MP62)의 드레인, PMOS 트랜지스터(MP42)의 드레인, 및 낸드 게이트(NAND 52)의 제 2 입력단에 연결된다. PMOS 트랜지스터(MP62)의 게이트는 인에이블 신호(En)를 인가받고, 소스는 전원 전압(VCC)을 인가받는다. PMOS 트랜지스터(MP42)의 소스는 제 2 비교기(134)에 연결되고(이하, 도 3 참조), 게이트는 낸드 게이트(NAND51)의 출력단, PMOS 트랜지스터(MP22) 및 NMOS 트랜지스터(MN22)의 각 게이트에 연결된다. PMOS 트랜지스터(MP22)의 소스는 전원 전압(VCC)을 인가받고, 드레인은 노드(Q2)를 통해 NMOS 트랜지스터(MN22)의 드레인, 커패시터(C2)의 한쪽단, 및 제 2 비교기(134)의 정 입력단(+)에 연결된다. 커패시터(C2)의 다른쪽 단은 접지에 연결된다. NMOS 트랜지스터(MN22)의 소스는 NMOS 트랜지스터(MN32)의 드레인에 연결된다. NMOS 트랜지스터(MN32)의 게이트는 기준 전압(Vref)을 인가받고, 소스는 접지에 연결된다. 제 2 비교기(134)의 부 입력단(-)은 기준 전압 발생부(110)로부터 발생된 기준전압(Vref)을 제공받는다. NMOS 트랜지스터(MN23)의 소스는 커패시터(C2)의 한쪽단에 연결되고, 게이트는 인에이블바 신호(/En)를 인가받고, 드레인은 전원 전압(Vcc)을 인가받는다.
제 1 비교기(124)의 출력단에서 출력되는 출력전압(Vout1)은 제 1 입력 신호와 같으며, 제 2 비교기(134)의 출력단에서 출력되는 출력전압(Vout2)은 제 2 입력 신호와 같다.
낸드 게이트(NAND51)의 출력단은 낸드 게이트(NAND52)의 제 1 입력단에 연결되고, 낸드 게이트(NAND52)의 출력단은 낸드 게이트(NAND51)의 제 2 입력단에 연결된다. 낸드 게이트(NAND51)의 출력단을 통해 클록 신호가 출력된다. 낸드 게이트(NAND51)의 출력단은 논리 조합 회로(140)의 제 1 출력단(Q)이고, 낸드 게이트(NAND52)의 출력단은 논리 조합 회로(140)의 제 2 출력단(/Q)이다. 논리 조합 회로(140)의 제 1 출력단(Q)에서 출력되는 신호는 제 1 출력신호(또는, 제 1 클록 신호)이고, 제 2 출력단(/Q)에서 출력되는 신호는 제 2 출력신호(또는, 제 2 클록 신호)이다.
도 3은 도 1에 도시된 비교기 및 풀업 회로의 연결 구성을 보여주기 위한 회로도이다. 제 1 및 제 2 비교기(124,134)와 제 1 및 제 2 풀업 회로(122,132)는 각각 동일한 구성이므로, 제 1 비교기(124) 및 제 1 풀업 회로(122)의 연결 구성에 대해서만 설명한다.
도 3을 참조하면, 제 1 비교기(124)는 PMOS 트랜지스터들(MP11,MP12,MP13) 및 NMOS 트랜지스터들(MP11,MP12,MP13)을 포함한다. PMOS 트랜지스터(MP11)의 소스는 전원 전압(Vcc)을 인가받고, 게이트는 인에이블바 신호(/En)를 인가받는다. PMOS 트랜지스터들(MP12,MP13)의 각 소스들은 PMOS 트랜지스터(MP11)의 드레인에 연결되고, 각 게이트들은 NMOS 트랜지스터(MN12)의 드레인에 연결된다. PMOS 트랜지스터(MP13)의 드레인은 비교기의 출력단자 및 NMOS 트랜지스터(MN13)의 드레인에 연결된다. NMOS 트랜지스터(MN12)의 게이트는 정(+) 입력단이며, 제 1 전압(Va)을 인가받고, NMOS 트랜지스터(MN13)의 게이트는 부(-) 입력단이며, 기준 전압(Vref)을 인가받는다. NMOS 트랜지스터들(MN12,MN13)의 각 소스는 NMOS 트랜지스터(MN11)의 드레인에 연결된다. NMOS 트랜지스터(MN11)의 게이트는 인에이블바 신호(/En)를 인가받고, 소스는 접지에 연결된다. 제 1 풀업 회로(MP41)의 소스는 제 1 비교기(124)의 PMOS 트랜지스터(MP13)의 소스에 연결된다.
도 4는 도 1에 도시된 오실레이터의 동작 파형도 이다.
도 2 내지 도 4를 참조하여 오실레이터(100)의 동작을 설명하면 다음과 같다.
먼저, 디스에이블(disable) 상태의 오실레이터(100)의 초기화 동작을 설명한다. 오실레이터(100)는 비활성화된 인에이블 신호(En)에 의해 디스에이블(disable) 된다. 비활성화된 인에이블 신호는 로우(L) 레벨이다. 반전된 인에이블 신호(/En)에 의해 제 1 초기화 회로(121)의 NMOS 트랜지스터(MN61)는 턴 온 되고, 턴 온된 NMOS 트랜지스터(MN61)에 의해 제 1 비교기(124)의 출력 전압(Vout1)은 로우(L) 레벨이 된다. 인에이블 신호(En)에 의해 제 2 초기화 회로(131)의 PMOS 트랜지스터(MP62)는 턴 온 되고, 턴 온된 PMOS 트랜지스터(MP62)에 의해 제 2 비교기(134)의 출력 전압(Vout2)은 하이(H) 레벨이 된다. 결과적으로, 도 1에 도시된 바와 같 이, 제 1 비교기(124)의 출력 전압(Vout1)은 로우(L) 레벨, 그리고 제 2 비교기(134)의 출력 전압(Vout2)은 하이(H) 레벨로 초기화된다.
낸드 게이트(NAND51)의 제 1 입력단은 제 1 비교기(124)의 로우(L) 레벨의 출력 전압(Vout1)을 제공받는다. 따라서 낸드 게이트(NAND51)는 낸드 게이트(NAND51)의 제 2 입력단으로 입력되는 신호의 레벨에 상관없이 하이(H) 레벨 신호를 출력한다. 낸드 게이트(NAND51)의 하이(H) 레벨의 출력 신호는 낸드 게이트(NAND52)의 제 1 입력단에 제공된다. 낸드 게이트(NAND52)의 제 2 입력단은 제 2 비교기(134)의 하이(H) 레벨의 출력 전압(Vout2)을 제공받는다. 따라서, 낸드 게이트(NAND52)는 제 1 및 제 2 입력단을 통해 각각 하이(H) 레벨 신호를 입력받으므로, 로우(L) 신호를 출력한다. 결과적으로, 도 2에 도시된 바와 같이, 논리 조합 회로(140)의 제 1 출력단(Q)은 하이(H) 레벨, 그리고 제 2 출력단(/Q)은 로우(L) 레벨로 초기화된다.
제 1 출력단(Q)의 하이(H) 레벨 신호에 의해 제 2 풀업 회로(132)의 PMOS 트랜지스터(MP42)은 턴 오프된다. 또한, 제 2 출력단(/Q)의 로우(L) 레벨 신호에 의해 제 1 풀업 회로(122)의 PMOS 트랜지스터(MP41)는 턴 온 된다.
제 1 및 제 2 비교기(124,134)들은 비 활성화된 인에이블 신호(En)에 의해 비활성화된다. 도 3에 도시된 바와 같이, 비 활성화된 인에이블 신호(En)에 의해 PMOS 트랜지스터(MP11) 및 NMOS 트랜지스터(MN11)는 턴 오프된다. 제 2 풀업 회로(122)의 PMOS 트랜지스터(MP41)은 턴 온 상태이나, PMOS 트랜지스터(MP11)가 턴 오프 되어 있으므로, 전원 전(Vcc)압을 공급받지 못한다.
비활성화된 인에이블 신호(En)에 의해 기준 전압 발생부(110)는 기준 전압(Vref)을 생성하지 않는다. 따라서, NMOS 트랜지스터들(MN31,MN32)는 턴 오프 상태이다.
제 2 출력단(/Q)의 로우(L) 레벨 신호에 의해 제 1 전압 발생부(123)의 PMOS 트랜지스터(MP21)는 턴 온되고, NMOS 트랜지스터(MN21)은 턴 오프된다. 따라서, 노드(Q1)는 하이(H) 레벨로 초기화된다. 제 1 출력단(Q)의 하이(H) 레벨 신호에 의해 제 2 전압 발생부(133)의 PMOS 트랜지스터(MP22)는 턴 오프되고, NMOS 트랜지스터(MN22)는 턴 온된다. NMOS 트랜지스터(MN22)는 턴 온되었으나, NMOS 트랜지스터(MN32)가 턴 오프 상태이므로 전류 패스는 형성되지 않는다.
NMOS 트랜지스터(MN23)는 인에이블바 신호(/En)에 의해 턴 온된다. 따라서, 노드(Q2)는 하이(H) 레벨로 초기화된다.
이하, 인에이블(inable) 상태의 오실레이터(100)의 동작을 설명한다.
인에이블 신호(En)가 활성화될 경우, 오실레이터(100)는 인에이블(inable)된다. 활성화된 인에이블 신호(En)는 하이(H) 레벨이다. 활성화된 인에이블 신호(En)에 의해 제 1 및 제 2 초기화 회로(121,131)의 트랜지스터들(MN61,MP62) 및 제 2 전압 발생부(133)의 NMOS 트랜지스터(MN23)는 턴 오프 된다. 인에이블 신호(En)에 의해 활성화된 기준 전압 발생부(110)는 기준 전압(Vref)을 생성한다. 생성된 기준 전압(Vref)은 제 1 및 제 2 비교기(124,134)의 부 입력단(-), 그리고 NMOS 트래지스터들(MN31,MN32)에 제공된다. NMOS 트랜지스터들(MN31,MN32)은 기준 전압(Vref)에 의해 턴 온되고, 전류 패스를 형성한다. 인에이블 신호(En)에 의해 제 1 및 제 2 비교기(124,134)는 활성화된다.
논리 조합 회로(140)의 제 1 출력단(Q)의 하이(H) 레벨 신호에 의해 제 2 전압 발생부(133)의 PMOS 트랜지스터(MP22)는 턴 오프되고, NMOS 트랜지스터(MN22)는 턴 온되었다. 또한, 노드(Q2)는 하이(H) 레벨로 초기화되었다. 또한, 논리 조합 회로(140)의 제 2 출력단(/Q)의 로우(L) 레벨 신호에 의해 제 1 전압 발생부(123)의 PMOS 트랜지스터(MP21)는 턴 온되고, NMOS 트랜지스터(MN21)는 턴 오프되었다. 또한, 노드(Q1)은 하이(H) 레벨로 초기화되었다.
인에이블된 오실레이터(100)에서 턴 온된 PMOS 트랜지스터(MP21)에 의해 커패시터(C1)는 충전되고, 턴 온된 NMOS 트랜지스터(MN22)에 의해 커패시터(C2)는 방전된다. 커패시터(C1)가 충전되므로, 노드(Q1)의 전위는 높아진다. 노드(Q1)의 전위가 높아지므로, 제 1 전압(Va)은 높아진다. 제 1 전압(Va)이 기준전압(Vref)보다 커질 경우, 제 1 비교기(124)는 제 1 전압(Va) 및 기준전압(Vref)을 비교하고, 비교 결과로서 초기 상태인 로우(L) 레벨의 출력 전압(Vout1)을 하이(H) 레벨로 천이시킨다.
커패시터(C2)가 방전되므로, 노드(Q2)의 전위는 낮아진다. 노드(Q2)의 전위가 낮아지므로, 제 2 전압(Vb)은 낮아진다. 제 2 전압(Vb)이 기준전압(Vref)보다 낮아질 경우, 제 2 비교기(134)는 제 2 전압(Vb) 및 기준전압(Vref)을 비교하고, 비교 결과로서 초기 상태인 하이(H) 레벨의 출력 전압(Vout2)을 로우(L) 레벨로 천이시킨다.
제 1 풀업 회로(122)의 PMOS 트랜지스터(MP41)는 논리 조합 회로(140)의 제 2 출력단(/Q)의 로우(L) 레벨 초기 신호에 의해 턴 온 된 상태이다. 제 2 풀업 회로(132)의 PMOS 트랜지스터(MP42)는 논리 조합 회로(140)의 제 1 출력단(Q)의 하이(H) 레벨 초기 신호에 의해 턴 오프 된 상태이다.
활성화된 인에이블 신호(En)에 의해 제 1 및 제 2 비교기는 활성화 상태이다. 도 3을 참조하면, 제 1 풀업 회로(122)의 PMOS 트랜지스터(MP41)의 소스는 턴 온된 PMOS 트랜지스터(MP11)를 통해 전원 전압(Vcc)을 인가받는다. 따라서, 제 1 풀업 회로(122)의 PMOS 트랜지스터(MP41)는 풀업 저항과 같은 역할을 한다. 또한, 제 1 풀업 회로(122)의 PMOS 트랜지스터(MP41)의 게이트로 인가되는 로우(L) 레벨 신호는 접지 전압에 가까운 전압으로, 도 3에 도시된 제 1 비교기(124)의 노드(A)의 전위보다 낮다. 따라서, PMOS 트랜지스터(MP13)의 게이트-소스 전위차보다 제 1 풀업 회로(122)의 PMOS 트랜지스터(MP41)의 게이트-소스 전위차가 크다. 이러한 조건하에서, 제 1 비교기(124)의 출력은 PMOS 트랜지스터(MP13)에 의해 로우-하이로 천이되는 것보다, 제 1 풀업 회로(122)의 PMOS 트랜지스터(MP41)에 의해 더 빨리 로우-하이로 천이 될 수 있다.
전원 전압(Vcc)이 낮아지더라도, 제 1 풀업 회로(122)의 PMOS 트랜지스터(MP41)의 게이트-소스 전위차는 MOS 트랜지스터(MP13)의 게이트-소스 전위차보다 크다. 따라서, 제 1 비교기(124)의 출력은 제 1 풀업 회로(122)의 PMOS 트랜지스터(MP41)에 의해 더 빨리 로우-하이로 천이 될 수 있다.
결과적으로, 출력 전압(Vout1)의 레벨은 턴 온된 PMOS 트랜지스터(MP41)에 의해 빠르게 로우-하이(H) 레벨로 천이된다. 즉, 출력 전압(Vout1)의 레벨은 턴 온 된 PMOS 트랜지스터(MP41)에 의해 빠르게 풀업 된다.
도 4에 도시된 바와 같이, 출력 전압(Vout1)의 레벨이 먼저 로우-하이 레벨로 천이되고, 다음에 출력 전압(Vout2)의 레벨이 하이-로우 레벨로 천이된다. 결과적으로, 하이(H) 레벨의 출력 전압(Vout1)은 제 2 비교기(134)의 로우(L) 레벨의 출력 전압(Vout2)보다 먼저 논리 조합 회로(140)에 제공된다.
하이(H) 레벨의 출력 전압(Vout1)은 낸드 게이트(NAND51)의 제 1 입력단에 제공된다. 이전 초기 상태에서 낸드 게이트(NAND51)의 제 2 입력단은 로우(L) 레벨 이었다. 따라서, 낸드 게이트(NAND51)의 출력은 하이(H) 레벨이다. 낸드 게이트(NAND51)의 출력은 낸드 게이트(NAND52)의 제 1 입력단에 제공되므로, 낸드 게이트(NAND52)의 제 1 입력단은 하이(H) 레벨이다. 이전 초기 상태에서 낸드 게이트(NAND52)의 제 2 입력단은 하이 (H) 레벨이었다. 제 1 및 제 2 입력단이 하이(H) 레벨이므로, 낸드 게이트(NAND52)의 출력단은 로우(L) 레벨이 된다. 결과적으로, 도 4에 도시된 바와 같이, 논리 조합 회로(140)의 제 1 출력단(Q)은 하이(H) 레벨, 그리고 제 2 출력단(/Q)은 로우(L) 레벨이 된다. 따라서, 제 1 커패시터(C1)는 충전 그리고 제 2 커패시터(C2)는 방전 동작을 유지한다.
이후, 제 2 비교기(134)의 하이-로우 레벨로 천이된 출력 전압(Vout2)은 낸드 게이트(NAND52)의 제 2 입력단에 제공된다. 낸드 게이트(NAND52)의 제 1 입력단은 하이(H) 레벨, 그리고 제 2 입력단은 로우(L) 레벨이 되므로, 낸드 게이트(NAND52)의 출력은 하이(H) 레벨이 된다. 낸드 게이트(NAND52)의 출력은 낸드 게이트(NAND51)의 제 2 입력단에 제공되므로, 낸드 게이트(NAND51)의 제 2 입력단은 하이(H) 레벨이 된다. 앞서 설명한 바를 참조하면, 제 1 비교기(124)의 하이(H) 레벨의 출력 신호(Vout1)가 낸드 게이트(NAND51)의 제 1 입력단에 제공되었다. 제 1 및 제 2 입력단으로 하이(H) 레벨 신호가 입력되므로, 낸드 게이트(NAND51)의 출력은 로우(L) 레벨이 된다. 낸드 게이트(NAND51)의 출력이 로우(L) 레벨이므로, 낸드 게이트(NAND52)의 제 1 입력단은 로우(L) 레벨이 된다. 결과적으로, 도 2에 도시된 바와 같이, 논리 조합 회로(140)의 제 1 출력단(Q)은 로우(L) 레벨, 그리고 제 2 출력단(/Q)은 하이(H) 레벨이 된다.
논리 조합 회로(140)의 제 1 출력단(Q)은 로우(L) 레벨이므로, 제 2 커패시터(C2)는 방전되고, 제 2 풀업 회로(132)의 PMOS 트랜지스터(MP42)는 턴 온된다. 논리 조합 회로(140)의 제 2 출력단(/Q)은 하이(L) 레벨이므로, 제 1 커패시터(C2)는 충전되고, 제 1 풀업 회로(122)의 PMOS 트랜지스터(MP41)는 턴 오프 된다. 논리 조합 회로(140)의 출력 신호 및 커패시터들(C1,C2)의 충/방전에 따른 비교기들(124,134), 풀업 회로들(122,132), 및 논리 조합회로(140)의 동작은 앞서 설명하였다. 따라서, 이후 오실레이터(100)의 동작 설명은 생략한다.
결과적으로, 도 2에 도시된 바와 같이, 논리 조합회로(140)의 제 1 출력단(Q)은 로우 및 하이 레벨의 신호를 반복해서 출력한다. 따라서, 오실레이터(100)는 정상적인 클록 신호를 생성할 수 있다.
만약, 오실레이터(100)가 제 1 및 제 2 풀업 회로(122,132)를 포함하지 않고, 제 1 및 제 2 비교기(124,134)에 공급되는 전원 전압(Vcc)의 레벨이 낮다면, 오실레이터(100)는 정상적인 클록 신호를 발생하지 못할 수 있다.
구체적으로, 오실레이터(100)가 제 1 및 제 2 풀업 회로(122,132)를 포함하지 않을 경우 발생 되는 문제점을 설명하면 다음과 같다. 제 1 및 제 2 풀업 회로(122,132)를 포함하지 않는 오실레이터의 부호는 본 발명의 오실레이터(100)와 구분하기 위하여 부호를 생략한다. 기타 다른 블록들의 부호는 동일하다.
초기 상태에서 활성화된 인에이블 신호(En)에 의해 오실레이터는 인에이블된다. 앞서 도 1에서 설명된 비교기를 참조하면, 동작 전원의 레벨이 낮을수록 PMOS 트랜지스터(MP3)의 게이트-소스의 전위차가 낮아지므로, 비교기 출력의 로우-하이 천이는 느려진다. 따라서 제 1 비교기(124)의 로우-하이 천이는 느려진다. 이러한 경우, 제 2 비교기(134)의 하이-로우 천이 결과가 먼저 논리 조합회로(140)에 제공될 수 있다. 제 2 비교기(134)의 로우(L) 레벨의 출력 전압(Vout2)이 논리 조합회로(140)에 제공될 경우, 논리 조합회로(140)의 낸드 게이트(NAND52)의 제 2 입력단은 로우(L) 레벨이 된다. 이전 초기 상태에서 낸드 게이트(NAND52)의 제 1 입력단은 하이(H) 레벨이었다. 낸드 게이트(NAND52)의 제 1 입력단은 하이(H) 레벨, 그리고 제 2 입력단은 로우(L) 레벨이 되므로, 낸드 게이트(NAND52)의 출력단은 하이(H) 레벨이 된다. 낸드 게이트(NAND52)의 출력 신호는 낸드 게이트(NAND51)의 제 2 입력단에 제공되므로, 낸드 게이트(NAND51)의 제 2 입력단은 하이(H) 레벨이 된다. 이전 초기 상태에서 낸드 게이트(NAND51)의 제 1 입력단은 로우(L) 레벨이었다. 낸드 게이트(NAND51)의 제 1 입력단은 로우(L) 레벨, 그리고 제 2 입력단은 하이(H) 레벨이므로, 낸드 게이트(NAND51)의 출력단은 하이(H) 레벨이 된다. 결과적으로, 논리 조합회로(100)의 제 1 및 제 2 출력단(Q,/Q)은 각각 하이(H) 레벨 신호 를 출력한다.
논리 조합회로(100)의 제 1 및 제 2 출력단(Q,/Q)이 각각 하이(H) 레벨 신호를 출력하므로, 제 1 및 제 2 커패시터(C1,C2)는 방전된다. 제 1 및 제 2 커패시터(C1,C2)가 방전되므로, 제 1 및 제 2 비교기(124,134)는 각각 로우(L) 레벨의 출력 전압(Vout1, Vout2)을 출력한다. 출력 전압(Vout1)은 낸드 게이트(NAND51)의 제 1 입력단, 출력 전압(Vout2)은 낸드 게이트(NAND52)의 제 2 입력단에 제공된다. 따라서, 낸드 게이트들(NAND51,NAND52)은 각각 하이(H) 레벨 신호를 출력한다. 이러한 동작은 계속 반복되며, 따라서, 오실레이터는 클록 신호를 생성하지 못하게 된다.
그러나, 도 1에 도시된 바와 같이, 제 1 및 제 2 풀업 회로들(122,132)을 포함하는 오실레이터(100)는 제 1 및 제 2 풀업 회로들(122,132)을 포함하지 않는 오실레이터와 같은 문제점을 갖지 않는다. 즉, 전술한 설명을 참조하면, 오실레이터(100)는 제 1 풀업 회로(122)의 PMOS 트랜지스터(MP41)를 통해 제 1 비교기(124)의 PMOS 트랜지스터(MP13)보다 제 1 비교기(124)의 출력을 빠르게 로우-하이 레벨로 천이시킨다. 역시, 오실레이터(100)는 제 2 풀업 회로(132)의 PMOS 트랜지스터(MP42)를 통해 제 2 비교기(134)의 PMOS 트랜지스터(MP13)보다 제 2 비교기(134)의 출력을 빠르게 로우-하이 레벨로 천이시킨다.
결과적으로, 오실레이터(100)는 정상적인 클록 신호를 생성할 수 있다.
이상에서와 같이 도면과 명세서에서 최적의 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용 된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 일반적인 비교기의 회로도이다.
도 2는 본 발명의 실시 예에 따른 오실레이터의 회로도이다.
도 3은 도 1에 도시된 비교기의 회로도이다.
도 4는 도 1에 도시된 오실레이터의 동작 파형도 이다.
<도면의 주요 부분에 대한 부호 설명>
100: 오실레이터 110: 기준 전압 발생부
120: 제 1 입력 신호 발생부 130: 제 2 입력 신호 발생부
121: 제 1 초기화 회로 122: 제 1 풀업 회로
123: 제 1 전압 발생부 124: 제 1 비교기
131: 제 2 초기화 회로 132: 제 2 풀업 회로
133: 제 2 전압 발생부 134: 제 2 비교기
140: 논리 조합 회로

Claims (15)

  1. 기준 전압을 발생하는 기준 전압 발생부;
    상기 기준 전압 및 제 2 클록신호에 응답해서 하이-로우 또는 로우-하이로 천이되는 제 1 입력 신호를 발생하는 제 1 입력 신호 발생부;
    상기 기준 전압 및 제 1 클록 신호에 응답해서 상기 제 1 입력 신호와 상보적으로 천이되는 제 2 입력 신호를 발생하는 제 2 입력 신호 발생부; 그리고
    상기 제 1 및 제 2 입력신호를 논리 조합하고, 상기 논리 조합 결과에 따라서 상보적인 상기 제 1 및 제 2 클록 신호를 발생하는 논리 조합회로를 포함하고,
    상기 제 1 입력 신호 발생부는
    상기 제 2 클록 신호에 응답하여 제 1 전압을 발생하는 제 1 전압 발생부;
    상기 기준 전압 및 상기 제 1 전압을 비교하고, 상기 비교 결과로서 상기 제 1 입력 신호를 출력하는 제 1 비교기;
    상기 제 2 클록 신호에 응답하여 상기 제 1 비교기의 출력을 풀업 시키는 제 1 풀업 회로; 및
    상기 제 1 비교기의 출력을 초기화시키는 제 1 초기화 회로를 포함하고,
    상기 제 2 입력 신호 발생부는
    상기 제 1 클록 신호에 응답하여 제 2 전압을 발생하는 제 2 전압 발생부;
    상기 기준 전압 및 상기 제 2 전압을 비교하고, 상기 비교 결과로서 상기 제 2 입력 신호를 출력하는 제 2 비교기;
    상기 제 1 클록 신호에 응답하여 상기 제 2 비교기의 출력을 풀업 시키는 제 2 풀업 회로; 및
    상기 제 2 비교기의 출력을 초기화시키는 제 2 초기화 회로를 포함하고,
    상기 제 1 및 제 2 입력 신호 중, 로우-하이로 천이되는 입력 신호는 하이-로우로 천이되는 입력 신호보다 먼저 상기 논리 조합 회로에 제공되고,
    상기 제 1 및 제 2 비교기 중 출력을 로우-하이로 천이하는 비교기의 출력은 대응되는 풀업 회로에 의해 풀업되며, 상기 풀업된 비교기의 출력이 먼저 상기 논리 조합회로에 제공되고,
    상기 제 1 및 제 2 비교기의 출력은 상기 제 1 및 제 2 초기화 회로에 의해 상호 반대 레벨로 초기화되고,
    상기 제 1 및 제 2 비교기의 출력이 상기 제 1 및 제 2 초기화 회로에 의해 초기화될 경우, 상기 제 1 및 제 2 풀업 회로는 전원 전압을 공급받지 않는 오실레이터.
  2. 제 1 항에 있어서,
    상기 논리 조합 회로의 제 1 및 제 2 클록 신호에 응답해서 상기 제 1 및 제 2 풀업 회로는 상기 제 1 및 제 2 비교기를 교대로 풀업시키는 오실레이터.
  3. 제 1 항에 있어서,
    상기 논리 조합 회로의 제 1 및 제 2 클록 신호에 응답해서 상기 제 1 및 제 2 전압 발생부는 충전 및 방전 동작을 교대로 수행하는 오실레이터.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 전압 발생부는 각각 충전 또는 방전 동작을 통해 상기 제 1 전압 또는 상기 제 2 전압을 발생하는 오실레이터.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 비교기 중 상기 충전 동작에 의해 발생된 전압 및 상기 기준 전압을 비교하는 비교기의 출력은 로우-하이로 천이되고, 대응되는 풀업 회로에 의해 풀업되는 오실레이터.
  6. 제 4 항에 있어서,
    상기 제 1 및 제 2 비교기 중 상기 방전 동작에 의해 발생된 전압 및 상기 기준 전압을 비교하는 비교기의 출력은 하이-로우로 천이되고, 대응되는 풀업 회로는 차단되는 오실레이터.
  7. 제 1 항에 있어서,
    상기 논리 조합 회로는 SR 래치로 구성되는 오실레이터.
  8. 기준 전압을 발생하는 기준 전압 발생부;
    상기 기준 전압 및 제 2 클록신호에 응답해서 하이-로우 또는 로우-하이로 천이되는 제 1 입력 신호를 발생하는 제 1 입력 신호 발생부;
    상기 기준 전압 및 제 1 클록 신호에 응답해서 상기 제 1 입력 신호와 상보적으로 천이되는 제 2 입력 신호를 발생하는 제 2 입력 신호 발생부; 그리고
    상기 제 1 및 제 2 입력신호를 논리 조합하고, 상기 논리 조합 결과에 따라서 상보적인 상기 제 1 및 제 2 클록 신호를 발생하는 논리 조합회로를 포함하고,
    상기 제 1 입력 신호 발생부는
    상기 제 2 클록 신호에 응답하여 제 1 전압을 발생하는 제 1 전압 발생부;
    상기 기준 전압 및 상기 제 1 전압을 비교하고, 상기 비교 결과로서 상기 제 1 입력 신호를 출력하는 제 1 비교기; 및
    상기 제 2 클록 신호에 응답하여 상기 제 1 비교기의 출력을 풀업 시키는 제 1 풀업 회로를 포함하고,
    상기 제 2 입력 신호 발생부는
    상기 제 1 클록 신호에 응답하여 제 2 전압을 발생하는 제 2 전압 발생부;
    상기 기준 전압 및 상기 제 2 전압을 비교하고, 상기 비교 결과로서 상기 제 2 입력 신호를 출력하는 제 2 비교기; 및
    상기 제 1 클록 신호에 응답하여 상기 제 2 비교기의 출력을 풀업 시키는 제 2 풀업 회로를 포함하고,
    상기 제 1 및 제 2 입력 신호 중, 로우-하이로 천이되는 입력 신호는 하이-로우로 천이되는 입력 신호보다 먼저 상기 논리 조합 회로에 제공되고,
    상기 제 1 및 제 2 비교기 중 출력을 로우-하이로 천이하는 비교기의 출력은 대응되는 풀업 회로에 의해 풀업되며, 상기 풀업된 비교기의 출력이 먼저 상기 논리 조합회로에 제공되고,
    상기 제 1 및 제 2 전압 발생부는 각각 대응되는 상기 제 1 및 제 2 전압을 하이 레벨로 초기화시키는 오실레이터.
  9. 기준 전압을 발생하는 기준 전압 발생부;
    상기 기준 전압 및 제 2 클록신호에 응답해서 하이-로우 또는 로우-하이로 천이되는 제 1 입력 신호를 발생하는 제 1 입력 신호 발생부;
    상기 기준 전압 및 제 1 클록 신호에 응답해서 상기 제 1 입력 신호와 상보적으로 천이되는 제 2 입력 신호를 발생하는 제 2 입력 신호 발생부; 그리고
    상기 제 1 및 제 2 입력신호를 논리 조합하고, 상기 논리 조합 결과에 따라서 상보적인 상기 제 1 및 제 2 클록 신호를 발생하는 논리 조합회로를 포함하고,
    상기 제 1 입력 신호 발생부는
    상기 제 2 클록 신호에 응답하여 제 1 전압을 발생하는 제 1 전압 발생부;
    상기 기준 전압 및 상기 제 1 전압을 비교하고, 상기 비교 결과로서 상기 제 1 입력 신호를 출력하는 제 1 비교기;
    상기 제 2 클록 신호에 응답하여 상기 제 1 비교기의 출력을 풀업 시키는 제 1 풀업 회로; 및
    상기 제 1 비교기의 출력을 초기화시키는 제 1 초기화 회로를 포함하고,
    상기 제 2 입력 신호 발생부는
    상기 제 1 클록 신호에 응답하여 제 2 전압을 발생하는 제 2 전압 발생부;
    상기 기준 전압 및 상기 제 2 전압을 비교하고, 상기 비교 결과로서 상기 제 2 입력 신호를 출력하는 제 2 비교기;
    상기 제 1 클록 신호에 응답하여 상기 제 2 비교기의 출력을 풀업 시키는 제 2 풀업 회로; 및
    상기 제 2 비교기의 출력을 초기화시키는 제 2 초기화 회로를 포함하고,
    상기 제 1 및 제 2 입력 신호 중, 로우-하이로 천이되는 입력 신호는 하이-로우로 천이되는 입력 신호보다 먼저 상기 논리 조합 회로에 제공되고,
    상기 제 1 초기화 회로는 NMOS 트랜지스터, 그리고 상기 제 2 초기화 회로는 PMOS 트랜지스터로 구성되는 오실레이터.
  10. 기준 전압을 발생하는 기준 전압 발생부;
    상기 기준 전압 및 제 2 클록신호에 응답해서 하이-로우 또는 로우-하이로 천이되는 제 1 입력 신호를 발생하는 제 1 입력 신호 발생부;
    상기 기준 전압 및 제 1 클록 신호에 응답해서 상기 제 1 입력 신호와 상보적으로 천이되는 제 2 입력 신호를 발생하는 제 2 입력 신호 발생부; 그리고
    상기 제 1 및 제 2 입력신호를 논리 조합하고, 상기 논리 조합 결과에 따라서 상보적인 상기 제 1 및 제 2 클록 신호를 발생하는 논리 조합회로를 포함하고,
    상기 제 1 입력 신호 발생부는
    상기 제 2 클록 신호에 응답하여 제 1 전압을 발생하는 제 1 전압 발생부;
    상기 기준 전압 및 상기 제 1 전압을 비교하고, 상기 비교 결과로서 상기 제 1 입력 신호를 출력하는 제 1 비교기; 및
    상기 제 2 클록 신호에 응답하여 상기 제 1 비교기의 출력을 풀업 시키는 제 1 풀업 회로를 포함하고,
    상기 제 1 및 제 2 입력 신호 중, 로우-하이로 천이되는 입력 신호는 하이-로우로 천이되는 입력 신호보다 먼저 상기 논리 조합 회로에 제공되고,
    상기 제 1 및 제 2 풀업 회로는 각각 PMOS 트랜지스터로 구성되는 오실레이터.
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