KR20060059283A - 반도체 장치의 오실레이터 - Google Patents

반도체 장치의 오실레이터 Download PDF

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Abstract

본 발명은 반도체 장치의 오실레이터에 관한 것으로, 전원 전압의 레벨에 따라 기준 전압을 다르게 설정하고, 발진 신호의 출력 시간을 조절함으로써 전원 전압의 변화에 따른 클럭 신호의 주기 변화를 일정하게 유지함으로써 클럭 신호의 주기 변화에 의한 소자의 오동작을 방지할 수 있는 반도체 장치의 오실레이터가 제시된다.
오실레이터, 기준 전압, 클럭 주기

Description

반도체 장치의 오실레이터{Oscillator of semiconductor device}
도 1은 본 발명의 일 실시 예에 따른 반도체 장치의 오실레이터의 구성도.
도 2는 본 발명의 일 실시 예에 따른 반도체 장치의 오실레이터를 구성하는 기준 전압 발생 회로도.
도 3는 본 발명의 일 실시 예에 따른 반도체 장치의 오실레이터를 구성하는 입력 신호 발생 회로도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기준 전압 발생 회로
20 및 30 : 제 1 및 제 2 입력 신호 발생 회로
40 및 50 : 제 1 및 제 2 비교기
60 : PMOS 트랜지스터
80 : NMOS 트랜지스터
70, 90, 100, 140, 150 및 160 : 인버터
110 : 래치
120 및 130 : NAND 게이트
본 발명은 반도체 장치의 오실레이터에 관한 것으로, 특히 전원 전압(Vcc)의 레벨에 따라 기준 전압(REF)을 다르게 설정하고, 발진 신호의 출력 시간을 조절함으로써 전원 전압(Vcc)의 변화에 따른 클럭 신호(CLK)의 주기 변화를 일정하게 유지함으로써 클럭 신호(CLK)의 주기 변화에 의한 소자의 오동작을 방지할 수 있는 반도체 장치의 오실레이터에 관한 것이다.
반도체 장치에서 오실레이터(oscillator)는 펌프(pump)나 타이머(timer)의 기준 클럭 신호(clock)를 생성하는데 이용된다. 이때, 타이머에 이용되는 기준 클럭 신호는 칩에서 사용되는 제어 신호의 지속 시간을 결정하는데 중요한 역할을 한다. 이처럼 기준 클럭 신호의 주기 변화는 제품의 스펙(spec.)에도 영향을 미친다.
일례로, NAND형 플래쉬 메모리 장치에서 기준 클럭 신호의 주기 변화는 메모리 셀에서 데이터를 독출(read)하는데 소요되는 시간인 리드 액세스 타임(read access time)과 밀접한 관련이 있다. 기준 클럭 신호의 주기가 감소할 경우 리드 엑세스 타임은 감소한다. 그렇지만, 칩 내부 동작의 제어 신호가 모두 감소하여 메모리 셀의 데이터를 정확히 센싱(sensing)하지 못하는 경우가 발생한다.
한편, NAND형 플래쉬 메모리 장치에서는 SR 래치형 오실레이터를 주로 사용한다. SR 래치형 오실레이터는 두 입력 신호의 반전 신호를 두개의 비교기를 이용하여 기준 전압과 각각 비교하고, 비교기의 출력 신호를 래치하여 래치의 출력 신호를 비교기의 두 입력 신호로 피드백하여 사용한다. 이러한 SR 래치형 오실레이터는 칩의 동작에 많은 영향을 미치기 때문에 공정, 전압, 온도의 변화에 민감하게 동작한다. 특히 기준 전압의 변화에 의해 클럭 신호의 주기가 변화하게 되는데, 기준 전압이 낮아지거나 높아지면 래치의 출력 신호의 피드백이 빨라지거나 늦어져서 클럭의 주기가 빨라지거나 늦어지게 된다. 이는 기준 전압이 전원 전압에 의해 낮아지거나 높아지게 되어 발생하는 것으로, 전원 전압의 변화에 따라 안정적으로 기준 전압을 발생시켜야 한다.
본 발명의 목적은 전원 전압이 변화되더라도 안정적인 기준 전압을 발생시키고, 이에 따라 클럭 신호의 주기 변화를 방지할 수 있는 반도체 장치의 오실레이터를 제공하는데 있다.
본 발명의 목적은 전원 전압이 변화되더라도 안정적인 발진 신호를 발생시키고, 이에 따라 클럭 신호의 주기 변화를 방지할 수 있는 반도체 장치의 오실레이터를 제공하는데 있다.
본 발명에 따른 반도체 장치의 오실레이터는 인에이블 신호에 따라 전원 전압의 레벨을 검출하여 상기 전원 전압의 레벨에 따른 서로 반대 전위의 제 1 및 제 2 제어 신호를 출력하고, 상기 제 1 및 제 2 제어 신호에 따라 서로 다른 전위의 기준 전압을 발생시키기 위한 기준 전압 발생 회로; 상기 제 1 및 제 2 제어 신호에 따라 제 2 신호의 출력 시간을 조절하여 제 1 입력 신호를 발생시키기 위한 제 1 입력 신호 발생 회로; 상기 제 1 및 제 2 제어 신호에 따라 제 1 신호의 출력 시간을 조절하여 제 2 입력 신호를 발생시키기 위한 제 2 입력 신호 발생 회로; 상기 제 1 입력 신호 및 상기 기준 전압을 비교하기 위한 제 1 비교기; 상기 제 2 입력 신호 및 상기 기준 전압을 비교하기 위한 제 2 비교기; 및 상기 제 1 및 제 2 비교기의 출력 신호를 래치시켜 클럭 신호를 출력하기 위한 래치를 포함한다.
상기 기준 전압 발생 회로는 상기 전원 전압이 설정된 전압보다 낮게 인가될 경우 상기 제 1 제어 신호를 발생시켜 이에 따라 제 1 전압 레벨의 상기 기준 전압을 발생시키고, 상기 전원 전압이 상기 설정된 전압보다 높게 인가될 경우 상기 제 2 제어 신호를 발생시켜 이에 따라 상기 제 1 전압 레벨보다 높은 제 2 전압 레벨의 상기 기준 전압을 발생시킨다.
제 1 항에 있어서, 상기 기준 전압 발생 회로는 상기 설정된 전압에 따라 상기 전원 전압의 레벨을 검출하여 검출 신호를 발생시키기 위한 전압 검출부; 상기 인에이블 신호에 따라 상기 검출 신호의 전위에 따른 상기 제 1 제어 신호 및 상기 검출 신호의 반전된 전위에 따른 상기 제 2 제어 신호를 발생시키기 위한 제어 신호 발생부; 및 상기 제어 신호 발생부의 상기 제 1 및 제 2 제어 신호에 따라 서로 다른 전위의 상기 기준 전압을 발생시키기 위한 기준 전압 발생부를 포함한다.
상기 전압 검출부는 상기 전원 전압이 직렬 다이오드 접속된 다수의 NMOS 트랜지스터의 문턱 전압의 합보다 높은 전위로 인가되면 로우 레벨의 상기 검출 신호를 출력하고, 상기 전원 전압이 직렬 다이오드 접속된 다수의 NMOS 트랜지스터의 문턱 전압의 합보다 낮은 전위로 인가되면 하이 레벨의 상기 검출 신호를 출력한다.
상기 제어 신호 발생부는 상기 인에이블 신호에 따라 상기 검출 신호와 동일 전위의 상기 제 1 제어 신호를 발생시키기 위한 제 1 논리부; 및 상기 인에이블 신호에 따라 상기 검출 신호를 반전시킨 전위의 상기 제 2 제어 신호를 발생시키기 위한 제 2 논리부를 포함한다.
상기 제 1 논리부는 상기 인에이블 신호에 따라 상기 검출 신호를 반전시키기 위한 NAND 게이트; 및 상기 NAND 게이트의 출력 신호를 반전시켜 상기 제 1 제어 신호를 출력하기 위한 인버터를 포함한다.
상기 제 2 논리부는 상기 검출 신호를 반전시키기 위한 제 1 인버터; 상기 인에이블 신호에 따라 상기 제 1 인버터의 출력 신호를 반전시키기 위한 NAND 게이트; 및 상기 NAND 게이트의 출력 신호를 반전시켜 상기 제 2 제어 신호를 출력하기 위한 제 2 인버터를 포함한다.
상기 기준 전압 발생부는 상기 전원 전압을 서로 다른 전위의 제 1 및 제 2 전압으로 분배하기 위한 전압 분배부; 상기 제 1 제어 신호에 따라 상기 제 1 전압을 기준 전압으로 출력하기 위한 제 1 스위치; 상기 제 2 제어 신호에 따라 상기 제 2 전압을 기준 전압으로 출력하기 위한 제 2 스위치를 포함한다.
상기 제 1 및 제 2 입력 신호 발생 회로 각각은 상기 인에이블 신호에 따라 상기 제 1 제어 신호를 전달하기 위한 제 1 논리부; 상기 인에이블 신호에 따라 상기 제 2 제어 신호를 전달하기 위한 제 2 논리부; 상기 제 1 또는 제 2 신호를 반전시켜 상기 입력 신호를 발생시키기 위한 인버터; 상기 제 1 제어 신호에 따라 상기 입력 신호의 발생 시간을 조절하기 위한 제 1 조절부; 및 상기 제 2 제어 신호에 따라 상기 입력 신호의 발생 시간을 조절하기 위한 제 2 조절부를 포함한다.
상기 제 1 조절부는 상기 인버터와 접지 단자 사이에 직렬 접속된 저항 및 NMOS 트랜지스터, 상기 저항 및 NMOS 트랜지스터와 병렬 접속된 캐패시터를 포함하며, 상기 NMOS 트랜지스터는 상기 제 1 제어 신호에 따라 구동된다.
상기 제 2 조절부는 상기 인버터와 접지 단자 사이에 직렬 접속된 저항 및 NMOS 트랜지스터, 상기 저항 및 NMOS 트랜지스터와 병렬 접속된 캐패시터를 포함하며, 상기 NMOS 트랜지스터는 상기 제 2 제어 신호에 따라 구동된다.
상기 제 1 조절부의 저항 및 상기 제 2 조절부의 저항은 각각의 저항값이 다르게 구성된다.
상기 인에이블 신호에 따라 구동되어 상기 제 1 비교기의 출력 단자의 전위를 전원 전압 전위로 초기화시키기 위한 PMOS 트랜지스터를 더 포함한다.
상기 인에이블 신호의 반전 신호에 따라 구동되어 상기 제 2 비교기의 출력 단자의 전위를 접지 전압 전위로 초기화시키기 위한 NMOS 트랜지스터를 더 포함한다.
상기 래치는 제 1 및 제 2 NAND 게이트를 포함하며, 상기 제 1 NAND 게이트는 제 1 비교기의 출력 신호 및 상기 제 2 NAND 게이트의 출력 신호를 입력하고, 상기 제 2 NAND 게이트는 제 2 비교기의 출력 신호 및 상기 제 1 NAND 게이트의 출력 신호를 입력한다.
상기 제 1 NAND 게이트의 출력 신호는 피드백되어 상기 제 2 입력 신호 발생 회로의 상기 제 2 신호가 되고, 상기 제 2 NAND 게이트의 출력 신호는 피드백되어 상기 제 1 입력 신호 발생 회로의 상기 제 1 신호가 된다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치의 오실레이터의 구성도이다.
기준 전압 발생 회로(10)는 인에이블 신호(EN)에 따라 전원 전압(Vcc)의 레벨을 검출하여 전원 전압(Vcc)의 레벨에 따른 서로 다른 전위의 제 1 및 제 2 제어 신호(V18 및 V30)를 출력하고, 제 1 및 제 2 제어 신호(V18 및 V30)에 따라 서로 다른 전위의 기준 전압(REF)를 발생시킨다. 즉, 전원 전압(Vcc)이 설정된 전압보다 작게 인가될 경우 하이 레벨의 제 1 제어 신호(V18)를 출력하고, 이에 의해 제 1 전압(V1) 레벨의 기준 전압(REF)을 출력한다. 반면, 전원 전압(Vcc)이 설정된 전압보다 크게 인가될 경우 하이 레벨의 제 2 제어 신호(V30)를 출력하고, 이에 의해 제 1 전압(V1)보다 큰 제 2 전압(V2) 레벨의 기준 전압(REF)을 출력한다. 따라서, 기준 전압 발생 회로(10)는 전원 전압(Vcc)이 낮게 인가될 경우 기준 전압(REF)의 레벨을 낮춰 발생시키고, 전원 전압(Vcc)이 높게 인가될 경우 기준 전압(REF)이 레벨을 높여 발생시킨다.
제 1 입력 신호 발생 회로(20)는 전원 전압(Vcc)에 따라 서로 다른 전위로 인가되는 제 1 및 제 2 제어 신호(V18 및 V30)에 따라 제 2 신호(BB)에 따른 제 1 입력 신호(REF_H)를 지연 시간을 달리하여 출력한다. 제 2 신호(BB)는 래치(110)의 NAND 게이트(130)의 출력 신호이다.
제 2 입력 신호 발생 회로(30)는 전원 전압(Vcc)에 따라 서로 다른 전위로 인가되는 제 1 및 제 2 제어 신호(V18 및 V30)에 따라 제 1 신호(AA)에 따른 제 2 입력 신호(REF_L)를 지연 시간을 달리하여 출력한다. 제 1 입력 신호(AA)는 래치(110)의 NAND 게이트(120)의 출력 신호이다.
제 1 비교기(40)는 인에이블 신호(EN)에 따라 구동되어 제 1 입력 신호(REF_H)와 기준 전압(REF)를 비교하여 그 결과에 따른 출력 신호(VRE1)를 출력하고, 제 2 비교기(50)는 인에이블 신호(EN)에 따라 구동되어 제 2 입력 신호(REF_L)와 기준 전압(REF)를 비교하여 그 결과에 따른 출력 신호(VRE2)를 출력한다.
PMOS 트랜지스터(60)는 인에이블 신호(EN)에 따라 구동되어 제 1 비교기(40)의 출력 단자(VRE1)의 전위를 하이 레벨로 초기화시키고, NMOS 트랜지스터(80)는 인에이블 신호(EN)를 반전시키는 인버터(70)의 출력 신호에 따라 구동되어 제 2 비교기(50)의 출력 단자(VRE2)를 로우 레벨로 초기화시킨다. 그리고, 인버터(90 및 100)는 각각 출력 단자(VRE1 및 VRE2)의 전위를 반전시킨다.
래치(130)는 두개의 NAND 게이트(110 및 120)로 구성되어 입력 신호를 저장하는데, NAND 게이트(110)는 인버터(90)의 출력 신호 및 NAND 게이트(120)의 출력 신호(BB)를 입력하고, NAND 게이트(110)는 인버터(100)의 출력 신호 및 NAND 게이트(110)의 출력 신호(AA)를 입력한다. 그리고, 인버터(140 내지 160)는 래치(130)의 출력 신호를 반전시켜 클럭 신호(CLK)로서 출력한다.
도 2는 본 발명의 일 실시 예에 따른 반도체 장치의 오실레이터를 구성하는 기준 전압 발생 회로의 일 실시 예이다.
전압 검출부(201)는 인에이블 신호(EN)에 따라 전원 전압(Vcc)의 레벨을 검출하여 검출 신호(VPOR)를 생성하는데, 전원 전압(Vcc)이 직렬 다이오드 접속된 다수의 NMOS 트랜지스터(N101 내지 N103)의 문턱 전압의 합보다 높은 전위로 인가되면 로우 레벨의 검출 신호(VPOR)를 검출하고, 낮은 전위로 인가되면 하이 레벨의 검출 신호(VPOR)를 검출한다. 예를들어 NMOS 트랜지스터(N101 내지 N103) 각각의 문턱 전압이 0.7V일 경우 전원 전압(Vcc)이 2.1V 이상으로 인가되면 검출 신호(VPOR)는 로우 레벨로 출력되고, 그 이하이면 하이 레벨로 출력된다. 따라서, 전원 전압(Vcc)이 3V로 인가되면 검출 신호(VPOR)는 로우 레벨로 출력되고, 전원 전압(Vcc)이 1.8V로 인가되면 검출 신호(VPOR)는 하이 레벨로 출력된다.
제어 신호 발생부(202)는 인에이블 신호(EN)에 따라 검출 신호(VPOR)를 반전시키는 NAND 게이트(101), NAND 게이트(101)의 출력 신호를 반전시켜 제 1 제어 신호(V18)로 출력하기 위한 인버터(I102), 검출 신호(VPOR)를 반전시키는 인버터 (I101)의 출력 신호를 반전시키는 NAND 게이트(102) 및 NAND 게이트(101)의 출력 신호를 반전시켜 제 2 제어 신호(V30)를 출력하기 위한 인버터(I103)를 포함하여 구성되며, 인에이블 신호(EN)에 따라 검출 신호(VPOR)의 레벨에 따라 전위가 변화되는 제 1 및 제 2 제어 신호(V18 및 V30)를 출력한다. 따라서, 검출 신호(VPOR)가 하이 레벨일 경우 제 1 제어 신호(V18)는 하이 레벨로 출력되고 제 2 제어 신호(V30)는 로우 레벨로 출력된다. 반면, 검출 신호(VPOR)가 로우 레벨일 경우 제 1 제어 신호(V18)는 로우 레벨로 출력되고, 제 2 제어 신호(V30)는 하이 레벨로 출력된다.
기준 전압 발생부(203)는 제 1 및 제 2 제어 신호(V18 및 V30)에 따라 서로 다른 전위의 기준 전압(REF)을 발생시키는데, 그 구성을 설명하면 다음과 같다. PMOS 트랜지스터(P101)가 인에이블 바 신호(ENb)에 따라 구동되어 노드(VINT)에 전원 전압(Vcc)이 공급되면, 노드(VINT)와 접지 단자(Vss) 사이에 다이오드 접속된 NMOS 트랜지스터(N105)에 의해 노드(VINT)의 전위가 조절된다. 한편, 노드(VINT)의 전위는 노드(VINT)와 접지 단자(Vss) 사이에 접속되어 인에이블 바 신호(ENb)에 따라 구동되는 NMOS 트랜지스터(N106)에 의해 초기화된다. NMOS 트랜지스터(N107)가 노드(VINT)의 전위에 따라 구동되어 전원 전압(Vcc)이 인가되면, 다수의 저항(R102 내지 R104)에 의해 제 1 및 제 2 전압(V1 및 V2)로 분배된다. 즉, 다수의 저항(R102 내지 R104)과 저항(R102)의 비에 의해 전원 전압(Vcc)이 분배되어 제 1 전압(V1)이 생성되고, 다수의 저항(R102 내지 R104)과 저항(R102 및 R103)의 비에 의해 전원 전압(Vcc)이 분배되어 제 2 전압(V2)가 생성된다. 제 1 전압(V1)은 제 1 제어 신호(V18)에 의해 구동되는 NMOS 트랜지스터(N109)를 통해 전달되어 기준 전압(REF)이 되고, 제 2 전압(V2)은 제 2 제어 신호(V30)에 의해 구동되는 NMOS 트랜지스터(N110)를 통해 전달되어 기준 전압(REF)이 된다. 한편, 기준 전압(VREF) 단자와 접지 단자(Vss) 사이에 인에이블 바 신호(ENb)에 따라 구동되어 기준 전압(REF)을 초기화시키는 NMOS 트랜지스터(N111)가 접속된다.
상기와 같이 구성되는 본 발명에 따른 기준 전압 발생 회로는 전원 전압(Vcc)이 설정된 전압보다 작을 경우 제 1 전압(V1)을 기준 전압(REF)로 출력하고, 전원 전압(Vcc)이 설정된 전압보다 클 경우 제 1 전압(V1)보다 큰 제 2 전압(V2)를 기준 전압(REF)로 출력한다.
즉, 전원 전압(Vcc)이 전압 검출부(201)를 구성하는 다수의 NMOS 트랜지스터(N101 내지 N103)의 문턱 전압의 합보다 작을 경우 하이 레벨의 검출 신호(VPOR)를 출력하고, 하이 레벨의 검출 신호(VPOR)에 의해 제어 신호 발생부(202)가 하이 레벨의 제 1 제어 신호(V18)를 출력하며, 하이 레벨의 제 1 제어 신호(V18)에 의해 기준 전압 발생부(203)가 제 1 전압(V1)으로 기준 전압(REF)을 출력한다.
반면, 전원 전압(Vcc)이 전압 검출부(201)를 구성하는 다수의 NMOS 트랜지스터(N101 내지 N103)의 문턱 전압의 합보다 클 경우 로우 레벨의 검출 신호(VPOR)를 출력하고, 로우 레벨의 검출 신호(VPOR)에 의해 제어 신호 발생부(202)가 하이 레벨의 제 2 제어 신호(V30)를 출력하며, 하이 레벨의 제 2 제어 신호(V30)에 의해 기준 전압 발생부(203)가 제 1 전압(V1)보다 큰 제 2 전압(V2)으로 기준 전압(REF) 을 출력한다.
도 3은 본 발명의 일 실시 예에 따른 반도체 장치의 오실레이터를 구성하는 입력 신호 발생 회로도이다.
NAND 게이트(301)는 인에이블 신호(EN)에 따라 제 1 제어 신호(V18)를 반전시키고, 인버터(I301)는 NAND 게이트(301)의 출력 신호를 반전시켜 제 1 인에이블 신호(EN_L)를 출력한다. NAND 게이트(302)는 인에이블 신호(EN)에 따라 제 2 제어 신호(V30)를 반전시키고, 인버터(I302)는 NAND 게이트(302)의 출력 신호를 반전시켜 제 2 인에이블 신호(EN_H)를 출력한다.
인버터(I303)는 래치의 출력 신호(AA 또는 BB)인 신호(IN)를 반전시키고, 출력 단자(REFH)와 접지 단자(Vss) 사이에 직렬 접속된 저항(R301) 및 NMOS 트랜지스터(N301)는 출력 단자(REFH)의 전위를 조절한다. 그리고, 저항(R301) 및 NMOS 트랜지스터(N301)와 병렬 연결되며, 출력 단자(REFH)와 접지 단자(Vss) 사이에 직렬 접속된 저항(R302) 및 NMOS 트랜지스터(N302)는 출력 단자(REFH)의 전위를 조절한다. 여기서, NMOS 트랜지스터(N301)는 제 1 인에이블 신호(EN_L)에 따라 구동되고, NMOS 트랜지스터(N302)는 제 2 인에이블 신호(EN_H)에 따라 구동된다. 또한, 저항(R301)과 저항(R302)는 서로 다른 저항값을 갖는다. 따라서, 제 1 인에이블 신호(EN_L)에 따른 저항(R301)과 캐패시터(C301)의 RC 지연 시간과 제 2 인에이블 신호(EN_H)에 따른 저항(R302)과 캐패시터(C301)의 RC 지연 시간은 차이가 나게 된다.
상기와 같은 입력 신호 발생 회로는 제 1 제어 전압(V18)이 하이 레벨로 인가되면 저항(R301)과 캐패시터(C301)에 의한 RC 지연 시간이 설정되어 하이 상태의 신호(IN)가 로우 상태의 신호(REFH)로 출력되고, 제 2 제어 전압(V30)이 하이 레벨로 인가되면 저항(R302)과 캐패시터(C301)에 의한 RC 지연 시간이 설정되어 하이 상태의 신호(IN)가 로우 상태의 신호(REFH)로 출력된다. 그런데, 제 1 제어 신호(V18)은 전원 전압(Vcc)이 설정된 전압보다 작을 경우 하이 레벨로 출력되고, 제 2 제어 신호(V30)는 전원 전압(Vcc)이 설정된 전압보다 클 경우 하이 레벨로 출력된다. 따라서, 전원 전압(Vcc)이 설정된 전압보다 낮게 인가될 경우 저항(R301)과 캐패시터(C301)에 의한 RC 지연 시간이 설정되어 신호(REFH)가 출력되고, 전원 전압(Vcc)이 설정된 전압보다 크게 인가될 경우 저항(R302)과 캐패시터(C302)에 의한 RC 지연 시간이 설정되어 신호(REFH)가 출력된다.
상술한 바와 같이 본 발명에 의하면 전원 전압(Vcc)의 레벨에 따라 기준 전압(REF)을 다르게 설정하고, 발진 신호의 출력 시간을 조절함으로써 전원 전압(Vcc)의 변화에 따른 클럭 신호(CLK)의 주기 변화를 일정하게 유지함으로써 클럭 신호(CLK)의 주기 변화에 의한 소자의 오동작을 방지할 수 있다.

Claims (16)

  1. 인에이블 신호에 따라 전원 전압의 레벨을 검출하여 상기 전원 전압의 레벨에 따른 서로 반대 전위의 제 1 및 제 2 제어 신호를 출력하고, 상기 제 1 및 제 2 제어 신호에 따라 서로 다른 전위의 기준 전압을 발생시키기 위한 기준 전압 발생 회로;
    상기 제 1 및 제 2 제어 신호에 따라 제 2 신호의 출력 시간을 조절하여 제 1 입력 신호를 발생시키기 위한 제 1 입력 신호 발생 회로;
    상기 제 1 및 제 2 제어 신호에 따라 제 1 신호의 출력 시간을 조절하여 제 2 입력 신호를 발생시키기 위한 제 2 입력 신호 발생 회로;
    상기 제 1 입력 신호 및 상기 기준 전압을 비교하기 위한 제 1 비교기;
    상기 제 2 입력 신호 및 상기 기준 전압을 비교하기 위한 제 2 비교기;
    상기 제 1 및 제 2 비교기의 출력 신호를 래치시켜 클럭 신호를 출력하기 위한 래치를 포함하는 반도체 장치의 오실레이터.
  2. 제 1 항에 있어서, 상기 기준 전압 발생 회로는 상기 전원 전압이 설정된 전압보다 낮게 인가될 경우 상기 제 1 제어 신호를 발생시켜 이에 따라 제 1 전압 레벨의 상기 기준 전압을 발생시키고, 상기 전원 전압이 상기 설정된 전압보다 높게 인가될 경우 상기 제 2 제어 신호를 발생시켜 이에 따라 상기 제 1 전압 레벨보다 높은 제 2 전압 레벨의 상기 기준 전압을 발생시키는 반도체 장치의 오실레이터.
  3. 제 1 항에 있어서, 상기 기준 전압 발생 회로는 상기 설정된 전압에 따라 상기 전원 전압의 레벨을 검출하여 검출 신호를 발생시키기 위한 전압 검출부;
    상기 인에이블 신호에 따라 상기 검출 신호의 전위에 따른 상기 제 1 제어 신호 및 상기 검출 신호의 반전된 전위에 따른 상기 제 2 제어 신호를 발생시키기 위한 제어 신호 발생부; 및
    상기 제어 신호 발생부의 상기 제 1 및 제 2 제어 신호에 따라 서로 다른 전위의 상기 기준 전압을 발생시키기 위한 기준 전압 발생부를 포함하는 반도체 장치의 오실레이터.
  4. 제 3 항에 있어서, 상기 전압 검출부는 상기 전원 전압이 직렬 다이오드 접속된 다수의 NMOS 트랜지스터의 문턱 전압의 합보다 높은 전위로 인가되면 로우 레벨의 상기 검출 신호를 출력하고, 상기 전원 전압이 직렬 다이오드 접속된 다수의 NMOS 트랜지스터의 문턱 전압의 합보다 낮은 전위로 인가되면 하이 레벨의 상기 검출 신호를 출력하는 반도체 장치의 오실레이터.
  5. 제 3 항에 있어서, 상기 제어 신호 발생부는 상기 인에이블 신호에 따라 상기 검출 신호와 동일 전위의 상기 제 1 제어 신호를 발생시키기 위한 제 1 논리부; 및
    상기 인에이블 신호에 따라 상기 검출 신호를 반전시킨 전위의 상기 제 2 제어 신호를 발생시키기 위한 제 2 논리부를 포함하는 반도체 장치의 오실레이터.
  6. 제 5 항에 있어서, 상기 제 1 논리부는 상기 인에이블 신호에 따라 상기 검출 신호를 반전시키기 위한 NAND 게이트; 및
    상기 NAND 게이트의 출력 신호를 반전시켜 상기 제 1 제어 신호를 출력하기 위한 인버터를 포함하는 반도체 장치의 오실레이터.
  7. 제 5 항에 있어서, 상기 제 2 논리부는 상기 검출 신호를 반전시키기 위한 제 1 인버터;
    상기 인에이블 신호에 따라 상기 제 1 인버터의 출력 신호를 반전시키기 위한 NAND 게이트; 및
    상기 NAND 게이트의 출력 신호를 반전시켜 상기 제 2 제어 신호를 출력하기 위한 제 2 인버터를 포함하는 반도체 장치의 오실레이터.
  8. 제 3 항에 있어서, 상기 기준 전압 발생부는 상기 전원 전압을 서로 다른 전위의 제 1 및 제 2 전압으로 분배하기 위한 전압 분배부;
    상기 제 1 제어 신호에 따라 상기 제 1 전압을 기준 전압으로 출력하기 위한 제 1 스위치;
    상기 제 2 제어 신호에 따라 상기 제 2 전압을 기준 전압으로 출력하기 위한 제 2 스위치를 포함하는 반도체 장치의 오실레이터.
  9. 제 1 항에 있어서, 상기 제 1 및 제 2 입력 신호 발생 회로 각각은 상기 인에이블 신호에 따라 상기 제 1 제어 신호를 전달하기 위한 제 1 논리부;
    상기 인에이블 신호에 따라 상기 제 2 제어 신호를 전달하기 위한 제 2 논리부;
    상기 제 1 또는 제 2 신호를 반전시켜 상기 입력 신호를 발생시키기 위한 인버터;
    상기 제 1 제어 신호에 따라 상기 입력 신호의 발생 시간을 조절하기 위한 제 1 조절부; 및
    상기 제 2 제어 신호에 따라 상기 입력 신호의 발생 시간을 조절하기 위한 제 2 조절부를 포함하는 반도체 장치의 오실레이터.
  10. 제 9 항에 있어서, 상기 제 1 조절부는 상기 인버터와 접지 단자 사이에 직렬 접속된 저항 및 NMOS 트랜지스터, 상기 저항 및 NMOS 트랜지스터와 병렬 접속된 캐패시터를 포함하며, 상기 NMOS 트랜지스터는 상기 제 1 제어 신호에 따라 구동되는 반도체 장치의 오실레이터.
  11. 제 9 항에 있어서, 상기 제 2 조절부는 상기 인버터와 접지 단자 사이에 직렬 접속된 저항 및 NMOS 트랜지스터, 상기 저항 및 NMOS 트랜지스터와 병렬 접속된 캐패시터를 포함하며, 상기 NMOS 트랜지스터는 상기 제 2 제어 신호에 따라 구동되는 반도체 장치의 오실레이터.
  12. 제 10 항 또는 제 11 항에 있어서, 상기 제 1 조절부의 저항 및 상기 제 2 조절부의 저항은 각각의 저항값이 다르게 구성되는 반도체 장치의 오실레이터.
  13. 제 1 항에 있어서, 상기 인에이블 신호에 따라 구동되어 상기 제 1 비교기의 출력 단자의 전위를 전원 전압 전위로 초기화시키기 위한 PMOS 트랜지스터를 더 포함하는 반도체 장치의 오실레이터.
  14. 제 1 항에 있어서, 상기 인에이블 신호의 반전 신호에 따라 구동되어 상기 제 2 비교기의 출력 단자의 전위를 접지 전압 전위로 초기화시키기 위한 NMOS 트랜지스터를 더 포함하는 반도체 장치의 오실레이터.
  15. 제 1 항에 있어서, 상기 래치는 제 1 및 제 2 NAND 게이트를 포함하며, 상기 제 1 NAND 게이트는 제 1 비교기의 출력 신호 및 상기 제 2 NAND 게이트의 출력 신호를 입력하고, 상기 제 2 NAND 게이트는 제 2 비교기의 출력 신호 및 상기 제 1 NAND 게이트의 출력 신호를 입력하는 반도체 장치의 오실레이터.
  16. 제 1 항 또는 제 15 항에 있어서, 상기 제 1 NAND 게이트의 출력 신호는 피드백되어 상기 제 2 입력 신호 발생 회로의 상기 제 2 신호가 되고, 상기 제 2 NAND 게이트의 출력 신호는 피드백되어 상기 제 1 입력 신호 발생 회로의 상기 제 1 신호가 되는 반도체 장치의 오실레이터.
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