KR20080021393A - 반도체 장치의 오실레이터 - Google Patents

반도체 장치의 오실레이터 Download PDF

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KR20080021393A
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Abstract

본 발명은 반도체 장치의 오실레이터에 관한 것으로, 전원전압의해 저항값이 변경되는 가변저항소자에 의해 제 1 RC 지연값이 변경되고, 이에 따라 제 1 전압을 생성하는 제 1 전압 생성부; 전원전압의해 저항값이 변경되는 가변저항소자에 의해 제 2 RC 지연값이 변경되고, 이에 따라 제 2 전압을 생성하는 제 2 전압 생성부; 상기 제 1 전압과 전원전압에 의해 설정되는 기준전압을 비교하는 제 1 비교부; 상기 제 2 전압과 상기 기준전압을 비교하는 제 2 비교부; 및 상기 제 1 및 제 2 비교부의 출력신호를 래치 하여 기준클록을 생성하는 래치부를 포함한다.
오실레이터, 기준전압, RC

Description

반도체 장치의 오실레이터{Oscillator of semiconductor device}
도 1은 종래의 반도체 장치의 오실레이터의 구성도이다.
도 2는 본 발명의 실시 예에 따른 반도체 장치의 오실레이터의 구성도이다.
도 3a 및 도 3b는 종래와 본 발명의 실시 예에 따른 반도체 장치의 오실레이터 동작 시뮬레이터 결과를 나타낸 그래프이다.
*도면의 주요 부분의 간단한 설명*
11 : 제 1 전압 생성부 12 : 제 2 전압 생성부
13 : 제 2 비교부 14 : 제 2 비교부
15 : 래치부
본 발명은 반도체 메모리 장치의 오실레이터에 관한 것으로, 특히 전원전압의 변화와 무관하게 일정한 클록 주기를 갖는 기준 클록을 생성할 수 있는 반도체 장치의 오실레이터에 관한 것이다.
반도체 칩(chip)에서 오실레이터(oscillator)는 펌프(pump)나 타이머의 기준클록(clock)을 생성하는데 사용된다. 이때 타이머에 사용되는 기준클록은 칩에서 사용되는 제어신호의 지속시간을 결정하는데 중요한 역할을 하는 등, 기준클록의 변화는 제품의 스팩(spec)에도 영향을 미치는 중요한 요소이다.
도 1은 종래의 반도체 장치의 오실레이터의 구성도이다.
도 1을 참조하면, 종래의 반도체 장치의 오실레이터는 제 1 인버터(IN1)와 제 2 인버터(IN2)를 포함한다. 제 1 및 제 2 인버터(IN1 및 IN2)의 출력은 각각 설정된 RC 지연값에 따라 제어된다. 제 1 및 제 2 인버터(IN1 및 IN2)의 출력인 비교 전압(Va, Vb)은 기준전압(Vref)과 각각 비교되고, 그 결과를 래치회로에 제공한다. 래치회로의 출력은 출력단에 제공함과 동시에 제 1 및 제 2 인버터(IN1 및 IN2)의 입력에 제공함으로써, 기준클록이 발생된다.
제 1 인버터(IN1)를 통해 입력되는 신호는 저항(R1)과 캐패시터(C1)에 의한 RC 지연값에 의해 변경되며, 제 2 인버터(IN2)를 통해 입력되는 신호는 저항(R2)과 커패시터(C2)에 의한 RC 지연값에 의해 변경된다.
비교전압(Va, Vb)은 제 1 비교기(COMP1)와 제 2 비교기(COMP2)에서 각각 비교되는데, 제 1 비교기(COMP1)의 경우 기준전압(Vref)보다 비교전압(Va)이 작으면 출력전압(Vout1)으로 로우 레벨을 출력하고, 기준전압(Vref)보다 비교전압(Va)이 크면 출력전압(Vout1)으로 하이 레벨을 출력한다. 또한 제 2 비교기(COMP2)는 기준전압(Vref)이 비교전압(Vb)보다 작으면 출력전압(Vout2)으로 하이 레벨을 출력하고, 기준전압(Vref)이 비교전압(Vb)보다 크면 출력전압(Vout2)으로 로우 레벨을 출력한다.
상기 출력 전압(Vout1 및 Vout2)는 각각 인버터(IN3, IN4)를 거쳐 NAND 게이 트(NA1, NA2)로 구성된 래치회로에 입력된다. 래치회로의 출력(Q/)은 인버터(IN5)에 의해 반전되며, 인버터(IN5)의 출력을 기준클록(CLK)으로 한다.
상술한 반도체 장치의 오실레이터는 기준전압(Vref)과 비교전압(Va, Vb)을 비교하여 그 결과에 따른 기준클록이 생성되는 것으로, 다음의 수학식 1과 같은 주기(T)를 갖는 기준클록이 생성된다.
Figure 112006063853601-PAT00001
수학식 1에서와 같이 기준클록의 주기(T)는 전원전압(Vcc)과 기준전압(Vref)의 함수로써, 전원전압(Vcc)이 변경되면, 기준전압(Vref)도 변경되고, 또한 주기(T)도 변경된다.
이와 같이 전원전압의 변화에 따라 기준클록의 주기가 변동되면, 반도체 장치의 동작에도 많은 영향을 미치게 된다.
일례로, 낸드 플래시 메모리 장치(NAND type flash memory device)에서 기준클록의 주기 변화는 메모리 셀에서 데이터를 독출(read)하는데 소요되는 시간의 리드 액세스 타임(read access time)과 밀접한 연관성이 있으며, 기준클록의 주기가 감소할 경우 리드 액세스 타임은 감소한다. 따라서 칩 내부 동작의 제어신호가 모두 감소하게 되고 메모리 셀의 데이터를 정확하게 센싱하지 못하는 경우가 발생한다.
상기에서 설명한 바와 같이, 오실레이터는 칩의 동작에 많은 영향을 미치기 때문에 PVT(Process/Voltage/Temperature)의 변화에 덜 민감하도록 설계되어져야만 하며, 종래 기술에 따른 오실레이터는 전원전압의 변화에 클록 주기가 수시로 변동하기 때문에, 내부 제어신호의 지속시간을 일정하게 유지시키는 것이 사실상 불가능하다.
따라서 본 발명이 이루고자 하는 기술적 과제는 전원전압의 변화에 무관하게 일정한 주기를 갖는 기준클록을 생성하여 내부 제어 신호의 지속시간을 일정하게 유지시킬 수 있는 반도체 장치의 오실레이터를 제공함에 그 목적이 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 반도체 장치의 오실레이터는,
전원전압의해 저항값이 변경되는 가변저항소자에 의해 제 1 RC 지연값이 변경되고, 이에 따라 제 1 전압을 생성하는 제 1 전압 생성부; 전원전압의해 저항값이 변경되는 가변저항소자에 의해 제 2 RC 지연값이 변경되고, 이에 따라 제 2 전압을 생성하는 제 2 전압 생성부; 상기 제 1 전압과 전원전압에 의해 설정되는 기준전압을 비교하는 제 1 비교부; 상기 제 2 전압과 상기 기준전압을 비교하는 제 2 비교부; 및 상기 제 1 및 제 2 비교부의 출력신호를 래치 하여 기준클록을 생성하는 래치부를 포함한다.
이때, 상기 제 1 전압 생성부는, 상기 래치부의 제 1 출력단의 출력신호를 반전시켜 출력하는 인버터; 상기 인버터의 NMOS 트랜지스터와 접지전압 사이에 접 속된 저항; 상기 제 1 전압이 출력되는 출력단과 상기 인버터의 NMOS 트랜지스터 사이에 접속되고, 전원전압에 따라 저항이 변경되는 가변저항 소자; 상기 출력단과 접지전압원 사이에 접속된 커패시터를 포함한다.
상기 가변저항 소자는, 상기 전원전압과 게이트가 연결되고, 상기 출력단과 드레인이 연결되며, 상기 인버터의 NMOS 트랜지스터의 드레인과 소스단자가 연결되는 제 1 NMOS 트랜지스터와, 상기 제 1 NMOS 트랜지스터와 공통으로 게이트가 연결되어 전원전압과 연결되고, 상기 인버터의 NMOS 트랜지스터와 저항 사이에 접속되는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.
또한, 상기 제 2 전압 생성부는, 상기 래치부의 제 2 출력단의 출력신호를 반전시켜 출력하는 인버터; 상기 인버터의 NMOS 트랜지스터와 접지전압 사이에 접속된 저항; 상기 제 2 전압이 출력되는 출력단과 상기 인버터의 NMOS 트랜지스터 사이에 접속되고, 전원전압에 따라 저항이 변경되는 가변저항 소자; 상기 출력단과 접지전압원 사이에 접속된 커패시터를 포함한다.
상기 가변저항 소자는, 상기 전원전압과 게이트가 연결되고, 상기 출력단과 드레인이 연결되며, 상기 인버터의 NMOS 트랜지스터의 드레인과 소스단자가 연결되는 제 3 NMOS 트랜지스터와, 상기 제 1 NMOS 트랜지스터와 공통으로 게이트가 연결되어 전원전압과 연결되고, 상기 인버터의 NMOS 트랜지스터와 저항 사이에 접속되는 제 4 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시 예에 따른 반도체 장치의 오실레이터의 구성도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 반도체 장치의 오실레이터는 제 1 및 제 2 전압 생성부(11, 12)로부터 각각 설정되는 RC 지연값에 따라 생성된 소정 전압 레벨(Level)을 갖는 전압(VA, VB)과 비교대상이 되는 기준전압(Vref)을 각각 비교하는 제 1 및 제 2 비교부(12, 13)와, 상기 제 1 및 제 2 비교부(12, 13)의 출력을 각각 래치 하여 출력(Q,Q/)하는 논리조합부(15)를 포함하여 구성된다.
상기 제 1 및 제 2 전압 생성부(11, 12)는 각각 설정되는 RC 지연값에 따라 서로 다른 전압 레벨을 갖는 전압(VA, VB)을 생성하여 출력한다.
제 1 전압 생성부(11)에서 RC 지연값은 저항(R11)과 NMOS 트랜지스터(MN11, MN12, MN13)의 저항 및 커패시터(C11)에 의해 결정된다. 이에 따라 전압(VA)은 래치부(15)의 제 1 출력(Q/)과 RC 지연값에 따라 서서히 증가한다. 상기 NMOS 트랜지스터(MN11, MN13)는 전원전압(Vcc)에 의해 동작하는 공통 게이트(common gate)와 소스 팔로우(source follower) 타입으로 캐스케이드(cascade) 연결되어 있다. 전원전압(Vcc)이 변화되는 경우 NMOS 트랜지스터(MN11, MN13)의 저항값이 변경된다. 그로 인하여 기준클록의 주기(T)가 전원전압(Vcc)에 따라 변경되는 것을 설정된 RC 지연값을 변경시킴으로써 보상할 수 있다.
그리고 제 1 전압생성부(11)는 캐스케이드 접속된 NMOS 트랜지스터(MN11, MN13)를 채용함으로써 고속 동작시에 폴(pole)과 제로(zero) 영향으로 보상 커패시터의 영향을 적게 받고 안정적 동작을 한다.
제 1 전압 생성부(11)의 상세한 구성은 다음과 같다.
전원전압(Vcc)단자와 노드 (A) 사이에 PMOS 트랜지스터(MP11)가 접속된다. 노드 (A)와 노드 (B) 사이에 NMOS 트랜지스터(MN11, MN12, MN13)이 직렬접속된다. PMOS 트랜지스터(MP11) 및 NMOS 트랜지스터(MN12)의 게이트는 래치부(15)의 제 1 출력(Q/)에 연결되고 인버터 기능을 한다.
NMOS 트랜지스터(MN11 및 MN13)의 게이트는 전원전압(Vcc) 단자에 연결된다. 노드 (A)와 접지 사이에 커패시터(C11)가 접속된다. 노드 (B)와 접지 사이에 저항(R11)가 접속된다.
제 2 전압 생성부(12)의 구성은 인버터 기능을 하는 PMOS 트랜지스터(MP12) 및 NMOS 트랜지스터(MN15)의 게이트가 래치부(15)의 제 2 출력(Q)에 연결되는 것을 제외하고 제 1 전압 생성부(11)의 구성과 동일하다. 그러므로 제 2 전압 생성부(12)의 구성 및 그에 대한 동작설명은 생략하기로 한다.
그리고 제 1 비교부(13)는 전압(VA)과 기준전압(Vref)을 비교하고, 그 결과에 따라 소정의 전압레벨을 갖는 전압(Vout11)을 출력한다. 예컨대 제 1 비교부(13)의 비교기(COMP11)가 인에이블된 상태에서 전압(VA)이 기준전압(Vref)보다 낮은 경우 로우 레벨을 출력전압(Vout11)으로 출력하고, 그와 반대로 전압(VA)이 기준전압(Vref)보다 높으면 하이 레벨을 출력전압(Vout11)으로 출력한다. 그리고 출력전압(Vout11)은 인버터(IN11)를 통해 반전되어 노드 N1을 통해 출력되며, 노드 N1의 출력은 논리조합부(15)의 NAND 게이트(NA11)에 일측에 입력된다.
그리고 제 2 비교부(14)는 전압(VB)과 기준전압(Vref)을 비교하고, 그 결과에 따라 소정의 전압레벨을 갖는 전압(Vout12)을 출력한다. 예컨대 제 2 비교부(14)는 비교기(COMP12)가 인에이블된 상태에서 전압(VB)이 기준전압(Vref)보다 낮은 경우 로우 레벨을 출력전압(Vout12)으로 출력하고, 그와 반대로 전압(VB)이 기준전압(Vref)보다 높으면 하이 레벨을 출력전압(Vout12)으로 출력한다. 그리고 출력전압(Vout12)은 인버터(IN12)를 통해 반전되어 노드 N2로 출력되며, 노드 N2의 출력신호는 논리조합부(15)의 NAND 게이트(NA12)에 일측에 입력된다.
한편, 상기 NMOS 트랜지스터(MN11, MN13, MN14, MN16)의 저항값은 다음의 이유에 의해 전원전압에 따라 변경된다. NMOS 트랜지스터(MN11, MN13, MN14, MN16)의 게이트에 연결되는 전원전압(Vcc)이 변경됨에 따라 드레인과 소스 사이에 채널이 형성되는 정도가 틀려진다. 즉 전원전압이 크면 채널 형성이 넓게 되며, 전원전압이 적으면 채널 형성이 좁게 된다. 따라서 채널 형성의 정도에 따라 상기 NMOS 트랜지스터(MN11, MN13, MN14, MN16)가 가지는 저항값 역시 변경된다. 채널 형성이 넓으면 그만큼 저항이 작아지고, 채널 형성이 좁으면 저항이 커진다. 따라서 전원전압에 상기 NMOS 트랜지스터(MN11, MN13, MN14, MN16)가 가지는 저항은 게이트에 인가되는 전원전압에 반비례하게 된다.
따라서 상기 오실레이터는 전원전압(Vcc)이 변경되면 기준클록의 주기(T)가 비례하여 커진다. 한편, 상기 전원전압(Vcc)이 커지는 경우 NMOS 트랜지스터(MN11, MN13, MN14, MN16)의 저항은 작아져서 제 1 및 제 2 전압 생성부(11, 12)의 RC 지 연값은 작아져 기준클록의 주기(T)도 작아진다. 즉, 상기 전원전압(Vcc)에 의해 변경되는 기준클록의 주기(T)를 RC 지연값이 보상하여 일정 주기를 유지할 수 있게 한다.
한편, 래치부(15)는 일례로 제 1 및 제 2 비교부(13, 14)의 각 출력전압(Vout11, Vout12)을 래치하기 위하여 SR 래치(SR-latch)회로로 구성되고, 제 1 비교부(13)의 노드 N1 신호와 제 2출력단(Q)의 신호를 부정 논리곱 하는 낸드 게이트(NA11)와, 제 2 비교부(14)의 노드 N2의 신호와 제 1 출력단(Q/)의 신호를 부정 논리곱 하는 낸드 게이트(NA12)를 포함한다.
낸드 게이트(NA11)는 제 2 출력단(Q)의 출력신호가 로우 레벨인 경우 노드 N1의 신호와 무관하게 하이레벨의 신호를 출력하고, 하이 레벨인 경우 노드 N1 신호에 따라 로우 레벨 또는 하이 레벨의 신호를 출력한다. 즉, 노드 N1 신호가 로우 레벨이면 하이 레벨의 신호를 출력하고, 노드 N1 신호가 하이 레벨인 경우 로우 레벨의 신호를 출력한다. 낸드 게이트(NA12)는 제 1 출력단(Q/)의 출력신호가 로우 레벨인 경우 노드 N2 신호와 무관하게 하이 레벨의 신호를 출력하고, 하이 레벨인 경우 노드 N2 신호에 따라 로우 레벨 또는 하이레벨이 신호를 출력한다. 즉, 노드 N2 신호가 로우 레벨인 경우 하이레벨의 신호를 출력하고, 노드 N2 신호가 하이레벨인 경우 로우 레벨의 신호를 출력한다.
이 외에, 본 발명의 실시 예에 따른 반도체 장치의 오실레이터는 부가적으로 오실레이터의 초기값을 설정하기 위하여 제 1 비교부(13)의 출력단인 노드 N1을 로우 레벨 상태로 유지하고, 제 2 비교부(14)의 출력단인 노드 N2를 하이레벨로 유지 시키기 위한 제 1 및 제 2 설정부를 더 포함 할 수 있다. 제 1 설정부는 전원전압과 제 1 비교부(13)의 출력전압(Vout11)단의 사이에 접속되어 인에이블(Enable; EN) 신호에 의해 턴온 되는 PMOS 트랜지스터(MP13)로 구성된다. 제 2 설정부는 제 2 비교부(14)의 출력전압(Vout12)단과 접지전압 사이에 접속되어 인에이블 바(EN/)에 의해 턴온 되는 NMOS 트랜지스터(MN17)로 구성된다.
상기와 같이 구성되는 본 발명의 실시 예에 따른 반도체 장치의 오실레이터가 동작하는 것을 좀더 상세히 설명하면 다음과 같다.
상기 도 2에 나타난 바와 같이, 초기에는 인에이블 신호(EN)가 로우 레벨로 입력되어 오실레이터가 디스에이블 상태가 된다. 이때 제 1 비교부(13)의 출력단의 노드 N1은 제 1 설정부의 PMOS 트랜지스터(MP13)에 의해 로우 레벨이 된다. 반면에 제 2 비교부(14)의 출력단의 노드 N2는 제 2 설정부의 NMOS 트랜지스터(MN17)에 의해 하이레벨이 된다. 이에 따라 래치부(15)의 제 1 출력단(Q/)은 하이 레벨이 되고, 제 2 출력단(Q)은 로우 레벨이 된다.
이런 상태에서, 인에이블 신호(EN)가 하이레벨로 천이하여 오실레이터가 인에이블 되면 기준전압(Vref)이 인가된다. 그리고 로우 레벨의 제 2 출력단(Q)의 신호에 따라 제 2 전압 생성부(12)의 PMOS 트랜지스터(MP12)가 턴 온되고, 전원전압에 의하여 커패시터(C12) 전압(VB)이 서서히 상승하게 된다. 일정 시간 후 전압(VB)이 기준전압(Vref) 이상으로 상승하면, 제 2 비교부(14)의 출력전압(Vout12)은 로우 레벨에서 하이 레벨로 천이하게 되며, 인버터(IN12)는 노드 N2를 통해 로우 레벨 신호를 출력한다. 따라서 래치부(15)에 제 2 출력단(Q)은 로우 레벨에서 하이 레벨로 천이하게 된다.
따라서 제 2 전압 생성부(12)의 PMOS 트랜지스터(MP12)는 턴오프 되고, NMOS 트랜지스터(MN15)가 턴온 된다. 커패시터(C12)에 차지된 전압은 전원전압(Vcc)에 의해 동작되고 있는 NMOS 트랜지스터(MN14, MN16)와, 제 2 출력단(Q)에 의해 턴 온 된 NMOS 트랜지스터(MN15)를 통해 저항(R12)으로 방전되기 시작한다.
한편, 상기 제 2 출력단(Q)이 하이레벨로 천이됨에 따라, 래치부(15)의 제 1 출력단(Q/)은 하이 레벨에서 로우 레벨로 천이된다. 그리고 제 1 전압 생성부(11)의 PMOS 트랜지스터(MP11)가 턴온 됨으로써 커패시터(C11) 전압(VA)이 서서히 상승한다. 일정 시간이 흐른 후, 전압(VA)이 기준전압(Vref)보다 커지면 출력전압(Vout11)은 로우 레벨에서 하이 레벨로 천이되며, 인버터(IN11)는 노드 N1을 통해 로우 레벨을 출력한다. 상기 노드 N1의 로우 레벨에 의해 래치부(15)의 제 1 출력단(Q/)은 로우 레벨에서 하이 레벨로 천이하고, 다시 제 2 출력단(Q)이 하이레벨에서 로우 레벨로 천이된다.
상기와 같이, 제 1 출력단(Q/)과 제 2 출력단(Q)이 반복적으로 로우 레벨에서 하이 레벨로, 하이 레벨에서 로우 레벨로 천이함으로써 일정한 주기를 갖는 클록(CLK)이 생성된다.
상기한 본 발명의 실시 예에 따른 반도체 장치의 오실레이터는 앞서 서술한 수학식 1과 같이 주기(T)를 갖는 기준클록을 출력한다. 이때, 입력되는 전원전압(Vcc)이 외부 노이즈 등에 의해 변경되면 제 1 및 제 2 전압 생성부(11, 12)의 NMOS 트랜지스터(MN11, MN13, MN14, MN16)의 저항값이 반비례하여 변경한다.
따라서 상기 수학식 1에 의하여 주기(T)가 전원전압(Vcc)에 비례하여 변경하는데 따라, 저항값이 반비례하여 변경하여 RC 지연값이 반비례하여 변경되도록 하는 결과가 나타난다. 따라서 실제 주기 (T)는 전원전압(Vcc)이 변경되더라도 RC 지연값이 보상을 해주어 일정한 주기를 유지하도록 한다.
도 3a 및 도 3b는 종래와 본 발명의 실시 예에 따른 반도체 장치의 오실레이터 동작 시뮬레이터 결과를 나타낸 그래프이다.
도 3a 및 도 3b를 참조하면, 그래프(a)는 종래의 반도체 장치의 오실레이터의 전원전압 변화에 따른 동작 시뮬레이션 결과이며, 그래프(b)는 본 발명의 실시 예에 따른 반도체 장치의 오실레이터 장치의 전원전압 변화에 따른 동작 시뮬레이션 결과를 나타낸 것으로, 그래프(a)에 비하여 그래프(b)가 전원전압 변동에 대하여 클록주기의 변동 범위가 현저히 낮아지는 것을 알 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 장치의 오실레이터는 외부 노이즈로 인해 변경되는 전원전압에 따라 RC 지연값이 보상될 수 있도록 하여 동일한 주기의 기준클록을 생성할 수 있도록 하는 효과가 있다.

Claims (10)

  1. 전원전압에 의해 저항값이 변경되는 가변저항소자에 의해 제 1 RC 지연값이 변경되고, 이에 따라 제 1 전압을 생성하는 제 1 전압 생성부;
    전원전압에 의해 저항값이 변경되는 가변저항소자에 의해 제 2 RC 지연값이 변경되고, 이에 따라 제 2 전압을 생성하는 제 2 전압 생성부;
    상기 제 1 전압과 전원전압에 의해 설정되는 기준전압을 비교하는 제 1 비교부;
    상기 제 2 전압과 상기 기준전압을 비교하는 제 2 비교부; 및
    상기 제 1 및 제 2 비교부의 출력신호를 래치 하여 기준클록을 생성하는 래치부를 포함하는 반도체 장치의 오실레이터.
  2. 제 1항에 있어서,
    상기 제 1 전압 생성부는,
    상기 래치부의 제 1 출력단의 출력신호를 반전시켜 출력하는 인버터;
    상기 인버터의 NMOS 트랜지스터와 접지전압 사이에 접속된 저항;
    상기 제 1 전압이 출력되는 출력단과 상기 인버터의 NMOS 트랜지스터 사이에 접속되고, 전원전압에 따라 저항이 변경되는 가변저항 소자;
    상기 출력단과 접지전압원 사이에 접속된 커패시터를 포함하는 반도체 장치의 오실레이터.
  3. 제 2항에 있어서,
    상기 가변저항 소자는,
    상기 전원전압과 게이트가 연결되고, 상기 출력단과 드레인이 연결되며, 상기 인버터의 NMOS 트랜지스터의 드레인과 소스단자가 연결되는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 장치의 오실레이터.
  4. 제 2항에 있어서,
    상기 가변저항 소자는,
    상기 인버터의 NMOS 트랜지스터와 저항 사이에 접속되는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 장치의 오실레이터.
  5. 제 2항에 있어서,
    상기 가변저항 소자는,
    상기 전원전압과 게이트가 연결되고, 상기 출력단과 드레인이 연결되며, 상기 인버터의 NMOS 트랜지스터의 드레인과 소스단자가 연결되는 제 1 NMOS 트랜지스터와,
    상기 제 1 NMOS 트랜지스터와 공통으로 게이트가 연결되어 전원전압과 연결되고, 상기 인버터의 NMOS 트랜지스터와 저항 사이에 접속되는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치의 오실레이터.
  6. 제 1항에 있어서,
    상기 제 2 전압 생성부는,
    상기 래치부의 제 2 출력단의 출력신호를 반전시켜 출력하는 인버터;
    상기 인버터의 NMOS 트랜지스터와 접지전압 사이에 접속된 저항;
    상기 제 2 전압이 출력되는 출력단과 상기 인버터의 NMOS 트랜지스터 사이에 접속되고, 전원전압에 따라 저항이 변경되는 가변저항 소자;
    상기 출력단과 접지전압원 사이에 접속된 커패시터를 포함하는 반도체 장치의 오실레이터.
  7. 제 6항에 있어서,
    상기 가변저항 소자는,
    상기 전원전압과 게이트가 연결되고, 상기 출력단과 드레인이 연결되며, 상기 인버터의 NMOS 트랜지스터의 드레인과 소스단자가 연결되는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 장치의 오실레이터.
  8. 제 6항에 있어서,
    상기 가변저항 소자는,
    상기 인버터의 NMOS 트랜지스터와 저항 사이에 접속되는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 장치의 오실레이터.
  9. 제 6항에 있어서,
    상기 가변저항 소자는,
    상기 전원전압과 게이트가 연결되고, 상기 출력단과 드레인이 연결되며, 상기 인버터의 NMOS 트랜지스터의 드레인과 소스단자가 연결되는 제 3 NMOS 트랜지스터와,
    상기 제 1 NMOS 트랜지스터와 공통으로 게이트가 연결되어 전원전압과 연결되고, 상기 인버터의 NMOS 트랜지스터와 저항 사이에 접속되는 제 4 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치의 오실레이터.
  10. 제 1항에 있어서,
    상기 래치부는 SR 래치로 구성되는 반도체 장치의 오실레이터.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7961010B2 (en) 2009-01-19 2011-06-14 Samsung Electronics Co., Ltd. Dynamic logic circuit including dynamic standard cell library
KR101292665B1 (ko) * 2008-12-04 2013-08-02 한국전자통신연구원 저전력 완화 발진기 및 이를 이용한 ｒｆｉｄ 태그
US8643358B2 (en) 2010-07-09 2014-02-04 Hynix Semiconductor Inc. Oscillator

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