KR101167408B1

KR101167408B1 - 오실레이터

Info

Publication number: KR101167408B1
Application number: KR1020100066509A
Authority: KR
Inventors: 윤장환
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-07-09
Filing date: 2010-07-09
Publication date: 2012-07-19
Also published as: KR20120005833A; US8643358B2; US20120007581A1

Abstract

본 발명은 온도 및 외부전압의 변화에 따라 가변되는 기준전압을 발생하는 기준전압 발생회로; 상기 기준전압에 따라 제1 비교전압을 제1 노드로 출력하되, 제1 노드의 디스차지 시간을 일정하게 하는 제1 비교전압 발생회로; 상기 기준전압에 따라 제2 비교전압을 제2 노드로 출력하되, 제2 노드의 디스차지 시간을 일정하게 하는 제2 비교전압 발생회로; 상기 기준전압 및 상기 제1 비교전압을 비교하여 제1 입력전압을 발생하는 제1 비교회로; 상기 기준전압 및 상기 제2 비교전압을 비교하여 제2 입력전압을 발생하는 제2 비교회로; 및 상기 제1 및 제2 입력전압에 응답하여 일정한 주기를 갖는 클럭신호를 출력하는 클럭 발생 회로를 포함하는 오실레이터로 이루어진다.

Description

오실레이터{Oscillator}

본 발명은 오실레이터에 관한 것으로, 특히 SR 래치가 포함된 오실레이터에 관한 것이다.

반도체 메모리 장치, IC 칩, 마이크로 컨트롤러(micro controller) 및 펌프(pump) 회로에서는 내부 장치들을 동작시키기 위하여 클럭신호가 사용되는데, 내부 회로에 클럭신호를 발생시키는 장치가 오실레이터(Oscillator)이다.

일반적으로 사용되는 오실레이터의 출력신호인 클럭신호는 외부전압의 레벨 및 온도의 변화에 따라 주기가 크게 바뀌게 된다. 이처럼, 변화 요소에 따라 크럭신호의 주기가 바뀌게 되면, 클럭신호에 동기되어 동작하는 시스템의 동작에 큰 영향을 끼치게 된다. 이러한 문제를 개선하기 위하여, 정전류원을 인버터에 연결하거나 저항, 캐패시터, 또는 비교기를 포함시켜 RC 지연효과를 얻을 수 있는 회로가 많이 사용된다. 그러나 이러한 경우에도 외부전압의 레벨 및 온도 등의 변화에 의하여 여전히 클럭신호의 주기가 변동된다.

본 발명이 해결하려는 과제는, 기준전압 발생회로로부터 발생된 기준전압을 오실레이터에 포함된 스위치회로 및 비교회로가 공유하도록 함으로써, 외부전압 및 온도가 변하더라도 이를 보상하여 일정한 주기를 갖는 클럭신호를 출력하는 오실레이터를 제공하고자 한다.

본 발명의 실시 예에 따른 오실레이터는, 온도 및 외부전압의 변화에 따라 가변되는 기준전압을 발생하는 기준전압 발생회로; 상기 기준전압에 따라 제1 비교전압을 제1 노드로 출력하되, 제1 노드의 디스차지 시간을 일정하게 하는 제1 비교전압 발생회로; 상기 기준전압에 따라 제2 비교전압을 제2 노드로 출력하되, 제2 노드의 디스차지 시간을 일정하게 하는 제2 비교전압 발생회로; 상기 기준전압 및 상기 제1 비교전압을 비교하여 제1 입력전압을 발생하는 제1 비교회로; 상기 기준전압 및 상기 제2 비교전압을 비교하여 제2 입력전압을 발생하는 제2 비교회로; 및 상기 제1 및 제2 입력전압에 응답하여 일정한 주기를 갖는 클럭신호를 출력하는 클럭 발생 회로를 포함한다.

상기 기준전압 발생회로는, 외부전압 단자와 접지단자 사이에서 서로 직렬로 연결된 제1 저항 및 다이오드를 포함한다.

상기 다이오드는 소오스(source)와 게이트(gate)가 동일한 노드에 연결된 NMOS 트랜지스터로 구현되며, 상기 소오스에 인가되는 전압이 상기 기준전압으로 출력된다.

상기 제1 비교전압 발생회로는, 상기 기준전압의 레벨이 낮아질수록 상기 제1 노드의 디스차지되는 시간을 늦춘다.

상기 제1 비교전압 발생회로는, 외부전압을 상기 제1 노드로 전달하기 위한 제2 스위치; 상기 제1 노드의 디스차지 시간을 지연하기 위한 제1 캐패시터; 상기 기준전압의 레벨에 따라 상기 제1 노드의 디스차지 시간을 조절하는 제3 스위치; 및 상기 제3 스위치 및 접지단자 사이에 직렬로 연결된 제2 저항 및 제4 스위치를 포함한다.

상기 제2 스위치는 상기 클럭 발생 회로로부터 발생되는 제1 출력신호에 응답하여 상기 외부전압 단자와 상기 제1 노드를 연결하는 PMOS 트랜지스터로 구현된다.

상기 제3 스위치는 상기 기준전압에 응답하여 동작하고, 온도 및 외부전압이 낮아질수록 전류의 량을 감소시킨다.

상기 제4 스위치는 상기 제1 출력신호에 응답하여 상기 제2 저항과 상기 접지단자를 연결하는 NMOS 트랜지스터로 구현된다.

상기 제2 비교전압 발생회로는, 상기 기준전압의 레벨이 낮아질수록 상기 제2 노드의 디스차지되는 시간을 늦춘다.

상기 제2 비교전압 발생회로는, 외부전압을 상기 제2 노드로 전달하기 위한 제5 스위치; 상기 제2 노드의 디스차지 시간을 지연하기 위한 제2 캐패시터; 상기 기준전압의 레벨에 따라 상기 제2 노드의 디스차지 시간을 조절하는 제6 스위치; 및 상기 제6 스위치 및 접지단자 사이에 직렬로 연결된 제3 저항 및 제7 스위치를 포함한다.

상기 제5 스위치는 상기 클럭 발생 회로로부터 발생되는 제2 출력신호에 응답하여 상기 외부전압 단자와 상기 제2 노드를 연결하는 PMOS 트랜지스터로 구현된다.

상기 제6 스위치는 상기 기준전압에 응답하여 동작하고, 온도 및 외부전압이 낮아질수록 전류의 량을 감소시키는 NMOS 트랜지스터로 구현된다.

상기 제7 스위치는 상기 제2 출력신호에 응답하여 상기 제3 저항과 상기 접지단자를 연결하는 NMOS 트랜지스터로 구현된다.

상기 제1 비교회로는 인에이블 신호가 활성화되면 상기 기준전압과 상기 제1 비교전압을 비교하여 상기 제1 입력전압을 제1 입력노드로 출력한다.

상기 제2 비교회로는 인에이블 신호가 활성화되면 상기 기준전압과 제2 비교전압을 비교하여 상기 제2 입력전압을 제2 입력노드로 출력한다.

상기 클럭 발생 회로는 상기 제1 입력전압과 상기 제2 입력전압에 응답하여 제1 출력노드로 제1 출력신호를 출력하고, 제2 출력노드로 상기 클럭신호인 제2 출력신호를 출력하는 SR 래치로 구현된다.

상기 제1 비교회로의 출력노드에 연결되며 인에이블 신호가 비활성화되면 상기 제1 비교회로의 출력노드를 초기화하는 제1 리셋회로를 더 포함하며, 상기 제1 리셋회로는 NMOS 트랜지스터로 구현된다.

상기 제2 비교회로의 출력노드에 연결되며 인에이블 신호가 비활성화되면 상기 제2 비교회로의 출력노드를 초기화하는 제2 리셋회로를 더 포함한다.

상기 제2 리셋회로는 PMOS 트랜지스터로 구현된다.

본 발명에 따라, 기준전압 발생회로로부터 발생된 기준전압을 오실레이터에 포함된 스위치회로 및 비교회로가 공유하도록 함으로써, 외부전압 및 온도가 변하더라도 이를 보상하여 일정한 주기를 갖는 내부클럭을 출력할 수 있다. 이에 따라, 오실레이터를 이용하여 내부블럭을 발생하는 장치들의 신뢰도를 개선할 수 있다.

도 1은 본 발명에 따른 오실레이터를 설명하기 위한 회로도이다.
도 2는 도 1에 도시된 오실레이터의 동작을 설명하기 위한 타이밍도이다.
도 3 및 도 4는 도 1에 도시된 오실레이터의 기준전압을 설명하기 위한 그래프이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 본 발명에 따른 오실레이터를 설명하기 위한 회로도이다.

본 발명의 실시 예에 따른 오실레이터는 기준전압 발생회로(110), 제1 비교전압 발생회로(120), 제2 비교전압 발생회로(130), 제1 비교회로(140), 제2 비교회로(150), 제1 리셋회로(160), 제2 리셋회로(170) 및 클럭 발생 회로(180)를 포함한다.

기준전압 발생회로(110)는 온도 및 외부전원의 변화에 따라 변동되는 기준전압(VREF)을 발생한다. 기준전압 발생회로(110)는 외부전압 단자(VDD)와 접지단자(Vss) 사이에 서로 직렬로 연결된 제1 저항(R1) 및 제1 스위치(M1)를 포함한다. 제1 저항(R1)은 외부전압 단자(VDD)와 제1 스위치(M1) 사이에 연결된다. 제1 스위치(M1)는 제1 저항(R1)과 접지단자(Vss) 사이에 연결되며, 소오스(source)에 인가되는 전압이 게이트(gate)에도 인가되어 동작하는 NMOS 트랜지스터로 구현되어 다이오드(diode)가 된다. 제1 스위치(M1)의 게이트에 인가되는 전압이 기준전압(VREF)이 된다. 특히,

제1 비교전압 발생회로(120)는 기준전압(VREF)과 제1 출력신호(L1)에 응답하여 제1 비교전압(Vrc1)을 출력한다. 제1 비교전압 발생회로(120)는 외부전압 단자(VDD)와 접지단자(Vss) 사이에서 서로 직렬로 연결되는 제2 스위치(M2), 제3 스위치(M3), 제2 저항(R2) 및 제4 스위치(M4)를 포함한다. 제2 스위치(M2)는 제1 출력신호(L1)에 응답하여 외부전압 단자(VDD)와 제3 스위치(M3)를 연결하는 PMOS 트랜지스터로 구현된다. 제3 스위치(M3)는 기준전압(VREF)에 응답하여 제2 스위치(M2)와 제2 저항(R2)을 연결하는 NMOS 트랜지스터로 구현된다. 제2 및 제3 스위치들(M2 및 M3) 사이의 노드를 통해 분배된 제1 비교전압(Vrc1)이 출력된다. 특히, 제3 스위치(M3)는 온도 및 외부전압이 낮아지는 경우, 흐르는 전류의 량을 감소시켜, 제1 비교전압(Vrc1)이 출력되는 제1 노드의 디스차지되는 시간을 지연시키는 역할을 한다. 제2 저항(R2)은 제3 스위치(M3)와 제4 스위치(M4) 사이에 연결된다. 제4 스위치(M4)는 제1 출력신호(L1)에 응답하여 제2 저항(R2)과 접지단자(Vss)를 연결하는 NMOS 트랜지스터로 구현된다. 제1 비교전압 발생회로(120)는 제1 비교전압(Vrc1)이 출력되는 제1 노드의 디스차지 시간을 지연시키기 위한 제1 캐패시터(121)를 포함한다.

제2 비교전압 발생회로(130)는 기준전압(VREF)과 제2 출력신호(L2)에 응답하여 제3 저항(R3)에 의해 분배된 제2 비교전압(Vrc2)을 출력한다. 제2 비교전압 발생회로(130)는 외부전압 단자(VDD)와 접지단자(Vss) 사이에서 서로 직렬로 연결되는 제5 스위치(M5), 제6 스위치(M6), 제4 저항(R4) 및 제7 스위치(M7)를 포함한다. 제5 스위치(M5)는 제2 출력신호(L2)에 응답하여 외부전압 단자(VDD)와 제6 스위치(M6)를 연결하는 PMOS 트랜지스터로 구현된다. 제6 스위치(M6)는 기준전압(VREF)에 응답하여 제5 스위치(M5)와 제3 저항(R3)을 연결하는 NMOS 트랜지스터로 구현된다. 제3 저항(R3)은 제6 스위치(M6)와 제7 스위치(M7) 사이에 연결된다. 특히, 제6 스위치(M6)는 온도 및 외부전압이 낮아지는 경우, 흐르는 전류의 량을 감소시켜, 제2 비교전압(Vrc2)이 출력되는 제2 노드의 디스차지되는 시간을 지연시키는 역할을 한다. 제7 스위치(M7)는 제2 출력신호(L2)에 응답하여 제3 저항(R3)과 접지단자(Vss)를 연결하는 NMOS 트랜지스터로 구현된다. 제2 비교전압 발생회로(130)는 제2 출력신호(QN)와 기준전압(VREF)에 응답하여 제5 및 제6 스위치들(M5 및 M6) 사이에서 분배된 제2 비교전압(Vrc2)을 출력한다. 제2 비교전압 발생회로(130)은 제2 비교전압(Vrc2)이 출력되는 제2 노드의 디스차지 시간을 지연시키기 위한 제2 캐패시터(131)를 포함한다.

제1 비교회로(160)는 인에이블 신호(EN)가 활성화되면 동작하며, 기준전압(VREF)과 제1 비교전압(Vrc1)을 비교하여 그 결과를 제1 입력노드(S)로 출력한다.

제2 비교회로(170)는 인에이블 신호(EN)가 활성화되면 동작하며, 기준전압(VREF)과 제2 비교전압(Vrc2)을 비교하여 그 결과를 제2 입력노드(R)로 출력한다.

제1 리셋회로(160)는 인에이블 반전신호(ENb)에 응답하여 제1 입력노드(S)를 로우(low)로 초기화하는 NMOS 트랜지스터로 구현된다.

제2 리셋회로(170)는 인에이블 신호(EN)에 응답하여 제2 입력노드(R)를 로우(low)로 초기화하는 PMOS 트랜지스터로 구현된다.

클럭 발생 회로(180)는 제1 입력노드(S)와 제2 입력노드(R)로 인가되는 전압에 응답하여 제1 출력노드(QN)로 제1 출력신호(L1)를 출력하고, 제2 출력노드(Q)로 제2 출력신호(L2)를 출력하는 SR 래치(181)로 구현된다. 이때, 제2 출력노드(Q)로 출력되는 제2 출력신호(L2)는 제1 인 제2 인버터들(I1 및 I2)을 통해 출력되는 클럭신호(CLK)가 된다.

도 2는 도 1에 도시된 오실레이터의 동작을 설명하기 위한 타이밍도이다.

오실레이터는 다음과 같이 초기화 된다.

SR 래치(181)의 제1 입력노드(S)는 하이레벨로, 제2 입력노드(R)는 로우레벨로, 제1 출력노드(QN)는 로우레벨로, 제2 출력노드(Q)는 하이레벨로 초기화된다. 이에 따라, 제1 비교전압(Vrc1)은 하이레벨이 되고, 제2 비교전압(Vrc2)은 로우레벨이 된다.

기준전압 발생회로(110)로부터 기준전압(VREF)이 발생되면, 기준전압(VREF)은 제1 및 제2 비교전압 발생회로들(120 및 130)과 제1 및 제2 비교회로들(140 및 150)로 각각 인가된다.

T1-T2 구간에서, 인에이블 신호(EN)가 하이레벨이 되면 제1 및 제2 비교회로들(140 및 150)이 활성화되므로, 제1 비교회로(140)는 기준전압(VREF)과 제1 비교전압(Vrc1)을 비교하여 제1 비교전압(Vrc1)을 출력하고, 제1 비교회로(150)는 기준전압(VREF)과 제2 비교전압(Vrc2)을 비교하여 제2 비교전압(Vrc2)을 출력한다. 이때, 제1 비교전압(Vrc1)이 하이레벨로 초기화되어 있으므로, 제1 비교회로(140)는 로우레벨의 전압을 출력하지만, 제2 비교회로(150)에 입력되는 제2 비교전압(Vrc2)은 제2 캐패시터(131)에 의해 충전전 전압으로 인해 서서히 레벨이 낮아진다. 따라서, 제2 비교기(150)는 제2 비교전압(Vrc2)의 레벨이 기준전압(VREF)보다 낮아지기 이전까지는 로우레벨의 전압을 발생한다.

T2-T3 구간에서, 제2 비교전압(Vrc2)의 레벨이 기준전압(VREF)보다 낮아지면 제2 비교회로(150)는 하이레벨의 전압을 출력하고, 이에 따라 SR 래치(181)의 제2 입력노드(R)에는 하이레벨의 전압이 인가된다. 이때, SR 래치(181)의 제1 입력노드(S)에는 로우레벨의 전압이 인가되고 있으므로, 제2 입력노드(R)에 하이레벨의 전압이 인가되면, SR 래치(181)는 제1 출력노드(QN)로 하이레벨의 제1 출력신호(L1)를 출력하고, 제2 출력노드(Q)로 로우레벨의 제2 출력신호(L2)를 출력한다. 로우레벨의 제2 출력신호(L2)에 응답하여 제2 비교전압(Vrc2)은 하이레벨로 바뀐다. 이때, 제1 비교전압 발생회로(120)에 하이레벨의 제1 출력신호(L1)가 인가되면, 제1 캐패시터(121)에 의해 제1 비교전압(Vrc1)의 레벨은 서서히 낮아진다.

상술한 바와 같이, T1~T3 구간에서 하나의 주기를 갖는 제2 출력신호(L2)를 출력할 수 있으며, T1~T3 구간과 동일한 방법으로 이후의 동작(T4~T6 구간)을 수행하면, 제2 출력신호(L2)는 일정한 주기를 갖는 클럭신호(CLK)로 출력된다. 따라서, 오실레이터에서는 기준전압(VREF)과 제1 및 제2 비교전압(Vrc1 및 Vrc2)의 레벨이 클럭신호의 주기를 결정짓는 매우 중요한 요소가 된다.

도 3 및 도 4는 도 1에 도시된 오실레이터의 기준전압을 설명하기 위한 그래프이다. 도 3은 외부전압 변화에 따른 기준전압 변화를 설명하기 위한 도면이고, 도 4는 온도 변화에 따른 기준전압 변화를 설명하기 위한 도면이다.

도 3을 참조하면, 기준전압(VREF)은 외부전압(VDD)의 레벨에 따라 비례하는 것을 알 수 있다. 이는, 제1 및 제2 비교전압들(Vrc1 및 Vrc2)이 각각 제2 스위치(N2) 또는 제5 스위치(N5)를 통해 출력되는 외부전압이기 때문이다.

따라서, 외부전압(VDD)이 높아지면, 기준전압(VREF)이 높아지고, 이때, 제1 및 제2 비교전압들(Vrc1 및 Vrc2)의 레벨도 높아지기 때문에, 외부전압(VDD)이 높아지더라도 SR 래치(181)로부터 출력되는 클럭신호(CLK)의 주기는 변하지 않는다. 또한, 외부전압(VDD)이 낮아지면, 기준전압(VREF)이 낮아지고, 이때, 제1 및 제2 비교전압들(Vrc1 및 Vrc2)의 레벨도 낮아지기 때문에, 외부전압(VDD)이 낮아지더라도 SR 래치(181)로부터 출력되는 클럭신호(CLK)의 주기는 변하지 않는다. 특히, 디스차지 동작에 의해 제1 및 제2 비교전압(Vrc1 및 Vrc2)의 레벨이 낮아지는 경우, 제3 및 제6 스위치(M3 및 M6)이 기준전압(VREF)에 응답하여 동작하므로, 기준전압(VREF)의 레벨이 변동되면, 이에 따라 제1 및 제2 비교전압(Vrc1 및 Vrc2)도 비례하여 변동시킬 수 있다. 따라서, 제1 및 제2 비교전압들(Vrc1 및 Vrc2)이 기준전압(VREF)보다 낮아지는 시점(도 3의 300)은 외부전압(VDD)의 변화에 관계없이 일정하다.

도 4를 참조하면, 내부 회로의 온도가 증가하면, 저항들(R1, R2, R3)의 저항값이 낮아지면서, 흐르는 전류의 량이 증가하므로 기준전압(VREF)의 레벨 또한 증가한다. 따라서,

상술한 바와 같이, 외부전압 및 온도가 변하더라도, 이에 따라 기준전압(VREF)의 레벨을 변동시키고, 기준전압(VREF)의 레벨 변동에 따라 제1 및 제2 비교전압들(Vrc1 및 Vrc2)의 레벨도 변동시킬 수 있다. 이에 따라, SR 래치의 입력단에 인가되는 신호들의 주기를 균일하게 함으로써 내부회로로 출력되는 클럭신호의 주기를 일정하게 유지시킬 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

110 : 기준전압 발생회로 120 : 제1 비교전압 발생회로
130 : 제2 비교전압 발생회로 140 : 제1 비교회로
150 : 제2 비교회로 160 : 제1 리셋회로
170 : 제2 리셋회로 180 : 클럭 발생 회로

Claims

온도 및 외부전압의 변화에 따라 가변되는 기준전압을 발생하는 기준전압 발생회로;
상기 기준전압에 따라 제1 비교전압을 제1 노드로 출력하되, 제1 노드의 디스차지 시간을 일정하게 하는 제1 비교전압 발생회로;
상기 기준전압에 따라 제2 비교전압을 제2 노드로 출력하되, 제2 노드의 디스차지 시간을 일정하게 하는 제2 비교전압 발생회로;
상기 기준전압 및 상기 제1 비교전압을 비교하여 제1 입력전압을 발생하는 제1 비교회로;
상기 기준전압 및 상기 제2 비교전압을 비교하여 제2 입력전압을 발생하는 제2 비교회로; 및
상기 제1 및 제2 입력전압에 응답하여 일정한 주기를 갖는 클럭신호를 출력하는 클럭 발생 회로를 포함하는 오실레이터.
제1항에 있어서, 상기 기준전압 발생회로는,
외부전압 단자와 접지단자 사이에서 서로 직렬로 연결된 제1 저항 및 다이오드를 포함하는 오실레이터.
제2항에 있어서,
상기 다이오드는 소오스(source)와 게이트(gate)가 동일한 노드에 연결된 NMOS 트랜지스터로 구현되며, 상기 소오스에 인가되는 전압이 상기 기준전압으로 출력되는 오실레이터.
제1항에 있어서,
상기 제1 비교전압 발생회로는, 상기 기준전압의 레벨이 낮아질수록 상기 제1 노드의 디스차지되는 시간을 늦추는 오실레이터.
제4항에 있어서,
상기 제1 비교전압 발생회로는,
외부전압을 상기 제1 노드로 전달하기 위한 제2 스위치;
상기 제1 노드의 디스차지 시간을 지연하기 위한 제1 캐패시터;
상기 기준전압의 레벨에 따라 상기 제1 노드의 디스차지 시간을 조절하는 제3 스위치; 및
상기 제3 스위치 및 접지단자 사이에 직렬로 연결된 제2 저항 및 제4 스위치를 포함하는 오실레이터.
제5항에 있어서,
상기 제2 스위치는 상기 클럭 발생 회로로부터 발생되는 제1 출력신호에 응답하여 상기 외부전압 단자와 상기 제1 노드를 연결하는 PMOS 트랜지스터로 구현되는 오실레이터.
제5항에 있어서,
상기 제3 스위치는 상기 기준전압에 응답하여 동작하고, 온도 및 외부전압이 낮아질수록 전류의 량을 감소시키는 NMOS 트랜지스터로 구현되는 오실레이터.
제6항에 있어서,
상기 제4 스위치는 상기 제1 출력신호에 응답하여 상기 제2 저항과 상기 접지단자를 연결하는 NMOS 트랜지스터로 구현되는 오실레이터.
제1항에 있어서,
상기 제2 비교전압 발생회로는, 상기 기준전압의 레벨이 낮아질수록 상기 제2 노드의 디스차지되는 시간을 늦추는 오실레이터.
제9항에 있어서,
상기 제2 비교전압 발생회로는,
외부전압을 상기 제2 노드로 전달하기 위한 제5 스위치;
상기 제2 노드의 디스차지 시간을 지연하기 위한 제2 캐패시터;
상기 기준전압의 레벨에 따라 상기 제2 노드의 디스차지 시간을 조절하는 제6 스위치; 및
상기 제6 스위치 및 접지단자 사이에 직렬로 연결된 제3 저항 및 제7 스위치를 포함하는 오실레이터.
제10항에 있어서,
상기 제5 스위치는 상기 클럭 발생 회로로부터 발생되는 제2 출력신호에 응답하여 상기 외부전압 단자와 상기 제2 노드를 연결하는 PMOS 트랜지스터로 구현되는 오실레이터.
제10항에 있어서,
상기 제6 스위치는 상기 기준전압에 응답하여 동작하고, 온도 및 외부전압이 낮아질수록 전류의 량을 감소시키는 NMOS 트랜지스터로 구현되는 오실레이터.
제11항에 있어서,
상기 제7 스위치는 상기 제2 출력신호에 응답하여 상기 제3 저항과 상기 접지단자를 연결하는 NMOS 트랜지스터로 구현되는 오실레이터.
제1항에 있어서,
상기 제1 비교회로는 인에이블 신호가 활성화되면 상기 기준전압과 상기 제1 비교전압을 비교하여 상기 제1 입력전압을 제1 입력노드로 출력하는 오실레이터.
제1항에 있어서,
상기 제2 비교회로는 인에이블 신호가 활성화되면 상기 기준전압과 제2 비교전압을 비교하여 상기 제2 입력전압을 제2 입력노드로 출력하는 오실레이터.
제1항에 있어서,
상기 클럭 발생 회로는 상기 제1 입력전압과 상기 제2 입력전압에 응답하여 제1 출력노드로 제1 출력신호를 출력하고, 제2 출력노드로 상기 클럭신호를 제2 출력신호로써 출력하는 SR 래치로 구현되는 오실레이터.
제1항에 있어서,
상기 제1 비교회로의 출력노드에 연결되며 인에이블 신호가 비활성화되면 상기 제1 비교회로의 출력노드를 초기화하는 제1 리셋회로를 더 포함하는 오실레이터.
제17항에 있어서,
상기 제1 리셋회로는 NMOS 트랜지스터로 구현되는 오실레이터.
제1항에 있어서,
상기 제2 비교회로의 출력노드에 연결되며 인에이블 신호가 비활성화되면 상기 제2 비교회로의 출력노드를 초기화하는 제2 리셋회로를 더 포함하는 오실레이터.
제19항에 있어서,
상기 제2 리셋회로는 PMOS 트랜지스터로 구현되는 오실레이터.