KR100613079B1 - 반도체 소자의 오실레이터 회로 - Google Patents

반도체 소자의 오실레이터 회로 Download PDF

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KR100613079B1 KR1020040033214A KR20040033214A KR100613079B1 KR 100613079 B1 KR100613079 B1 KR 100613079B1 KR 1020040033214 A KR1020040033214 A KR 1020040033214A KR 20040033214 A KR20040033214 A KR 20040033214A KR 100613079 B1 KR100613079 B1 KR 100613079B1
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에스티마이크로일렉트로닉스 엔.브이.
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Abstract

본 발명은 반도체 소자의 오실레이터 회로에 관한 것으로, 게이트 전압과 기준전압을 각기 분리하여 오실레이터부를 조절함으로써, 트랜지스터, 저항 등의 공정변화나 전원전압 및 온도의 변동에 대하여 안정된 주기를 가지는 내부 클럭을 생성할 수 있고, 안정된 내부 클럭을 통해 칩 기능이 외부조건에 따라 큰 변화 없이 동작하도록 할 수 있는 반도체 소자의 오실레이터 회로를 제공한다.
오실레이터, 비교기, OP 앰프, 기준전압, 내부 클럭 신호, 게이트 전압

Description

반도체 소자의 오실레이터 회로{Oscillator circuit for semiconductor device}
도 1은 본 발명에 따른 반도체 소자의 오실레이터 회로의 블록도이다.
도 2는 본 발명에 따른 기준전압 생성부의 회로도이다.
도 3은 본 발명에 따른 게이트 전압 생성부의 회로도이다.
도 4는 본 발명에 따른 오실레이터부의 회로도이다.
도 5는 본 발명에 따른 주기 변동을 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기준전압 생성부 110 : 입력 전압강하부
120 : 출력제어부 130 : 출력부
200 : 게이트 전압 생성부 300 : 오실레이터부
310, 320 : 제어전압 생성부 330 : SR 래치부
본 발명은 반도체 소자의 오실레이터 회로에 관한 것으로, 특히 공정, 전원전압 및 온도 변화에 대하여 주기가 안정적인 오실레이터 회로에 관한 것이다.
일반적으로, 메모리 소자 및 IC 칩등에는 외부의 클럭 뿐만 아니라 내부 클럭을 이용해야 하는 회로들이 존재한다. 특히 플래시 메모리에서는 마이크로 컨트롤러나 펌프 회로 등에 외부 클럭의 입력 없이 내부 클럭을 이용하는데 이 클럭을 발생시키는 회로가 오실레이터 회로이다.
오실레이터로 쓰이는 회로의 기본은 링 오실레이터로서 홀수개의 인버터를 직렬로 연결하여 최종단의 출력이 최초 인버터의 입력으로 피드백 되는 구조로 이루어져있다. 하지만, 링 오실레이터는 간단한 대신 공정, 전원전압 및 온도변동(PVT 변동)등에 대해 영향을 받아 그 주기가 크게 변하는 단점이 있다. 이를 개선하기 위해 정전류원을 인버터에 연결하거나 저항, 커패시턴스 및 슈미트 트리거나 비교기를 포함시켜 RC 지연효과가 주기를 결정하게 하는 회로가 사용되고 있다. 이 또한, 외부 변화에 대한 주기 변화 및 공정에 의한 면적 저항값이 변할 경우 오실레이터의 주기가 변화되는 문제가 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 SR 래치를 이용한 클럭 생성부를 각기 다른 제어전압을 이용하여 회로에 쓰인 트랜지스터 및 저항들의 공 정 변화나 전원전압 또는 온도의 변동에 대하여 상대적으로 안정된 주기를 가지는 오실레이터 회로를 제공한다.
본 발명에 따른 인에이블 신호와 밴드갭 전압에 따라 기준전압을 생성하되 외부 영향에 따른 내부 클럭 신호의 주기 변화를 보상하기 위해 상기 기준전압의 전압레벨을 변화시키는 기준전압 생성부와, 상기 인에이블 신호에 따라 구동하여 전원전압의 전압 분배를 통해 게이트 전압을 생성하되 외부 영향에 따른 상기 내부 클럭 신호의 주기 변화를 보상하기 위해 상기 게이트 전압의 전압레벨을 변화시키는 게이트 전압 생성부 및 상기 인에이블 신호, 상기 기준전압과 상기 게이트전압에 따라 일정한 주기를 갖는 상기 내부 클럭 신호를 생성하는 오실레이터부를 포함하는 반도체 소자의 오실레이터 회로를 제공한다.
바람직하게, 상기 기준전압 생성부는, 상기 인에이블 신호와 상기 밴드갭 전압에 따라 전원전압을 소정레벨로 낮추어 제 1 전압으로 출력하는 입력 전압강하부와, 상기 제 1 전압을 전압 분배하고, 외부 영향에 따른 상기 내부 클럭 신호의 주기를 보상하기 위해 소자의 문턱전압과 온도의 변화에 따라 가변적으로 변화하는 제 2 전압을 생성하는 출력제어부 및 상기 제 2 전압의 전압 레벨을 상승시켜 상기 기준전압으로 출력하는 출력부를 포함하는 것이 효과적이다.
바람직하게, 상기 출력제어부는, 상기 제 1 전압에 따라 구동하여 상기 제 1 전압을 상기 제 2 전압 출력단에 인가하는 제 1 트랜지스터와, 상기 제 1 전압 입 력단과 상기 제 2 전압 출력단 사이에 접속되어 상기 제 2 전압 출력단에 따라 구동하는 제 1 네이티브 트랜지스터 및 상기 제 2 전압 출력단과 제 1 노드 사이에 접속되어 상기 제 1 노드에 따라 구동하는 제 2 네이티브 트랜지스터와, 상기 제 1 노드와 접지전압 사이에 접속되어 상기 제 1 노드에 따라 구동하는 제 2 트랜지스터를 포함하는 것이 효과적이다.
바람직하게, 상기 게이트 전압 생성부는, 전원전압에 따라 구동하여 상기 전원전압을 상기 게이트 전압출력단에 전송하는 제 1 트랜지스터와, 상기 전원전압과 상기 게이트 전압 출력단 사이에 접속된 제 1 저항 및 상기 게이트전압 출력단과 접지전원 사이에 직렬 접속되어 각기 상기 게이트 전압과 상기 인에이블 신호에 따라 구동하는 제 2 트랜지스터 및 제 3 트랜지스터를 포함하는 것이 효과적이다.
바람직하게, 상기 오실레이터부는, 상기 인에이블 신호에 따라 구동하여 반전된 입력신호, 상기 게이트 전압과 상기 기준전압에 따라 클럭의 주기를 결정하는 제 1 제어전압을 전송하는 제 1 제어전압 생성부와, 반전된 인에이블 신호에 따라 구동하여 입력신호, 상기 게이트 전압과 상기 기준전압에 따라 클럭의 주기를 결정하는 제 2 제어전압을 전송하는 제 2 제어전압 생성부 및 상기 제 1 및 제 2 제어전압에 따라 상기 클럭 신호를 생성하는 SR 래치부를 포함하는 것이 효과적이다.
바람직하게, 상기 제 1 제어전압 생성부는, 상기 전원전압과 제 1 노드 사이에 접속되어 상기 반전된 입력신호에 따라 구동하는 제 1 PMOS 트랜지스터와, 상기 제 1 노드에 접속되어 상기 반전된 입력 신호에 따라 구동하는 제 1 NMOS 트랜지스터와, 상기 제 1 NMOS 트랜지스터와 접지전원 사이에 접속되어 상기 게이트 전압에 따라 구동하는 제 2 NMOS 트랜지스터와, 상기 제 1 노드와 접지전원사이에 접속된 제 1 커패시터와, 음의 단자는 상기 제 1 노드의 전압을 입력받고, 양의 단자는 상기 기준전압을 입력받아 상기 제 1 제어전압을 생성하는 제 1 비교기, 및 상기 전원전압과 상기 제 1 비교기의 출력단 사이에 접속되어 상기 인에이블 신호에 따라 구동하는 제 2 PMOS 트랜지스터를 포함한다. 상기 제 2 제어전압 생성부는, 상기 전원전압과 제 2 노드 사이에 접속되어 상기 입력신호에 따라 구동하는 제 3 PMOS 트랜지스터와, 상기 제 2 노드에 접속되어 상기 입력 신호에 따라 구동하는 제 3 NMOS 트랜지스터와, 상기 제 3 NMOS 트랜지스터와 상기 접지전원 사이에 접속되어 상기 게이트 전압에 따라 구동하는 제 4 NMOS 트랜지스터와, 상기 제 2 노드와 접지전원 사이에 접속된 제 2 커패시터와, 음의 단자는 상기 제 2 노드의 전압을 입력받고, 양의 단자는 상기 기준전압을 입력받아 상기 제 2 제어전압을 생성하는 제 2 비교기, 및 상기 전원전압과 상기 제 2 비교기의 출력단 사이에 접속되어 상기 반전된 인에이블 신호에 따라 구동하는 제 4 PMOS 트랜지스터를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명에 따른 반도체 소자의 오실레이터 회로의 블록도이다.
도 1을 참조하면, 인에이블 신호(EN)와 밴드갭 전압(Vbg)에 따라 기준전압(Vref)을 생성하되 외부 영향에 따른 클럭 신호(CLK)의 주기 변화를 보상하기 위해 상기 기준전압(Vref)의 전압레벨을 변화시키는 기준전압 생성부(100)와, 인에이블 신호(EN)에 따라 구동하여 전원전압의 전압 분배를 통해 게이트 전압(Vgate)을 생성하되 외부 영향에 따른 클럭 신호(CLK)의 주기 변화를 보상하기 위해 상기 게이트 전압(Vgate)의 전압레벨을 변화시키는 게이트 전압 생성부(200)와, 인에이블 신호(EN), 기준전압(Vref)과 게이트전압(Vgate)에 따라 일정한 주기 를 갖는 클럭 신호(CLK)를 생성하는 오실레이터부(300)를 포함한다.
도 2는 본 발명에 따른 기준전압 생성부의 회로도이다.
도 2를 참조하면, 외부의 인에이블 신호(EN)와 밴드갭 전압(Vbg)에 따라 전원전압을 소정레벨로 낮추어 제 1 전압(V1)으로 출력하는 입력 전압강하부(110)와, 제 1 전압(V1)을 전압 분배하고, 외부 영향에 따른 클럭신호(CLK)의 주기를 보상하기 위해 소자의 문턱전압과 온도의 변화에 따라 가변적으로 변화하는 제 2 전압(V2)을 생성하는 출력제어부(120)와, 제 2 전압(V2)의 전압 레벨을 상승시켜 기준전압(Vref)으로 출력하는 출력부(130)를 포함한다. 상술한 밴드갭 전압(Vbg)은 밴드갭 전압 생성부(미도시)에서 출력된 값으로 외부요인에 의해 변화하지 않는 일정한 전압값을 갖는 것이 바람직하다.
입력 전압강하부(110)는 인에이블 신호(EN)에 따라 동작하고, 양의 단자에 밴드겝 전압(Vg)을 입력받고, 음의 단자에 제 1 노드(Q1)의 전압값을 입력받아 제 1 전압(V1)을 출력하는 제 1 OP 앰프(OP1)와, 제 1 전압(V1) 출력단과 제 1 노드(Q1) 사이에 접속된 제 1 저항(R1)과, 제 1 노드(Q1)와 접지전원사이에 접속된 제 2 저항(R2)을 포함한다. 출력제어부(120)는 제 1 전압(V1)에 따라 구동하여 제 1 전압(V1)을 제 2 전압(V2) 출력단에 인가하는 제 1 트랜지스터(T1)와, 제 1 전압(V1) 입력단과 제 2 전압(V2) 출력단 사이에 접속되어 제 2 전압(V2) 출력단에 따라 구동하는 제 1 네이티브(native) 트랜지스터(NT1)와, 제 2 전압(V2) 출력단과 제 2 노드(Q2) 사이에 접속되어 제 2 노드(Q2)에 따라 구동하는 제 2 네이티브 트랜지스터(NT1)와, 제 2 노드(Q2)와 접지전압 사이에 접속되어 제 2 노드(Q2)에 따라 구동하는 제 2 트랜지스터(T2)를 포함한다. 출력부(130)는 인에이블 신호(EN)에 따라 동작하고, 양의 단자에 제 2 전압(V2)을 입력받고, 음의 단자에 제 3 노드(Q3)의 전압값을 입력받아 기준전압(Vref)을 출력하는 제 2 OP 앰프(OP2)와, 기준전압(Vref) 출력단과 제 3 노드(Q3) 사이에 접속된 제 3 저항(R3)과 제 3 노드(Q3)와 접지전원 사이에 접속된 제 4 저항(R4)을 포함한다. 상기 제 1 및 제 2 트랜지스터(T1 및 T2)는 NMOS 트랜지스터를 사용하는 것이 바람직하다.
도 3은 본 발명에 따른 게이트 전압 생성부의 회로도이다.
도 3을 참조하면, 전원전압에 따라 구동하여 전원전압을 게이트 전압(Vgate) 출력단에 전송하는 제 3 트랜지스터(T3)와, 전원전압과 게이트 전압(Vgate) 출력단 사이에 접속된 제 5 저항(R5)과, 게이트전압(Vgate) 출력단과 접지전원 사이에 직렬 접속되어 각기 게이트 전압(Vgate)과 인에이블 신호(EN)에 따라 구동하는 제 4 트랜지스터(T4) 및 제 5 트랜지스터(T5)를 포함한다. 상기 제 3 내지 제 5 트랜지스터(T3 내지 T5)는 NMOS 트랜지스터를 사용하는 것이 바람직하다.
도 4는 본 발명에 따른 오실레이터부의 회로도이다.
도 4를 참조하면, 인에이블 신호(EN)에 따라 구동하여 반전된 입력신호(/Q), 게이트 전압(Vgate)과 기준전압(Vref)에 따라 클럭의 주기를 결정하는 제 1 제어전압(Vc1)을 전송하는 제 1 제어전압 생성부(310)와, 인에이블 신호(EN)에 따라 구동하여 입력신호(Q), 게이트 전압(Vgate)과 기준전압(Vref)에 따라 클럭의 주기를 결정하는 제 2 제어전압(Vc2)을 전송하는 제 2 제어전압 생성부(320)와, 제 1 및 제 2 제어전압(Vc1 및 Vc2)에 따라 클럭 신호(CLK)를 생성하는 SR 래치부(330)를 포함 한다.
제 1 제어전압 생성부(310)는 전원전압과 제 4 노드(Q4)사이에 접속되어 반전된 입력신호(/Q)에 따라 구동하는 제 1 PMOS 트랜지스터(P1)와, 제 4 노드(Q4)에 접속되어 반전된 입력 신호(/Q)에 따라 구동하는 제 1 NMOS 트랜지스터(N1)와, 상기 제 1 NMOS 트랜지스터(N1)와 접지전원사이에 접속되어 게이트 전압(Vgate)에 따라 구동하는 제 2 NMOS 트랜지스터(N2)와, 제 4 노드(Q4)와 접지전원사이에 접속된 제 1 커패시터(C1)와, 음의 단자는 제 4 노드(Q4)의 전압을 입력받고, 양의 단자는 기준전압(Vref)을 입력받아 제 1 제어전압(Vc1)을 생성하는 제 1 비교기(OP3)와, 전원전압과 제 1 비교기(OP3)의 출력단 사이에 접속되어 인에이블 신호(EN)에 따라 구동하는 제 3 PMOS 트랜지스터(P3)를 포함한다. 제 2 제어전압 생성부(320)는 전원전압과 제 5 노드(Q5)사이에 접속되어 입력신호(Q)에 따라 구동하는 제 2 PMOS 트랜지스터(P2)와, 제 5 노드(Q5)에 접속되어 입력 신호(Q)에 따라 구동하는 제 3 NMOS 트랜지스터(N3)와, 상기 제 3 NMOS 트랜지스터(N3)와 접지전원사이에 접속되어 게이트 전압(Vgate)에 따라 구동하는 제 4 NMOS 트랜지스터(N4)와, 제 5 노드(Q5)와 접지전원사이에 접속된 제 2 커패시터(C2)와, 음의 단자는 제 5 노드(Q5)의 전압을 입력받고, 양의 단자는 기준전압(Vref)을 입력받아 제 2 제어전압(Vc2)을 생성하는 제 2 비교기(OP4)와, 전원전압과 제 2 비교기(OP4)의 출력단 사이에 접속되어 반전된 인에이블 신호(ENb)에 따라 구동하는 제 5 NMOS 트랜지스터(N5)를 포함한다. SR 래치부(330)는 제 1 제어전압(Vc1)을 반전하는 제 1 인버터(I1)와, 제 2 제어전압(Vc2)을 반전하는 제 2 인버터(I2)와, 래치 접속된 제 1 및 제 2 낸드 게이트(ND1 및 ND2)와, 제 1 낸드 게이트(ND1)의 출력을 반전하는 제 3 인버터(I3)를 포함한다.
이하 상술한 구성을 갖는 본 발명의 오실레이터의 동작을 설명한다.
본 발명에서는 오실레이터부(300)에 인가되는 제어전압을 기준전압(Vref)과 게이트 전압(Vgate)으로 분리하였고, 소자의 문턱전압의 증가 및 온도의 증가에 따라 기준전압(Vref) 및 게이트 전압(Vgate)도 그 전압레벨을 상승시켜 클럭 주기를 일정하게 유지할 수 있다. 이는 오실레이터부(300)의 주기를 제어하는 기준전압(Vref)과 게이트 전압(Vgate)을 주기를 일정하게 하는 방향 즉, 트랜지스터의 문턱전압과 온도가 높아질수록 전압의 레벨이 커지는 방향으로 변하게 하여 전체적으로 주기를 안정화 시킬 수 있다. 또한, 게이트 전압(Vgate)의 전압 변화가 기준전압(Vref)의 전압보다 작게하여 큰폭의 클럭 주기 변화를 방지할 수 있다.
외부에서 인에이블 신호(EN)가 인가되면 본 발명의 오실레이터 회로는 구동하게 된다. 이때, 게이트 전압 생성부(200)에서는 전원전압을 전압 분배하여 일정레벨의 게이트 전압(Vgate)을 생성한다. 이때 약 0.9 내지 1.0V의 게이트 전압(Vgate)이 생성된다. 또한, 기준전압 생성부(100) 또한 일정한 레벨의 기준전압(Vref)을 생성한다.
상술한 게이트 전압(Vgate)에 따라 제 1 및 제 2 제어전압 생성부(310 및 320)내의 제 2 및 제 4 NMOS 트랜지스터(N2 및 N4)의 채널이 변화하여 그라운드로 빠지는 전류의 양을 줄이게 된다. 또한 제 1 및 제 2 커패시터(C1 및 C2)에 의한 딜레이까지 고려하면 인버터 연결된 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜 지스터(N1)와, 제 2 PMOS 트랜지스터(P2)와 제 3 NMOS 트랜지스터(N3)의 하강 시간이 상승시간에 비해 많이 늘어나게 된다. 이때, 제 1 및 제 2 제어전압 생성부(310 및 320)내의 제 4 노드(Q4)와 제 5 노드(Q5)의 전압이 기준전압(Vref)보다 떨어지게 되면 다시 반전되어 SR 래치부(330)에 입력된다. SR 래치부(330)의 출력은 제 1 및 제 2 제어전압(Vcl 및 Vc2) 가운데 어느 하나의 폴링 에지에서 반전되고 이것이 다시 반대 단의 첫 번째 인버터로 피드백된다. 즉, 전체 회로에서 주기는 제 2 및 제 4 NMOS 트랜지스터(N2 및 N4)와 제 1 및 제 2 커패시터(C1 및 C2)의 딜레이 타임에 의해 결정된다.
이 경우, 소자의 문턱 전압이 높을수록 또한, 온도가 높을수록 제 2 및 제 4 NMOS 트랜지스터(N2 및 N4)로의 전류가 잘 흐르지 않게 되어 주기가 늘어나게 된다. 또한, 전압이 높아질수록 제 1 및 제 2 커패시터(C1 및 C2)에 충전되는 전하량이 많아져 제 2 및 제 4 NMOS 트랜지스터(N2 및 N4)를 통해 방전되어야 할 전류양도 많아지게 되므로 주기가 증가하게 된다. 하지만, 본 발명에서는 주기를 일정하게 하기 위하여 주기가 증가되는 조건에서 게이트 전압(Vgate)을 올려주어 제 2 및 제 4 NMOS 트랜지스터(N2 및 N4)로 흐르는 전류가 잘 통하도록 하였다. 또한, 기준전압(Vref)도 올려주어 신호가 반전되는 시점을 빠르게 한다. 즉, 게이트전압(Vgate)과 기준전압(Vref)의 증가가 주기증가를 정확히 보상해주면 주기는 일정하게 된다. 제 2 및 제 4 NMOS 트랜지스터(N2 및 N4)는 게이트전압(Vgate)의 작은 변동에도 전류의 변화 폭이 크다. 따라서, 게이트 전압(Vgate)은 온도가 증가할 때 그 전압의 증가량이 작도록 하는 것이 바람직하고, 또한, 소자의 전원전 압이 커지면 일정레벨의 게이트 전압(Vgate)을 증가시켜 전압 증가에 대한 주기 증가도 보상하는 것이 바람직하다.
또한, 본 발명에서는 제 1 및 제 2 비교기(OP3 및 OP4)에 입력되는 기준전압(Vref)을 조정하여 온도와 문턱 전압 변동 모두에 대해 동시에 주기를 일정하게 할 수 있다. 기준전압 생성부(100)는 제 1 및 제 2 네이티브 트랜지스터(N1 및 N2)를 저항대신 사용하여 문턱전압과 온도 변동에 대해 원하는 방향으로 게이트 전압(Vgate)에 비해 상대적으로 큰 변화를 보여준다. 하지만, 전원전압의 변동에 대한 주기보상은 게이트 전압(Vgate)으로 충분하므로 밴드갭 기준전압(Vbg)과 제 1 OP 엠프(OP1)를 이용하여 전압 강하 회로를 만들어 전원전압을 일정한 전압으로 강하 시킨다. 이 경우 출력 전압이 낮으므로 다시 제 2 OP 엠프(OP2)를 이용하여 게이트 전압과 비슷한 정도 크기의 전압으로 증폭시킨다.
도 5는 본 발명에 따른 주기 변동을 나타낸 그래프이다.
도 5를 참조하면, 오실레이터의 주기를 50ns로 설정하였을때, 전원전압, 온도, 문턱전압의 변동에 대한 주기 변동은 +- 5% 이내가 된다. 또한, 저항값이 +-25% 변화더라도 전체 주기 변동은 +-10% 이내로 기준의 회로보다 주기 변동이 많이 줄어든다.
상술한 바와 같이, 본 발명은 게이트 전압과 기준전압을 각기 분리하여 오실레이터부를 조절함으로써, 트랜지스터, 저항 등의 공정변화나 전원전압 및 온도의 변동에 대하여 안정된 주기를 가지는 내부 클럭을 생성할 수 있다.
또한, 안정된 내부 클럭을 통해 칩 기능이 외부조건에 따라 큰 변화 없이 동작하도록 할 수 있다.

Claims (6)

  1. 인에이블 신호와 밴드갭 전압에 따라 기준전압을 생성하되 외부 영향에 따른 내부 클럭 신호의 주기 변화를 보상하기 위해 상기 기준전압의 전압레벨을 변화시키는 기준전압 생성부;
    상기 인에이블 신호에 따라 구동하여 전원전압의 전압 분배를 통해 게이트 전압을 생성하되 외부 영향에 따른 상기 내부 클럭 신호의 주기 변화를 보상하기 위해 상기 게이트 전압의 전압레벨을 변화시키는 게이트 전압 생성부; 및
    상기 인에이블 신호, 상기 기준전압과 상기 게이트전압에 따라 일정한 주기를 갖는 상기 내부 클럭 신호를 생성하는 오실레이터부를 포함하는 반도체 소자의 오실레이터 회로.
  2. 제 1 항에 있어서, 상기 기준전압 생성부는,
    상기 인에이블 신호와 상기 밴드갭 전압에 따라 전원전압을 소정레벨로 낮추어 제 1 전압으로 출력하는 입력 전압강하부;
    상기 제 1 전압을 전압 분배하고, 외부 영향에 따른 상기 내부 클럭 신호의 주기를 보상하기 위해 소자의 문턱전압과 온도의 변화에 따라 가변적으로 변화하는 제 2 전압을 생성하는 출력제어부; 및
    상기 제 2 전압의 전압 레벨을 상승시켜 상기 기준전압으로 출력하는 출력부를 포함하는 반도체 소자의 오실레이터 회로.
  3. 제 2 항에 있어서, 상기 출력제어부는,
    상기 제 1 전압에 따라 구동하여 상기 제 1 전압을 상기 제 2 전압 출력단에 인가하는 제 1 트랜지스터;
    상기 제 1 전압 입력단과 상기 제 2 전압 출력단 사이에 접속되어 상기 제 2 전압 출력단에 따라 구동하는 제 1 네이티브 트랜지스터;
    상기 제 2 전압 출력단과 제 1 노드 사이에 접속되어 상기 제 1 노드에 따라 구동하는 제 2 네이티브 트랜지스터; 및
    상기 제 1 노드와 접지전압 사이에 접속되어 상기 제 1 노드에 따라 구동하는 제 2 트랜지스터를 포함하는 반도체 소자의 오실레이터 회로.
  4. 제 1 항에 있어서, 상기 게이트 전압 생성부는,
    전원전압에 따라 구동하여 상기 전원전압을 상기 게이트 전압출력단에 전송하는 제 1 트랜지스터;
    상기 전원전압과 상기 게이트 전압 출력단 사이에 접속된 제 1 저항; 및
    상기 게이트전압 출력단과 접지전원 사이에 직렬 접속되어 각기 상기 게이트 전압과 상기 인에이블 신호에 따라 구동하는 제 2 트랜지스터 및 제 3 트랜지스터 를 포함하는 반도체 소자의 오실레이터 회로.
  5. 제 1 항에 있어서, 상기 오실레이터부는,
    상기 인에이블 신호에 따라 구동하여 반전된 입력신호, 상기 게이트 전압과 상기 기준전압에 따라 클럭의 주기를 결정하는 제 1 제어전압을 전송하는 제 1 제어전압 생성부;
    반전된 인에이블 신호에 따라 구동하여 입력신호, 상기 게이트 전압과 상기 기준전압에 따라 클럭의 주기를 결정하는 제 2 제어전압을 전송하는 제 2 제어전압 생성부; 및
    상기 제 1 및 제 2 제어전압에 따라 상기 클럭 신호를 생성하는 SR 래치부를 포함하는 반도체 소자의 오실레이터 회로.
  6. 제 5 항에 있어서,
    상기 제 1 제어전압 생성부는,
    상기 전원전압과 제 1 노드 사이에 접속되어 상기 반전된 입력신호에 따라 구동하는 제 1 PMOS 트랜지스터;
    상기 제 1 노드에 접속되어 상기 반전된 입력 신호에 따라 구동하는 제 1 NMOS 트랜지스터;
    상기 제 1 NMOS 트랜지스터와 접지전원 사이에 접속되어 상기 게이트 전압에 따라 구동하는 제 2 NMOS 트랜지스터;
    상기 제 1 노드와 접지전원사이에 접속된 제 1 커패시터;
    음의 단자는 상기 제 1 노드의 전압을 입력받고, 양의 단자는 상기 기준전압을 입력받아 상기 제 1 제어전압을 생성하는 제 1 비교기; 및
    상기 전원전압과 상기 제 1 비교기의 출력단 사이에 접속되어 상기 인에이블 신호에 따라 구동하는 제 2 PMOS 트랜지스터를 포함하고,
    상기 제 2 제어전압 생성부는,
    상기 전원전압과 제 2 노드 사이에 접속되어 상기 입력신호에 따라 구동하는 제 3 PMOS 트랜지스터;
    상기 제 2 노드에 접속되어 상기 입력 신호에 따라 구동하는 제 3 NMOS 트랜지스터;
    상기 제 3 NMOS 트랜지스터와 상기 접지전원 사이에 접속되어 상기 게이트 전압에 따라 구동하는 제 4 NMOS 트랜지스터;
    상기 제 2 노드와 접지전원 사이에 접속된 제 2 커패시터;
    음의 단자는 상기 제 2 노드의 전압을 입력받고, 양의 단자는 상기 기준전압을 입력받아 상기 제 2 제어전압을 생성하는 제 2 비교기; 및
    상기 전원전압과 상기 제 2 비교기의 출력단 사이에 접속되어 상기 반전된 인에이블 신호에 따라 구동하는 제 4 PMOS 트랜지스터를 포함하는 반도체 소자의 오실레이터 회로.
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