JP4459043B2

JP4459043B2 - 半導体素子のオシレータ回路

Info

Publication number: JP4459043B2
Application number: JP2004370077A
Authority: JP
Inventors: 錫柱李
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2004-05-11
Filing date: 2004-12-21
Publication date: 2010-04-28
Anticipated expiration: 2024-12-21
Also published as: KR100613079B1; KR20050108150A; JP2005328495A; US7126434B2; US20050253661A1; TWI244825B; TW200537807A

Description

本発明は、半導体素子のオシレータ回路に係り、特に工程、電源電圧及び温度変化に対して周期が安定的であるオシレータ回路に関する。

一般に、メモリ素子及びＩＣチップなどには、外部のクロックだけでなく、内部のクロックを利用しなければならない回路が存在する。特に、フラッシュメモリでは、マイクロコントローラやポンプ回路などに外部クロックの入力なしで内部クロックを用いるが、このクロックを発生させる回路がオシレータ回路である。

オシレータとして用いられる回路の基本は、リングオシレータであって、奇数個のインバータを直列に連結して最終端の出力が最初インバータの入力としてフィードバックされる構造からなっている。ところが、リングオシレータは、簡単であるが、その代わりに工程、電源電圧及び温度変動（ＰＶＴ変動）などに影響されてその周期が大幅変わるという欠点がある。これを改善するために定電流源をインバータに連結し、或いは抵抗、キャパシタンス及びシュミットトリガーまたは比較器を含ませてＲＣ遅延効果が周期を決定するようにする回路が用いられている。これも、外部の変化に対する周期変化及び工程による面積抵抗値が変わる場合、オシレータの周期が変化するという問題点が発生する。

したがって、本発明は、かかる問題点を解決するためのもので、その目的は、ＳＲラッチを用いたクロック生成部をそれぞれ異なる制御電圧を用いて、回路に使用されたトランジスタ及び抵抗の工程変化または温度変動に対して相対的に安定した周期を有するオシレータ回路を提供することにある。

上記目的を達成するための本発明は、イネーブル信号とバンドギャップ電圧に応じて基準電圧を生成するが、外部影響による内部クロック信号の周期変化を補償するために、前記基準電圧の電圧レベルを変化させる基準電圧生成部と、前記イネーブル信号に応じて駆動して電源電圧の電圧分配を介してゲート電圧を生成するが、外部影響による前記内部クロック信号の周期変化を補償するために、前記ゲート電圧の電圧レベルを変化させるゲート電圧生成部と、前記イネーブル信号、前記基準電圧及び前記ゲート電圧に応じて一定の周期を有する前記内部クロック信号を生成するオシレータ部とを含む、半導体素子のオシレータ回路を提供する。

好ましくは、前記基準電圧生成部は、前記イネーブル信号と前記バンドギャップ電圧に応じて電源電圧を所定のレベルに低めて第１電圧として出力する入力電圧降下部と、前記第１電圧を電圧分配し、外部影響による前記内部クロック信号の周期を補償するために素子のしきい値電圧と温度の変化に応じて可変的に変化する第２電圧を生成する出力制御部と、前記第２電圧の電圧レベルを上昇させて前記基準電圧として出力する出力部とを含むことが効果的である。

好ましくは、前記出力制御部は、前記第１電圧に応じて駆動し、前記第１電圧を前記第２電圧出力端に印加する第１トランジスタと、前記第１電圧入力端と前記第２電圧出力端との間に接続され、前記第２電圧出力端に応じて駆動する第１ネイティブトランジスタ及び前記第２電圧出力端と第１ノードとの間に接続され、前記第１ノードに応じて駆動する第２ネイディブトランジスタと、前記第１ノードと接地電圧との間に接続され、前記第１ノードに応じて駆動する第２トランジスタとを含むことが効果的である。

好ましくは、前記ゲート電圧生成部は、電源電圧に応じて駆動して前記電源電圧を前記ゲート電圧出力端に伝送する第１トランジスタと、前記電源電圧と前記ゲート電圧出力端との間に接続された第１抵抗と、前記ゲート電圧出力端と接地電源との間に直列接続され、それぞれ前記ゲート電圧と前記イネーブル信号に応じて駆動する第２トランジスタ及び第３トランジスタとを含むことが効果的である。

好ましくは、前記オシレータ部は、前記イネーブル信号に応じて駆動し、反転された入力信号、前記ゲート電圧及び前記基準電圧に応じてクロックの周期を決定する第１制御電圧を伝送する第１制御電圧生成部と、前記イネーブル信号に応じて駆動して入力信号、前記ゲート電圧及び前記基準電圧に応じてクロックの周期を決定する第２制御電圧を伝送する第２制御電圧生成部と、前記第１及び第２制御電圧に応じて前記クロック信号を生成するＳＲラッチ部とを含むことが効果的である。

好ましくは、前記第１及び第２制御電圧生成部それぞれは、電源電圧と第１ノードとの間に接続され、前記入力信号に応じて駆動する第１ＰＭＯＳトランジスタと、前記第１ノードに接続され、前記入力信号に応じて駆動する第１ＮＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタと接地電源との間に接続され、前記ゲート電圧に応じて駆動する第２ＮＭＯＳトランジスタと、前記第１ノードと接地電源との間に接続された第１キャパシタと、陰の端子は前記第１ノードの電圧を入力とし、陽の端子は前記基準電圧を入力として前記制御電圧を生成する比較器と、電源電圧と前記比較器の出力端との間に接続され、イネーブル信号に応じて駆動する第３ＰＭＯＳトランジスタとを含むことが効果的である。

本発明は、ゲート電圧と基準電圧をそれぞれ分離してオシレータ部を調節することにより、トランジスタや抵抗などの工程変化、電源電圧及び温度の変動に対して安定した周期を有する内部クロックを生成することができる。

また、本発明は、安定した内部クロックを介してチップ機能が外部条件に応じて大きい変化なしで動作するようにすることができる。

以下、添付図面を参照して本発明の実施例をより詳細に説明する。ところが、本発明は、下記の実施例に限定されるものではなく、互いに異なる様々な形で実現できる。これらの実施例は、本発明の開示を完全にするためのもので、通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。図面上において、同一の符号は同一の要素を示す。

図１は本発明に係る半導体素子のオシレータ回路のブロック図である。

図１を参照すると、イネーブル信号ＥＮとバンドギャップ電圧Ｖｂｇに応じて基準電圧Ｖｒｅｆを生成するが、外部影響によるクロック信号ＣＬＫの周期変化を補償するために前記基準電圧Ｖｒｅｆの電圧レベルを変化させる基準電圧生成部１００と、イネーブル信号ＥＮに応じて駆動して電源電圧の電圧分配を介してゲート電圧Ｖｇａｔｅを生成するが、外部影響によるクロック信号ＣＬＫの周期変化を補償するために前記ゲート電圧Ｖｇａｔｅの電圧レベルを変化させるゲート電圧生成部２００と、イネーブル信号ＥＮ、基準電圧Ｖｒｅｆとゲート電圧Ｖｇａｔｅに応じて、一定の周期を有するクロック信号ＣＬＫを生成するオシレータ部３００とを含む。

図２は本発明に係る基準電圧生成部の回路図である。

図２を参照すると、基準電圧生成部は、外部のイネーブル信号ＥＮとバンドギャップ電圧Ｖｂｇに応じて電圧電圧を所定のレベルに低めて第１電圧Ｖ１として出力する入力電圧降下部１１０と、第１電圧Ｖ１を電圧分配し、外部影響によるクロック信号ＣＬＫの周期を補償するために素子のしきい値電圧と温度の変化に応じて可変的に変化する第２電圧Ｖ２を生成する出力制御部１２０と、第２電圧ｖ２の電圧レベルを上昇させて基準電圧Ｖｒｅｆとして出力する出力部１３０とを含む。上述したバンドギャップ電圧Ｖｂｇは、バンドギャップ電圧生成部（図示せず）から出力された値として、外部要因によって変化しない一定の電圧値を有することが好ましい。

入力電圧降下部１１０は、イネーブル信号ＥＮに応じて動作し、陽の端子にバンドギャップ電圧Ｖｂｇの入力を受け、陰の端子に第１ノードＱ１の電圧値の入力を受けて第１電圧Ｖ１を出力する第１ＯＰアンプＯＰ１と、第１電圧Ｖ１出力端と第１ノードＱ１との間に接続された第１抵抗Ｒ１と、第１ノードＱ１と接地電源との間に接続された第２抵抗Ｒ２とを含む。出力制御部１２０は、第１電圧Ｖ１に応じて駆動して第１電圧Ｖ１を第２電圧Ｖ２出力端に印加する第１トランジスタＴ１と、第１電圧Ｖ１入力端と第２電圧Ｖ２出力端との間に接続され、第２電圧Ｖ２出力端に応じて駆動する第１ネイティブトランジスタＮＴ１と、第２電圧Ｖ２出力端と第２ノードＱ２との間に接続され、第２ノードＱ２に応じて駆動する第２ネイティブトランジスタＮＴ２と、第２ノードＱ２と接地電圧との間に接続され、第２ノードＱ２に応じて駆動する第２トランジスタＴ２とを含む。出力部１３０は、イネーブル信号ＥＮに応じて動作し、陽の端子に第２電圧Ｖ２を入力とし、陰の端子に第３ノードＱ３の電圧値を入力として基準電圧Ｖｒｅｆを出力する第２ＯＰアンプＯＰ２と、基準電圧Ｖｒｅｆ出力端と第３ノードＱ３との間に接続された第３抵抗Ｒ３と、第３ノードＱ３と接地電源との間に接続された第４抵抗Ｔ４とを含む。前記第１及び第２トランジスタＴ１及びＴ２はＮＭＯＳトランジスタを使用することが好ましい。

図３は本発明に係るゲート電圧生成部の回路図である。

図３を参照すると、ゲート電圧生成部は、電源電圧に応じて駆動して電源電圧をゲート電圧Ｖｇａｔｅ出力端に演奏する第３トランジスタＴ３と、電源電圧とゲート電圧Ｖｇａｔｅ出力端との間に接続された第５抵抗Ｒ５と、ゲート電圧Ｖｇａｔｅ出力端と接地電源との間に直列接続され、それぞれゲート電圧Ｖｇａｔｅとイネーブル信号ＥＮに応じて駆動する第４トランジスタＴ４及び第５トランジスタＴ５とを含む。前記第３〜第５トランジスタＴ３〜Ｔ５はＮＭＯＳトランジスタを使用することが好ましい。

図４は本発明に係るオシレータ部の回路図である。

図４を参照すると、オシレータ部は、イネーブル信号ＥＮに応じて駆動して、反転された入力信号／Ｑ、ゲート電圧Ｖｇａｔｅ及び基準電圧Ｖｒｅｆによってクロックの周期を決定する第１制御電圧Ｖｃ１を伝送する第１制御電圧生成部３１０と、イネーブル信号ＥＮに応じて駆動して入力信号Ｑ、ゲート電圧Ｖｇａｔｅ及び基準電圧Ｖｒｅｆによってクロックの周期を決定する第２制御電圧Ｖｃ２を伝送する第２制御電圧生成部３２０と、第１及び第２制御電圧Ｖｃ１及びＶｃ２に応じてクロック信号ＣＬＫを生成するＳＲラッチ部３３０とを含む。

第１制御電圧生成部３１０は、電源電圧と第４ノードＱ４との間に接続され、反転された入力信号／Ｑに応じて駆動する第１ＰＭＯＳトランジスタＰ１と、第４ノードＱ４に接続され、反転された入力信号／Ｑに応じて駆動する第１ＮＭＯＳトランジスタＮ１と、前記第１ＮＭＯＳトランジスタＮ１と接地電源との間に接続され、ゲート電圧Ｖｇａｔｅに応じて駆動する第２ＮＭＯＳトランジスタＮ２と、第４ノードＱ４と接地電源との間に接続された第１キャパシタＣ１と、陰の端子は第４ノードＱ４の電圧を入力とし、陽の端子は基準電圧Ｖｒｅｆを入力として第１制御電圧Ｖｃ１を生成する第１比較器ＯＰ３と、電源電圧と第１比較器ＯＰ１の出力端との間に接続され、イネーブル信号ＥＮに応じて駆動する第３ＰＭＯＳトランジスタＰ３とを含む。第２制御電圧生成部３２０は、電源電圧と第５ノードＱ５との間に接続され、入力信号Ｑに応じて駆動する第２ＰＭＯＳトランジスタＰ２と、第５ノードＱ５に接続され、入力信号Ｑに応じて駆動する第３ＮＭＯＳトランジスタＮ３と、前記第３ＮＭＯＳトランジスタＮ３と接地電源との間に接続され、ゲート電圧Ｖｇａｔｅに応じて駆動する第４ＮＭＯＳトランジスタＮ４と、第５ノードＱ５と接地電源との間に接続された第２キャパシタＣ２と、陰の端子は第５ノードＱ５の電圧を入力とし、陽の端子は基準電圧Ｖｒｅｆを入力として第２制御電圧Ｖｃ２を生成する第２比較器ＯＰ４と、電源電圧と第２比較器ＯＰ２の出力端との間に接続され、反転されたイネーブル信号ＥＮｂに応じて駆動する第５ＮＭＯＳトランジスタＮ５とを含む。ＳＲラッチ部３３０は、第１制御電圧Ｖｃ１を反転する第１インバータＩ１と、第２制御電圧Ｖｃ２を反転する第２インバータＩ２と、ラッチ接続された第１及び第２ＮＡＮＤゲートＮＤ１及びＮＤ２と、第１ＮＡＮＤゲートＮＤ１の出力を反転する第３インバータＩ３とを含む。

次に、上述した構成を有する本発明のオシレータの動作を説明する。

本発明では、オシレータ部３００に印加される制御電圧を基準電圧Ｖｒｅｆとゲート電圧Ｖｇａｔｅに分離し、素子のしきい値電圧の増加及び温度の増加に応じて基準電圧Ｖｒｅｆ及びゲート電圧Ｖｇａｔｅもその電圧レベルを上昇させてクロックの周期を一定に維持することができる。これは、オシレータ部３００の周期を制御する基準電圧Ｖｒｅｆとゲート電圧Ｖｇａｔｅを、周期を一定にする方向、すなわちトランジスタのしきい値電圧と温度が高くなるほど電圧のレベルが大きくなる方向に変化させて全体的に周期を安定化させることができる。また、ゲート電圧Ｖｇａｔｅの電圧変化が基準電圧Ｖｒｅｆの電圧より小さくして大きい幅のクロック周期変化を防止することができる。

外部からイネーブル信号ＥＮが印加されると、本発明のオシレータ回路は駆動する。この際、ゲート電圧生成部２００では電源電圧を電圧分配して一定レベルのゲート電圧Ｖｇａｔｅを生成する。この際、約０.９〜１.０Ｖのゲート電圧Ｖｇａｔｅが生成される。また、基準電圧生成部１００も一定のレベルの基準電圧Ｖｒｅｆを生成する。

上述したゲート電圧Ｖｇａｔｅに応じて第１及び第２制御電圧生成部３１０及び３２０内の第２及び第４ＮＭＯＳトランジスタＮ２及びＮ４のチャネルが変化し、グラウンドに抜ける電流の量を減らす。また、第１及び第２キャパシタＣ１及びＣ２による遅延まで考慮すると、インバータ連結された第１ＰＭＯＳトランジスタＰ１及び第１ＮＭＯＳトランジスタＮ１と、第２ＰＭＯＳトランジスタＰ２と第３ＮＭＯＳトランジスタＮ３の立下り時間が立ち上がり時間に比べて長くなる。この際、第１及び第２制御電圧生成部３１０及び３２０内の第４ノードＱ４と第５ノードＱ５の電圧が基準電圧Ｖｒｅｆより下がると、さらに反転されてＳＲラッチ部３３０に入力される。ＳＲラッチ部３３０の出力は第１及び第２制御電圧Ｖｃ１及びＶｃ２の中のいずれか一つの立下りエッジで反転され、これはさらに反対端の一番目のインバータにフィードバックされる。すなわち、全体回路において、周期は第２及び第４ＮＭＯＳトランジスタＮ２及びＮ４と第１及び第２キャパシタＣ１及びＣ２の遅延タイムによって決定される。

この場合、素子のしきい値電圧が高いほどかつ温度が高いほど第２及び第４ＮＭＯＳトランジスタＮ２及びＮ４への電流がよく流れなくなって周期が増加する。また、電圧が高いほど、第１及び第２キャパシタＣ１及びＣ２に充電される電荷量が多くなって第２及び第４ＮＭＯＳトランジスタＮ２及びＮ４を介して放電されるべき電流量も多くなるので、周期が増加する。ところが、本発明では、周期を一定にするために周期が増加する条件でゲート電圧Ｖｇａｔｅを昇圧させ、第２及び第４ＮＭＯＳトランジスタＮ２及びＮ４に流れる電流がよく通じるようにした。また、基準電圧Ｖｒｅｆも昇圧して信号が反転する時点を速くする。すなわち、ゲート電圧Ｖｇａｔｅと基準電圧Ｖｒｅｆの増加が周期増加を正確に補償すると、周期は一定になる。第２及び第４ＮＭＯＳトランジスタＮ２及びＮ４は、ゲート電圧Ｖｇａｔｅの小さい変動にも電流の変化幅が大きい。したがって、ゲート電圧Ｖｇａｔｅは、温度が増加するとき、その電圧の増加量が小さくなるようにすることが好ましく、また、素子の電源電圧が大きくなると、一定レベルのゲート電圧Ｖｇａｔｅを増加させて電圧増加に対する周期増加も補償することが好ましい。

また、本発明では、第１及び第２比較器ＯＰ３及びＯＰ４に入力される基準電圧Ｖｒｅｆを調整して温度としきい値電圧の変動に対して同時に周期を一定にすることができる。基準電圧生成部１００は、第１及び第２ネイティブトランジスタＮ１及びＮ２を抵抗の代わりに用いてしきい値電圧と温度の変動に対して所望の方向にゲート電圧Ｖｇａｔｅに対して相対的に大きい変化を示す。ところが、電源電圧の変動に対する周期補償はゲート電圧Ｖｇａｔｅで十分なので、バンドギャップ基準電圧Ｖｂｇと第１ＯＰアンプＯＰ１を用いて電圧降下回路を作って電源電圧を一定の電圧に降下させる。この場合、出力電圧が低いので、さらに第２ＯＰアンプＯＰ２を用いてゲート電圧と同様な程度の大きさの電圧に増幅させる。

図５は本発明に係る周期変動を示すグラフである。

図５を参照すると、オシレータの周期を５０ｎｓに設定したとき、電源電圧、温度、しきい値電圧の変動に対する周期変動は±５％以内となる。また、抵抗値が±２５％変わっても、全体周期の変動は±１０％以内であって、基準の回路より周期変動が多く減少する。

本発明に係る半導体素子のオシレータ回路のブロック図である。本発明に係る基準電圧生成部の回路図である。本発明に係るゲート電圧生成部の回路図である。本発明に係るオシレータ部の回路図である。本発明に係る周期変動を示すグラフである。

符号の説明

１００基準電圧生成部
１１０入力電圧降下部
１２０出力制御部
１３０出力部
２００ゲート電圧生成部
３００オシレータ部
３１０、３２０制御電圧生成部
３３０ＳＲラッチ部

Claims

イネーブル信号とバンドギャップ電圧に応じて基準電圧を生成するが、外部影響による内部クロック信号の周期変化を補償するために前記基準電圧の電圧レベルを変化させる基準電圧生成部と、
前記イネーブル信号に応じて駆動して電源電圧の電圧分配を介してゲート電圧を生成するが、外部影響による前記内部クロック信号の周期変化を補償するために前記ゲート電圧の電圧レベルを変化させるゲート電圧生成部と、
前記イネーブル信号、前記基準電圧及び前記ゲート電圧に応じて、一定の周期を有する前記内部クロック信号を生成するオシレータ部とを含む半導体素子のオシレータ回路。
前記基準電圧生成部は、
前記イネーブル信号と前記バンドギャップ電圧に応じて電源電圧を所定のレベルに低めて第１電圧として出力する入力電圧降下部と、
前記第１電圧を電圧分配し、外部影響による前記内部クロック信号の周期を補償するために素子のしきい値電圧と温度の変化に応じて可変的に変化する第２電圧を生成する出力制御部と、
前記第２電圧の電圧レベルを上昇させて前記基準電圧として出力する出力部とを含むことを特徴とする請求項１記載の半導体素子のオシレータ回路。
前記出力制御部は、
前記第１電圧に応じて駆動し、前記第１電圧を前記第２電圧出力端に印加する第１トランジスタと、
前記第１電圧入力端と前記第２電圧出力端との間に接続され、前記第２電圧出力端に応じて駆動する第１ネイティブトランジスタと、
前記第２電圧出力端と第１ノードとの間に接続され、前記第１ノードに応じて駆動する第２ネイディブトランジスタと、
前記第１ノードと接地電圧との間に接続され、前記第１ノードに応じて駆動する第２トランジスタとを含むことを特徴とする請求項２記載の半導体素子のオシレータ回路。
前記ゲート電圧生成部は、
電源電圧に応じて駆動して前記電源電圧を前記ゲート電圧出力端に伝送する第１トランジスタと、
前記電源電圧と前記ゲート電圧出力端との間に接続された第１抵抗と、
前記ゲート電圧出力端と接地電源との間に直列接続され、それぞれ前記ゲート電圧と前記イネーブル信号に応じて駆動する第２トランジスタ及び第３トランジスタとを含むことを特徴とする請求項１記載の半導体素子のオシレータ回路。
前記オシレータ部は、
前記イネーブル信号に応じて駆動して、反転された入力信号、前記ゲート電圧と前記基準電圧に応じてクロックの周期を決定する第１制御電圧を伝送する第１制御電圧生成部と、
前記イネーブル信号に応じて駆動して入力信号、前記ゲート電圧及び前記基準電圧に応じてクロックの周期を決定する第２制御電圧を伝送する第２制御電圧生成部と、
前記第１及び第２制御電圧に応じて前記クロック信号を生成するＳＲラッチ部とを含むことを特徴とする請求項１記載の半導体素子のオシレータ回路。
前記第１及び第２制御電圧生成部それぞれは、
電源電圧と第１ノードとの間に接続され、前記入力信号に応じて駆動する第１ＰＭＯＳトランジスタと、
前記第１ノードに接続され、前記入力信号に応じて駆動する第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタと接地電源との間に接続され、前記ゲート電圧に応じて駆動する第２ＮＭＯＳトランジスタと、
前記第１ノードと接地電源との間に接続された第１キャパシタと、
陰の端子は前記第１ノードの電圧を入力とし、陽の端子は前記基準電圧を入力として前記制御電圧を生成する比較器と、
電源電圧と前記比較器の出力端との間に接続され、イネーブル信号に応じて駆動する第３ＰＭＯＳトランジスタとを含むことを特徴とする請求項５記載の半導体素子のオシレータ回路。