KR101060257B1 - 전압 발생 회로 - Google Patents

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Abstract

본 발명은 제 1 전압을 출력하는 제 1 전압 발생부; 외부 입력전원의 변동에 따라 변경되는 제 2 전압을 출력하는 제 2 전압 발생부; 상기 제 1 및 제 2 전압에 의해 클럭신호를 출력하되, 상기 클럭신호의 주기를 상기 외부 입력전원에 따라 변경하는 클럭 생성기; 및 상기 클럭신호에 따라 고전압을 펌핑하여 출력하는 전압 펌프를 포함하는 전압 발생 회로를 제공한다.
클럭, 외부전원, 클럭주기, 전압 펌프

Description

전압 발생 회로{Voltage generating circuit}
본 발명은 전압 발생 회로에 관한 것으로, 특히 입력전압 레벨에 따라 클럭주기를 제어하여 출력전압의 전류량을 조절할 수 있는 전압 발생회로에 관한 것이다.
일반적으로, 메모리, IC 칩 등에서는 내부 장치들을 동작시키기 위하여 내부 클럭이 사용된다. 불휘발성 메모리 소자에서는 마크로 컨트롤러나 펌프 회로 등에서 내부 클럭이 사용된다. 이를 위해 기준 클럭을 발생하는 회로는 공정(Process), 전압(Voltage), 온도(Temperature) 등의 변화(PVT variation)가 생기면 주기가 크게 변할 수 있다.
특히 불휘발성 메모리 소자의 동작 전압을 생성하는 전압 생성 회로의 경우, 전압 펌프는 입력되는 클럭과 외부전원(VDD)에 의해서 고전압(VPP)을 생성한다. 따라서 외부에서 입력되는 외부전원(VDD)이 변동되면 펌프가 출력하는 고전압(VPP)도 변경된다. 불휘발성 메모리 소자와 같은 장치는 제대로 된 동작을 위해서 일정한 수준의 전압 공급이 필요하기 때문에 외부전원(VDD)의 변동에 의해서 고전압(VPP)이 변동되는 것은 동작의 오류를 가져올 수 있다.
외부전원(VDD)의 변화 범위가 클수록 고전압(VPP)의 변화도 함께 커지게 되고, 외부전원이 낮아질수록 고전압의 공급능력이 작아져 불안정하게 출력된다.
도 1은 일반적인 전압 발생 회로를 나타낸다.
도 1을 참조하면, 전압 발생 회로(100)는 전압 다운 컨버터(VDC; Voltage Down Converter)(110), 클럭 생성기(Oscillator; 120) 및 전압 펌프(Pump; 130)를 포함한다.
전압 다운 컨버터(110)는 기준전압(Vref)과 입력전원(VDD)을 이용하여 내부 입력전원(VDC)을 생성하여 출력한다. 그리고 클럭 생성기(120)는 내부 입력전원(VDC)을 이용하여 클럭신호(CLK)를 생성한다.
전압 펌프(130)는 입력전원(VDD)과 클럭신호(CLK)에 의해서 고전압(VPP)을 생성하여 출력한다.
상기 전압 다운 컨버터(110)는 입력전원(VDD)의 전압 레벨에 관계없이 일정한 내부 입력전원(VDC)을 생성한다. 그리고 내부 입력전원(VDC)을 이용하여 클럭 생성기(120)가 클럭신호(CLK)를 출력한다. 따라서 클럭신호(CLK)의 주기는 외부 입력전원(VDD)에 관계없이 일정하게 유지된다.
클럭신호(CLK)를 이용하여 전압을 펌핑하는 전압 펌프(130)에서 출력하는 고전압(VPP)도 외부 입력전원(VDD)에 무관하게 일정한 전압 레벨로 유지되어야 한다.
이때 전압 펌프(130)가 출력하는 펌핑전류(Ivpp)도 일정하게 유지되어야 한다. 그러나 펌핑전류(Ivpp)는 외부 입력전압(VDD)에 의해 영향을 받는다. 따라서 외부의 입력전압(VDD)이 변경되면 펌핑전류(Ivpp)는 변동된다.
펌핑전류(Ivpp)가 변동되면 일정한 전류를 소모해야 하는 장치들이 오동작을 할 수 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 외부에서 입력되는 전압 레벨에 따라서 클럭주기를 변경하여 제공함으로써 일정한 고전압 전류를 생성하여 출력하는 전압 발생 회로를 제공하는데 있다.
본 발명의 특징에 따른 전압 발생 회로는,
제 1 전압을 출력하는 제 1 전압 발생부; 외부 입력전원의 변동에 따라 변경되는 제 2 전압을 출력하는 제 2 전압 발생부; 상기 제 1 및 제 2 전압에 의해 클럭신호를 출력하되, 상기 클럭신호의 주기를 상기 외부 입력전원에 따라 변경하는 클럭 생성기; 및 상기 클럭신호에 따라 고전압을 펌핑하여 출력하는 전압 펌프를 포함한다.
상기 제 1 전압 생성부는, 일정한 전압 레벨로 유지되는 제 1 기준전압을 생성하는 제 1 기준전압 생성부; 제 1 제어신호에 의해 상기 외부 입력전압을 분배하여 상기 제 1 전압과 제 1 피드백 전압을 출력하기 위한 제 1 및 제 2 저항그룹과, 상기 제 1 피드백 전압과 상기 제 1 기준전압을 비교하고, 그 비교결과에 따라 상기 제 1 제어신호를 출력하는 제 1 비교기를 포함한다.
상기 제 2 전압 생성부는, 상기 외부 입력전압의 변동에 따라 전압 레벨이 변경되는 제 2 기준전압을 생성하기 위한 제 2 기준전압 생성부; 제 2 제어신호에 의해 상기 외부 입력전압을 분배하여 상기 제 2 전압과 제 2 피드백 전압을 출력하 기 위한 제 3 및 제 4 저항그룹과, 상기 제 2 피드백 전압과 상기 제 2 기준전압을 비교하고, 그 비교결과에 따라 상기 제 2 제어신호를 출력하는 제 2 비교기를 포함한다.
상기 클럭 발생기는, 상기 제 2 전압과 접지노드 사이에 연결되고, 제 3 제어신호를 반전하여 제 3 전압으로 출력하는 제 1 인버터; 상기 제 2 전압과 접지노드 사이에 연결되고, 제 4 제어신호를 반전하여 제 4 전압으로 출력하는 제 2 인버터; 상기 제 1 전압을 분배하여 제 3 기준전압을 생성하는 제 3 기준전압 생성부; 상기 제 3 전압과 상기 제 3 기준전압을 비교하여 그 결과에 따른 제 5 제어신호를 출력하는 제 3 비교기; 상기 제 4 전압과 상기 제 3 기준전압을 비교하여 그 결과에 따른 제 6 제어신호를 출력하는 제 4 비교기; 상기 제 5 및 제 6 제어신호에 의해 상기 제 3 및 제 4 제어신호를 출력하는 논리 연산부를 포함하고, 상기 제 3 제어신호를 반전하여 상기 클럭신호로 출력하는 것을 특징으로 한다.
상기 클럭신호는 상기 제 2 전압의 크기에 따라 주기가 변경되는 것을 특징으로 한다.
상기 제 3 비교기의 출력단과 상기 외부 입력전원 입력단 사이에 연결되어 인에이블 신호에 의해 턴온 또는 턴 오프 되는 제 1 트랜지스터와, 상기 제 4 비교기의 출력단과 접지노드 사이에 연결되어 상기 인에이블 신호의 반전 신호에 의해 턴온 또는 턴 오프 되는 제 2 트랜지스터를 포함하는 것을 특징으로 한다.
상기 제 1 및 제 2 트랜지스터가 턴 온 상태에서 턴 오프 상태로 변경되면, 상기 클럭신호가 생성되는 것을 특징으로 한다.
상기 논리 연산부는 SR 래치 회로의 형태로 구성되는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 전압 발생 회로는,
외부 입력전원에 따라 변경되는 제 1 전압과 접지노드 사이에 연결되고, 제 1 제어신호를 반전하여 제 1 전압으로 출력하는 제 1 인버터, 상기 제 1 전압과 접지노드 사이에 연결되고, 제 2 제어신호를 반전하여 제 2 전압으로 출력하는 제 2 인버터, 상기 외부 입력전원에 관계없이 일정한 전압 레벨을 유지하는 제 2 전압을 분배하여 기준전압을 생성하는 기준전압 생성부, 상기 제 1 전압과 상기 기준전압을 비교하여 그 결과에 따른 제 3 제어신호를 출력하는 제 1 비교기, 상기 제 2 전압과 상기 기준전압을 비교하여 그 결과에 따른 제 4 제어신호를 출력하는 제 2 비교기, 및 상기 제 3 및 제 4 제어신호에 의해 상기 제 1 및 제 2 제어신호를 출력하는 논리 연산부를 포함하고, 상기 제 1 제어신호를 반전하여 클럭신호로 출력하는 클럭 발생기; 및 상기 클럭신호로부터 입력되는 클럭신호에 의해 고전압을 생성하는 전압 펌프를 포함한다.
본 발명의 또 다른 특징에 따른 전압 발생 회로는,
일정한 전압 레벨을 갖는 제 1 기준전압과 외부 입력전원을 이용한 제 1 전압을 생성하는 제 1 전압 생성부; 상기 외부 입력전원의 변동에 따라 전압레벨이 변경되는 제 2 기준전압과 상기 외부 입력전원을 이용한 제 2 전압을 생성하는 제 1 전압 생성부; 상기 제 1 및 제 2 전압에 의해 클럭신호를 출력하되, 상기 클럭신호의 주기를 상기 외부 입력전원의 변동에 따라 변경하는 클럭 발생기; 및 상기 클럭신호에 따라 고전압을 펌핑하여 출력하는 전압 펌프를 포함한다.
상기 제 2 기준전압은 상기 외부 입력전원의 증가에 따라 일정한 기울기로 증가되는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 전압발생 회로는 외부에서 입력되는 전원에 따라서 클럭주기를 변경하여 펌프회로가 일정한 크기의 전압과 전류를 생성하여 출력하도록 함으로써 안정적인 동작전압을 공급할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a는 본 발명의 실시 예에 따른 전압 발생 회로를 나타낸다.
도 2a를 참조하면, 본 발명의 실시 예에 따른 전압 발생 회로(200)는 제 1 VDC(VDD Down Converter) 발생기(210), 제 2 전압 다운 컨버터(240), 클럭 생성기(220) 및 전압 펌프(230)를 포함한다.
제 1 전압 다운 컨버터(210)는 기준전압과 외부에서 입력되는 입력전원(VDD)을 이용하여 일정한 레벨의 제 1 VDC 전압(VDC1)을 생성하여 출력한다. 제 2 전압 다운 컨버터(240)는 외부 입력전원(VDD)의 전압 레벨 변화에 따라서 변경되는 제 2 VDC 전압(VDC2)을 생성하여 출력한다.
클럭 생성기(220)는 인에이블 신호(en)에 따라 제 1 및 제 2 VDC 전압(VDC1, VDC2)을 이용하여 클럭신호(CLK)를 생성하고, 전압 펌프(230)는 클럭신호(CLK)에 의해서 고전압(VPP)을 생성하여 출력한다.
상기 제 1 전압 다운 컨버터(210)는 다음과 같이 구성된다.
도 2b는 도 2a의 제 1 전압 다운 컨버터를 나타낸다.
도 2b를 참조하면, 제 1 전압 다운 컨버터(210)는 기준전압 발생기(211), 제 1 비교기(COM1), 제 1 PMOS 트랜지스터(P1), 제 1 및 제 2 저항(R1, R2)을 포함한다.
기준전압 발생기(211)는 제 1 기준전압(Vrefc)을 생성하여 출력한다. 제 1 비교기(COM1)는 제 1 기준전압(Vrefc)과 제 1 피드백 전압(Vf1)을 비교하여 그 결과를 출력한다.
상기 기준전압 발생기(211)는 밴드갭(Bandgap) 또는 위들러(Widlar) 제너레이터(Generator)와 같이 PVT(Process, Voltage, Temperature)에 일정하게 제 1 기준전압(Vrefc)을 출력한다.
제 1 비교기(COM1)의 반전 단자(-)에는 제 1 기준전압(Vrefc)이 입력되고, 제 1 비교기(COM2)의 비반전 단자(+)에는 제 1 피드백 전압(Vf1)이 입력된다.
제 1 PMOS 트랜지스터(P1)는 외부 입력전원(VDD)과 노드(K1)의 사이에 연결되고, 제 1 PMOS 트랜지스터(P1)의 게이트는 제 1 비교기(COM1)의 출력단과 연결된다.
제 1 및 제 2 저항(R1, R2)은 노드(K1)와 접지노드 사이에 직렬로 연결된다. 상기 노드(K1)로부터 제 1 VDC 전압(VDC1)이 출력되고, 제 1 및 제 2 저항(R1, R2)이 연결되는 접점인 노드(K2)로부터 제 1 피드백 전압(Vf1)이 출력된다.
상기의 제 1 기준전압(Vrefc)이 외부 입력전원(VDD)과 무관하게 일정한 전압 레벨을 유지하므로, 제 1 전압 다운 컨버터(210)가 출력하는 제 1 VDC 전압(VDC1)은 외부 입력전원(VDD)과는 무관하게 일정한 전압 레벨을 유지한다.
제 2 전압 다운 컨버터(240)는 다음과 같다.
도 2c는 도 2a의 제 2 전압 다운 컨버터를 나타낸다.
도 2c를 참조하면, 제 2 전압 다운 컨버터(240)는 제 3 내지 제 5 저항(R3 내지 R5), 제 1 및 제 2 NMOS 트랜지스터(N1, N2), 제 2 비교기(COM2) 및 제 2 PMOS 트랜지스터(P2)를 포함한다.
제 3 저항(R3)과 제 1 및 제 2 NMOS 트랜지스터(N1, N2)는 외부 입력전원(VDD)과 접지노드 사이에 직렬로 연결된다. 제 3 저항(R3)과 제 1 NMOS 트랜지스터(N1)의 접점인 노드(K3)로부터 제 2 기준전압(Vref_c)이 출력된다. 제 2 기준전압(Vref_c)은 외부 입력전원(VDD)에 의해서 변경되는 전압이다.
상기 제 3 저항(R3)과 제 1 및 제 2 NMOS 트랜지스터(N1, N2)는 제 2 기준전압(Vref_C)을 외부 입력전원(VDD)의 증가에 따라 일정한 기울기로 증가하도록 만든다.
제 1 및 제 2 NMOS 트랜지스터(N1, N2)는 다이오드형태로 연결된다.
제 2 비교기(COM2)는 제 2 기준전압(Vref_c)과 제 2 피드백 전압(Vf2)을 비교하여 그 결과에 따른 제어신호를 출력한다. 제 2 비교기(COM2)의 반전 단자(-)에 는 제 2 기준전압(Vref_c)이 입력되고, 제 2 비교기(COM2)의 비반전 단자(+)에는 제 2 피드백 전압(Vf2)이 입력된다.
제 2 PMOS 트랜지스터(P2)는 외부 입력전원(VDD)과 노드(K4)사이에 연결되고, 제 2 PMOS 트랜지스터(P2)의 게이트는 제 2 비교기(COM2)의 출력단에 된다.
그리고 제 4 및 제 5 저항(R4, R5)은 노드(K4)와 접지노드 사이에 직렬로 연결된다. 노드(K4)로부터 제 2 VDC 전압(VDC2)이 출력되고, 제 4 저항(R4)과 제 5 저항(R5)의 접점인 노드(K5)로부터 제 2 피드백 전압(Vf2)이 출력된다.
상기 제 2 기준전압(Vref_c)이 외부 입력전원(VDD)에 의해 변경되기 때문에, 상기 제 2 전압 다운 컨버터(240)가 출력하는 제 2 VDC 전압(VDC2)은 외부 입력전원(VDD)에 따라 변경된다.
도 2d는 제 1 및 제 2 전압 다운 컨버터의 출력전압을 비교한 도면이다.
도 2d를 참조하면, 외부 입력전원(VDD)에 따라서 제 2 기준전압(Vref_c)과 제 2 VDC 전압(VDC2)이 변경되는 것을 확인할 수 있다.
상기 제 1 및 제 2 VDC 전압(VDC1, VDC2)에 의해 클럭신호(CLK)를 출력하는 클럭 생성기(220)는 다음과 같이 구성된다.
도 2e는 도 2a의 클럭 생성기를 나타낸다.
도 2e를 참조하면, 클럭 생성기(220)는 제 1 및 제 2 전압 생성부(221, 222), 기준전압 생성부(223), 제 3 및 제 4 비교기(COM3, COM4), SR 래치부(224), 제 1 인버터(IN1), 제 5 PMOS 트랜지스터(P5) 및 제 5 NMOS 트랜지스터(N5)를 포함한다.
제 1 전압 생성부(221)와 제 2 전압 생성부(222)는 제 2 VDC 전압(VDC2)과 저항 및 커패시터의 값에 따라 각각 제 1 및 제 2 전압(V1, V2)을 생성하여 출력한다. 그리고 기준전압 생성부(223)는 저항비에 의해 제 1 VDC 전압(VDC1)을 분배하여 기준전압(Vref)을 생성한다.
제 3 및 제 4 비교기(COM3, COM4)는 각각 제 1 전압(V1)과 기준전압(Vref), 제 2 전압(V2)과 기준전압(Vref)을 비교하여 그 결과에 따라 제 1 및 제 2 출력전압(Vout1, Vout2)을 각각 출력한다.
그리고 SR 래치부(224)는 제 1 및 제 2 출력전압(Vout1, Vout2)을 래치하여 제 1 및 제 2 출력(Q, /Q)으로 출력한다. 제 1 출력(Q)은 제 1 인버터(IN1)에 의해서 반전되어 출력된다. 제 1 인버터(IN1)의 출력신호가 클럭신호(CLK)이다.
제 5 PMOS 트랜지스터(P5)와 제 5 NMOS 트랜지스터(N5)는 인에이블 신호(en)와 인에이블 반전 신호(enb)에 의해 각각 클럭발생을 인에이블 시키는 역할을 한다.
제 1 전압 생성부(221)는 제 3 PMOS 트랜지스터(P3), 제 3 NMOS 트랜지스터(N3), 제 6 저항(R6) 및 제 1 커패시터(C1)를 포함하고, 제 2 전압 생성부(222)는 제 4 PMOS 트랜지스터(P4), 제 4 NMOS 트랜지스터(N4), 제 7 저항(R7) 및 제 2 커패시터(C2)를 포함한다.
기준전압 생성부(223)는 제 8 및 제 9 저항(R8, R9)을 포함한다. 그리고 SR 래치부(224)는 제 1 및 제 2 NAND 게이트(NA1, NA2)를 포함한다.
제 3 PMOS 트랜지스터(P3)와 제 6 저항(R6) 및 제 3 NMOS 트랜지스터(N6)는 제 2 VDC 전압(VDC2)의 입력단과 접지노드 사이에 직렬로 연결되고, 제 3 PMOS 트랜지스터(P3)와 제 3 NMOS 트랜지스터(N3)의 게이트에는 제 1 출력(Q)이 입력된다.
제 3 PMOS 트랜지스터(P3)와 제 6 저항(R6)의 접점인 노드(K6)에서 제 1 전압(V1)이 출력된다.
제 1 커패시터(C1)는 노드(K6)와 접지노드 사이에 연결된다. 노드(K6)는 제 3 비교기(COM3)의 반전 단자(-)에 연결된다.
제 4 PMOS 트랜지스터(P4)와 제 7 저항(R7) 및 제 4 NMOS 트랜지스터(N4)는 제 2 VDC 전압(VDC2) 입력단과 접지노드 사이에 직렬로 연결되고, 제 4 PMOS 트랜지스터(P4)와 제 4 NMOS 트랜지스터(N4)의 게이트에는 제 2 출력(/Q)이 입력된다.
제 4 PMOS 트랜지스터(P4)와 제 7 저항(R7)의 접점인 노드(K7)에서 제 2 전압(V2)이 출력된다.
제 2 커패시터(C2)는 노드(K7)와 접지노드 사이에 연결된다. 그리고 노드(K7)는 제 4 비교기(COM4)의 반전 단자(-)에 연결된다.
제 8 및 제 9 저항(R8, R9)은 제 1 VDC 전압(VDC1) 입력단과 접지노드 사이에 연결된다. 제 8 저항(R8)과 제 9 저항(R9)의 접점인 노드(K8)에서 기준전압(Vref)이 출력된다. 노드(K8)는 제 3 및 제 4 비교기(COM3, COM4)의 비반전 단자(+)에 연결된다.
제 3 비교기(COM3)의 출력단인 노드(K9)에서 제 1 출력전압(Vout1)이 출력되고, 제 4 비교기(COM4)의 출력단인 노드(K10)에서 제 2 출력전압(Vout2)이 출력된다.
제 5 PMOS 트랜지스터(P5)는 외부 입력전원(VDD)의 입력단과 노드(K9)의 사이에 연결되고, 제 5 NMOS 트랜지스터(N5)는 노드(K10)와 접지노드 사이에 연결된다.
제 5 PMOS 트랜지스터(P5)의 게이트에는 인에이블 신호(en)가 입력되고, 제 5 NMOS 트랜지스터(N5)의 게이트에는 인에이블 반전 신호(enb)가 입력된다.
노드(K9)는 제 1 NAND 게이트(NA1)의 한쪽 입력단으로 연결되고, 노드(K10)는 제 2 NAND 게이트(NA2)의 한쪽 입력단으로 연결된다.
그리고 제 1 NAND 게이트(NA1)의 다른 쪽 입력단은 제 2 NAND 게이트(NA2)의 출력단과 연결되고, 제 2 NAND 게이트(NA2)의 다른 쪽 입력단은 제 1 NAND 게이트(NA1)의 출력단과 연결된다.
제 1 NAND 게이트(NA1)의 출력신호가 제 1 출력(Q)이고, 제 2 NAND 게이트(NA2)의 출력신호가 제 2 출력(/Q)이다.
상기의 클럭 생성기(220)의 동작은 다음과 같다.
인에이블 신호(en)가 로우 레벨로 입력되면 제 5 PMOS 트랜지스터(P5)와 제 5 NMOS 트랜지스터(N5)가 턴온 되므로 제 1 및 제 2 출력(Q, /Q)이 일정하게 유지되어 클럭신호(CLK)가 생성되지 않는다.
그리고 인에이블 신호(en)가 하이 레벨이 되어 제 5 PMOS 트랜지스터(P5)와 제 5 NMOS 트랜지스터(N5)가 턴 오프 된다. 이때 노드(K9)는 하이 레벨 상태이고, 노드(K10)는 로우 레벨 상태이다.
NAND 연산은 두 개의 입력중 어느 하나가 로우 레벨이면 다른 입력값에 상관 없이 하이 신호를 출력한다. 따라서 제 2 NAND 게이트(NA2)의 출력은 로우 레벨이다. 따라서 제 2 출력(/Q)은 로우 레벨이 된다.
그리고 제 1 NAND 게이트(NA1)는 하이 레벨의 노드(K9)와 로우 레벨의 제 2 출력(/Q)에 의해서 하이 레벨을 출력한다. 따라서 제 1 출력(Q)은 하이 레벨이 된다. 또한 제 2 NAND 게이트(NA2)는 제 1 출력(Q)이 하이 레벨로 변경됨에 따라 제 2 출력(/Q)을 로우 레벨로 변경하여 출력한다.
이에 따라 제 1 전압 발생부(221)는 로우 레벨의 제 1 전압(V1)을 출력하고, 제 2 전압 발생부(222)는 하이 레벨의 제 2 전압(V2)을 출력한다.
제 1 및 제 2 전압 생성부(231, 232)와 기준전압 생성부(233)의 회로 구성에 의해서 제 1 및 제 2 전압(V1, V2)은 외부 입력전원(VDD)에 의해 영향을 받고, 기준전압(Vref)은 외부 입력전원(VDD)에 영향을 받지 않는 일정한 전압 레벨이다.
그리고 저항과 커패시터의 지연값에 의해서 제 1 및 제 2 전압(V1, V2)이 변경된다.
상기 제 1 전압(V1)은 기준전압(Vref)보다 낮고, 제 2 전압(V2)은 기준전압(Vref)보다 높다. 따라서 제 3 비교기(COM3)는 로우 레벨 신호를 출력하고, 제 4 비교기(COM4)는 하이 레벨 신호를 출력한다.
이에 따라서 제 1 NAND 게이트(NA1)는 출력신호가 하이 레벨에서 로우 레벨로 변경된다. 그리고 제 2 NAND 게이트(NA1)는 로우 레벨에서 하이 레벨의 신호를 출력한다. 이러한 동작이 연속되면서 제 1 출력(Q)이 하이 레벨과 로우 레벨로 변경되어 클럭신호(CLK)가 생성된다.
이때 제 1 및 제 2 전압(V1, V2)이 외부 입력전원(VDD)에 의해서 변경되는 제 2 VDC 전압(VDC2)에 의해 변경되므로 클럭신호(CLK)도 외부 입력전원(VDD)에 의해 변경된다.
즉, 외부 입력전원(VDD)이 높아지면 클럭신호(CLK)의 주기가 증가되고, 외부 입력전원(VDD)이 낮아지면 클럭신호(CLK)의 주기가 감소된다.
이에 따라서 전압 펌프(230)는 동일한 전압 레벨의 고전압(VPP)을 생성하면서, 외부 입력전원(VDD)이 커지면 클럭신호(CLK)의 주기가 증가되어 펌핑동작이 느려지므로 전류가 작아진다.
그리고 외부 입력전원(VDD)이 작아지면 클럭신호(CLK)의 주기가 감소되어 펌핑동작이 빨라져서 전류가 커진다. 따라서 전압 펌프(230)에서 출력되는 전류가 외부 입력전원(VDD)의 변동에 따라서 제어되어 내부 전원을 공급할 때 안정적으로 전류량을 제공할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 일반적인 전압 발생 회로를 나타낸다.
도 2a는 본 발명의 실시 예에 따른 전압 발생 회로를 나타낸다.
도 2b는 도 2a의 제 1 전압 다운 컨버터를 나타낸다.
도 2c는 도 2a의 제 2 전압 다운 컨버터를 나타낸다.
도 2d는 제 1 및 제 2 전압 다운 컨버터의 출력전압을 비교한 도면이다.
도 2e는 도 2a의 클럭 생성기를 나타낸다.
*도면의 주요 부분의 간단한 설명*
210 : 제 1 전압 다운 컨버터 220 : 클럭 생성기
230 : 전압 펌프 240 : 제 2 전압 다운 컨버터

Claims (11)

  1. 제 1 전압을 출력하는 제 1 전압 발생부;
    외부 입력전원의 변동에 따라 변경되는 제 2 전압을 출력하는 제 2 전압 발생부;
    상기 제 1 및 제 2 전압에 의해 클럭신호를 출력하되, 상기 클럭신호의 주기를 상기 외부 입력전원에 따라 변경하는 클럭 생성기; 및
    상기 클럭신호에 따라 고전압을 펌핑하여 출력하는 전압 펌프
    를 포함하는 전압 발생 회로.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 제 1 전압 생성부는,
    일정한 전압 레벨로 유지되는 제 1 기준전압을 생성하는 제 1 기준전압 생성부;
    제 1 제어신호에 의해 상기 외부 입력전압을 분배하여 상기 제 1 전압과 제 1 피드백 전압을 출력하기 위한 제 1 및 제 2 저항그룹과,
    상기 제 1 피드백 전압과 상기 제 1 기준전압을 비교하고, 그 비교결과에 따라 상기 제 1 제어신호를 출력하는 제 1 비교기를 포함하는 전압 발생 회로.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2항에 있어서,
    상기 외부 입력전압의 변동에 따라 전압 레벨이 변경되는 제 2 기준전압을 생성하기 위한 제 2 기준전압 생성부;
    제 2 제어신호에 의해 상기 외부 입력전압을 분배하여 상기 제 2 전압과 제 2 피드백 전압을 출력하기 위한 제 3 및 제 4 저항그룹과,
    상기 제 2 피드백 전압과 상기 제 2 기준전압을 비교하고, 그 비교결과에 따라 상기 제 2 제어신호를 출력하는 제 2 비교기를 포함하는 전압 발생 회로.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3항에 있어서,
    상기 클럭 발생기는,
    상기 제 2 전압과 접지노드 사이에 연결되고, 제 3 제어신호를 반전하여 제 3 전압으로 출력하는 제 1 인버터;
    상기 제 2 전압과 접지노드 사이에 연결되고, 제 4 제어신호를 반전하여 제 4 전압으로 출력하는 제 2 인버터;
    상기 제 1 전압을 분배하여 제 3 기준전압을 생성하는 제 3 기준전압 생성부;
    상기 제 3 전압과 상기 제 3 기준전압을 비교하여 그 결과에 따른 제 5 제어신호를 출력하는 제 3 비교기;
    상기 제 4 전압과 상기 제 3 기준전압을 비교하여 그 결과에 따른 제 6 제어신호를 출력하는 제 4 비교기;
    상기 제 3 제어신호를 반전하여 상기 클럭신호로 출력하는 것을 특징으로 하는 전압 발생 회로.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4항에 있어서,
    상기 클럭신호는 상기 제 2 전압의 크기에 따라 주기가 변경되는 것을 특징으로 하는 전압 발생 회로.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 4항에 있어서,
    상기 제 3 비교기의 출력단과 상기 외부 입력전원 입력단 사이에 연결되어 인에이블 신호에 의해 턴온 또는 턴 오프 되는 제 1 트랜지스터와,
    상기 제 4 비교기의 출력단과 접지노드 사이에 연결되어 상기 인에이블 신호의 반전 신호에 의해 턴온 또는 턴 오프 되는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 전압 발생회로.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6항에 있어서,
    상기 제 1 및 제 2 트랜지스터가 턴 온 상태에서 턴 오프 상태로 변경되면, 상기 클럭신호가 생성되는 것을 특징으로 하는 전압 발생 회로.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 4항에 있어서,
    상기 논리 연산부는 SR 래치 회로의 형태로 구성되는 것을 특징으로 하는 전압 발생 회로.
  9. 외부 입력전원에 따라 변경되는 제 1 전압과 접지노드 사이에 연결되고, 제 1 제어신호를 반전하여 제 1 전압으로 출력하는 제 1 인버터,
    상기 제 1 전압과 접지노드 사이에 연결되고, 제 2 제어신호를 반전하여 제 2 전압으로 출력하는 제 2 인버터,
    상기 외부 입력전원에 관계없이 일정한 전압 레벨을 유지하는 제 2 전압을 분배하여 기준전압을 생성하는 기준전압 생성부,
    상기 제 1 전압과 상기 기준전압을 비교하여 그 결과에 따른 제 3 제어신호를 출력하는 제 1 비교기,
    상기 제 2 전압과 상기 기준전압을 비교하여 그 결과에 따른 제 4 제어신호를 출력하는 제 2 비교기, 및
    상기 제 3 및 제 4 제어신호에 의해 상기 제 1 및 제 2 제어신호를 출력하는 논리 연산부를 포함하고, 상기 제 1 제어신호를 반전하여 클럭신호로 출력하는 클럭 발생기; 및
    상기 클럭신호로부터 입력되는 클럭신호에 의해 고전압을 생성하는 전압 펌프를 포함하는 전압 발생 회로.
  10. 일정한 전압 레벨을 갖는 제 1 기준전압과 외부 입력전원을 이용한 제 1 전압을 생성하는 제 1 전압 생성부;
    상기 외부 입력전원의 변동에 따라 전압레벨이 변경되는 제 2 기준전압과 상기 외부 입력전원을 이용한 제 2 전압을 생성하는 제 1 전압 생성부;
    상기 제 1 및 제 2 전압에 의해 클럭신호를 출력하되, 상기 클럭신호의 주기를 상기 외부 입력전원의 변동에 따라 변경하는 클럭 발생기; 및
    상기 클럭신호에 따라 고전압을 펌핑하여 출력하는 전압 펌프
    를 포함하는 전압 발생 회로.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10항에 있어서,
    상기 제 2 기준전압은 상기 외부 입력전원의 증가에 따라 일정한 기울기로 증가되는 것을 특징으로 하는 전압 발생 회로.
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